KR100223668B1

KR100223668B1 - 반도체 메모리 장치

Info

Publication number: KR100223668B1
Application number: KR1019960062411A
Authority: KR
Inventors: 박필순
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-12-06
Filing date: 1996-12-06
Publication date: 1999-10-15
Also published as: KR19980044332A

Abstract

본 발명은 쿼드 카스 모드와 패스트 페이지 모드를 함께 구현하기 위한 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 패드를 통해 입력되는 신호의 입력 캐패시턴스를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 패스트 페이지 모드를 수행하기 위한 패드들과, 컬럼 어드레스용 버퍼들을 구비하는 반도체 메모리 장치는 상기 패스트 페이지 모드로 전환시키기 위하여, 상기 패드들과 상기 버퍼들사이에 각기 접속되며, 제1제어신호의 레벨천이에 응답하여 상기 패드들중 한 패드로 부터 입력되는 컬럼 어드레스신호를 상기 각 버퍼들에 공급하는 제1스위칭부와, 쿼드 카스모드로 전환시키기 위하여, 상기 컬럼 어드레스신호가 입력되는 한 패드와 상기 버퍼들사이에 접속되며, 제2제어신호의 레벨천이에 응답하여 상기 각 패드들로 유입되는 외부신호들을 대응되는 상기 버퍼들에 공급하는 제2스위칭부를 구비함을 특징으로 한다.

Description

반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 쿼드 카스 모드(Quad CAS mode)와 패스트 페이지 모드(Fast page mode)를 함께 구현하기 위한 반도체 메모리 장치에 관한 것이다.

쿼드 카스 모드란 컬럼 어드레스 스트로우브 신호가 4개 있어서 각각의신호가 데이타 출력단자 1개를 제어하는 반도체 메모리 장치이다. 즉 이러한 모드를 구비하는 반도체 메모리 장치는 데이타 출력이 4개이고, 각각의 데이타 출력은 각각의 컬럼 어드레스신호에 의해 제어된다. 이러한 쿼드 카스 모드는 일반적인 디램처럼 일반 메모리 장치로 사용되지 않고 테스트 목적의 특수 용도에만 사용된다.

디램 제조자들은 디램을 설계할때 패스트 페이지 모드(Fast Page Mode), EDO 모드(Extended Data Output Mode), 쿼드 카스 모드(Quad CAS Mode)를 같은 데이타 베이스에서 설계한다. 그리고 퓨즈 옵션이나 메탈 옵션을 사용하여 모드를 전환한다. 즉 모제품을 EDO 제품으로 설계하고, 다른 모드 즉 패스트 페이지 모드 혹은 쿼드 카스모드 제품으로 전환하고자 할때 퓨즈옵션이나 메탈 옵션을 사용한다. 종래에는 메탈 옵션을 사용하여 쿼드 카스 모드로 전환하였다. 그러나 최근에는 퓨즈옵션으로 전환이 가능하게 되었다. 이 방식은 메탈옵션보다는 진보된 방식이다.

도 1은 종래의 기술에 따라 쿼드 카스 퓨즈 옵션을 사용한 실시예를 보여주는 도면이다.

도 1을 살펴보면, 패드들(100A)(100D)은 각기 대응되는 제1 내지 제4버퍼들(200A)(200D)와 접속되며, 상기 패드(100D)와 상기 제1제3버퍼들간에는 각기 퓨즈 F1F3가 접속된다. 이러한 퓨즈를 이용한 모드전환을 가능케하기 위해서는 별도의 컬럼 어드레스용 패드 3개(100A)(100C)를 더 확보해야만 한다. 상기 별도의 패드들(100A)(100C)은 다른 모드에서는 사용하지 못한다. 이 방식은 패드 갯수에 치명적인 악영향을 제공하며, 칩 면적의 손실을 가져올 수 있다. 또한, 컬럼 어드레스용 패드(100D)에 다른 패드들(100A)(100C)이 함께 연결되어 있어서 신호의 입력 캐패시턴스가 늘어나게 되고, 이에 따라 속도가 떨어질 수 있다.

본 발명은 패드를 통해 입력되는 신호의 입력 캐패시턴스를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 4개의 패드를 통해 패스트 페이지 모드와 쿼드 카스 모드를 함께 구현할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 특정 모드로 전환시 발생될 수 있는 속도의 감소를 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.

도 1은 종래기술의 실시예에 따라 쿼드 카스 모드를 구현하는데 요구되는 패드들과 버퍼들의 연결관계를 개략적으로 나타낸 도면.

도 2는 본 발명의 실시예에 따라 패스트 페이지 모드와 쿼드 카스 모드를 구현하는데 요구되는 패드들과 버퍼들의 연결관계를 개략적으로 나타낸 도면.

도 3은 도 2에서 사용되는 스위치의 구체회로를 나타낸 도면.

도 4는 본 발명의 실시예에 따라 스위치를 제어하기 위한 신호를 발생하는 회로를 나타낸 도면.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 2는 본 발명의 실시예에 따라 패스트 페이지 모드와 쿼드 카스 모드를 구현하는데 요구되는 패드들과 버퍼들의 연결관계를 개략적으로 나타낸 도면이다.

도 2를 참조하면, 쿼드 카스용 별도의 패드를 사용하지 않고 패스트 페이지 모드시 사용되는 패드를 쿼드 카스 모드로 전환시 컬럼 어드레스 신호용 패드로 사용할 수 있도록 하는 스위치를 사용하여 쿼드 카스 신호 옵션을 구현한 회로도를 나타내고 있다. 이러한 회로도는 4개의 패드들(100A)(100D)과 4개의 컬럼 어드레스용 버퍼들인 제1제4버퍼들(200A)(200D) 및 9개의 스위치들 S1S9로 구성된다. 이러한 구성을 통하여 동작을 살펴보면, 상기 패드들(100A)(100C)로 유입되는 신호들은 상기 스위치들 S1, S2, S3을 제어하는 신호 QC4에 응답하여 각각의 대응되는 제1제3버퍼들(200A)(200C)로 전달되고, 상기 패드(100D)로 부터 출력되는 신호는 상기 스위치들 S4, S5, S6을 제어하는 신호,,에 각기 응답하여 상기 제1제3버퍼들(200A)(200C)로 전달된다. 나머지 스위치들 S7, S8, S9은 또 다른 신호를 상기 패드들(200A)(200C)로 전달시킨다.

패스트 페이지 모드시에는 신호 QC4가 로우레벨이 되므로 스위치들 S1, S2, S3은 턴오프되어 있고, 나머지 스위치들 S4S9은 신호,,에 의해 턴온되어 있다. 그래서 상기 패드(100D)를 통해 유입되는 컬럼 어드레스 신호가 스위치 S4, S5, S6를 통해 상기 버퍼들(200A)(200C)에 전달된다. 상기 버퍼(200D)는 하드(Hard)하게 패드(100D)에 연결되어 있다. 상기 컬럼 어드레스 신호는 상기 신호 QC4가 로우레벨이므로 패드들(100A)(100C)에는 전달되지 못한다. 상기 패드들(100A)(100C)로는 패스트 페이지 모드시 턴온되는 스위치들 S7, S8, S9을 통하여 다른 신호 예컨데 컬럼 어드레스 신호 가 입력된다. 즉 컬럼 어드레스신호에 의해 상기 버퍼들(200A)(200D)이 모두 동일한 위상으로 동작한다. 반면, 쿼드 카스 모드시에는 신호 QC4가 하이레벨이 되어 스위치들 S1, S2, S3가 턴온되고 각각의 패드들(100A)(100D)로 부터 유입되는 컬럼 어드레스신호들 이 각각의 버퍼들(200A)(200D)에 전달된다. 이때, 신호,,는 로우레벨이 되어 스위치들 S4S9은 턴오프되며, 이로 인해 패드 상호간의 간섭경로를 차단한다. 특정 신호예컨데 신호가 음전압 레벨로 입력되면가 네가티브 전압레벨이 되어 스위치 S6를 오프시키므로 음전압 입력신호에 의한 신호간의 상호간섭을 방지할 수 있다. 이러한 신호들 , QC4은 후술될 도 4의 설명에서 상세히 다루어질 것이다.

도 3은 도 2에 도시된 스위치들 S1S9중 한 스위치 S2만을 구체화시킨 회로도이다.

도 3에서는 참조부호 A는 입력신호라 가정하고, B는 출력신호라 가정한 상태에서 설명할 것이다. 이 스위치 S2는 입력신호 A를 출력신호 B로 전달하는 전송게이트(302)와, 이 전송게이트(302)를 제어하기 위한 신호 발생용 드라이버인 인버어터(301)와, 상기 출력신호 B가 음전압 신호일때 상기 신호 QC4를 전달시키기 위한 트랜지스터(303)로 구성된다. 상기 신호 QC4가 로우레벨이면 전송게이트(302)는 오프되어 입력신호 A가 출력신호 B로 전달되지 못할 뿐만 아니라 상기 입력신호 A와 출력신호 B의 단자로 유입되는 신호는 서로 간섭을 못하게 된다. 반면, 신호 QC4는 하이레벨이 되면, 전송게이트(302)가 턴온되어 입력신호 A가 출력신호 B로써 전달된다.

도 4는 본 발명의 실시예에 따라 쿼드 카스 모드와 패스트 페이지 모드를 활성화시키기 위한 제어신호들을 발생하기 위한 구체회로도이다.

도 4를 그 구성을 참조하면, QC 모드 퓨즈부(401)로 부터 출력되는 쿼드 카스 모드 인에이블신호 QCE를 각기 입력으로 하여 각기 신호 를 출력하는 모드제어신호발생부들(410B)(410D)과, 상기 신호 QCE를 입력으로 하는 반전된 신호를 출력하는 인버어터(402)와, 이 인버어터의 출력신호를 입력으로 하여 신호 QC4를 출력하는 모드제어신호발생부(410A)로 구성된다. 이 모드제어신호발생부들(410A)(410D)은 각기 입력되는 신호를 반전시키기 위한 인버어터(피모오스 트랜지스터(403)와 엔모오스 트랜지스터들(404,405)로 구성된 회로)와, 이 엔모오스 트랜지스터(405)의 게이트와 접속된 노드 N1에 신호가 음전압 레벨일 경우에는 이 음전압 레벨을 상기가 하이레벨일 경우에는 상기 노드 N1에 하이레벨을 인가하기 위한 인버어터(피모오스 트랜지스터(406)와 엔모오스 트랜지스터(407)로 구성된 회로)로 구성된다. 이들 구성을 통하여 동작을 살펴보면, 상기 쿼드 카스 모드 인에이블 신호 QCE가 하이레벨이 되면 턴온되는 피모오스 트랜지스터(403)에 의해 신호 QC4가 하이레벨이 되고, 신호,,는 턴온되는 엔모오스 트랜지스터(404)에 의해 로우레벨이 된다. 이때 상기 모드제어신호발생부내에서 신호들 이 음전압 레벨로 입력되는 것은 스위치 제어신호 QC4,,,를 음전압 레벨로 유지시키기 위해서이다. 예를 들면 신호가 음전압 레벨로 입력되면 트랜지스터(407)이 턴온되어 음전압이 노드 N1에 전달되어 트랜지스터(405)가 턴오프되므로 신호를 플로팅시키게 된다. 신호는 스위치를 통해 음전압 레벨로 유지된다.

전술한 바와 같이, 본 발명은 패드를 통해 입력되는 신호의 입력 캐패시턴스를 줄일 수 있는 이점을 가진다. 또한, 본 발명은 4개의 패드를 통해 패스트 페이지 모드와 쿼드 카스 모드를 함께 구현할 수 있는 이점을 가진다. 또한 본 발명은 특정 모드로 전환시 발생될 수 있는 속도의 감소를 방지할 수 있는 이점을 가진다.

Claims

패스트 페이지 모드를 수행하기 위한 패드들과, 컬럼 어드레스용 버퍼들을 구비하는 반도체 메모리 장치에 있어서:

상기 패스트 페이지 모드로 전환시키기 위하여, 상기 패드들과 상기 버퍼들사이에 각기 접속되며, 제1제어신호의 레벨천이에 응답하여 상기 패드들중 한 패드로 부터 입력되는 컬럼 어드레스신호를 상기 각 버퍼들에 공급하는 제1스위칭부와,

쿼드 카스모드로 전환시키기 위하여, 상기 컬럼 어드레스신호가 입력되는 한 패드와 상기 버퍼들사이에 접속되며, 제2제어신호의 레벨천이에 응답하여 상기 각 패드들로 유입되는 외부신호들을 대응되는 상기 버퍼들에 공급하는 제2스위칭부를 구비함을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제1제어신호의 레벨천이는 제1레벨에서 제2레벨로 천이하는 것을 나타내고 있음을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 제1레벨이 로우레벨일 경우 상기 제2레벨은 하이레벨임을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제1 및 제2스위칭부는 레이져 커팅에 의해 스위칭되는 다수개의 스위치들로 이루어짐을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제1 및 제2스위칭부는 각기 입력되는 제1 및 제2제어신호에 응답하여 스위칭동작을 하는 다수개의 전송게이트들로 이루어짐을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제2제어신호의 레벨천이는 제1레벨에서 제2레벨로 천이하는 것을 나타내고 있음을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서, 상기 제1레벨이 하이레벨일 경우 상기 제2레벨은 로우레벨임을 특징으로 하는 반도체 메모리 장치.
제1 내지 제4패드들과 각기 접속되는 컬럼 어드레스용 제1 내지 제4버퍼들을 구비하여 패스트 페이지 모드와 쿼드 카스모드를 함께 구현하기 위한 반도체 메모리 장치에 있어서:

상기 제1,2,3패드들과 대응되는 외부신호 입력단자들사이에 각기 접속되며, 제1제어신호의 레벨천이에 응답하는 제1스위치들과;

상기 제1,2,3패드들과 대응되는 상기 제1,2,3버퍼들사이에 각기 접속되며, 제2제어신호의 레벨천이에 응답하는 제2스위치들과;

상기 제4패드와 상기 제1,2,3버퍼들사이에 각기 접속되며, 상기 제1제어신호의 레벨천이에 응답하는 제3스위치들을 구비하여; 상기 패스트 페이지 모드시에는 상기 제1제어신호만 활성화되어 상기 제4패드로 유입되는 컬럼 어드레스신호가 상기 제1 내지 제4버퍼들내로 입력되고, 상기 쿼드 카스 모드시에는 상기 제2제어신호만 활성화되어 상기 외부신호 입력단자들과 상기 제4패드로 유입되는 각 컬럼 어드레스신호가 상기 제1 내지 제4버퍼들내로 입력되는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 제1제어신호의 활성화는 로우레벨에서 하이레벨로 천이하는 시점임을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 제2제어신호의 활성화는 하이레벨에서 로우레벨로 천이하는 시점임을 특징으로 하는 반도체 메모리 장치.