KR100278922B1 - 로오 어드레스 래치회로 - Google Patents

Abstract

본 발명은 내부/외부 어드레스를 선택적으로 전송하여, 입력/출력 어드레스 제어신호를 공통으로 입력받도록 구성하여 소자 수를 줄일 수 있는 로오 어드레스 래치회로에 관한 것으로, 이를 위해, 본 발명은 외부 어드레스를 입력받아 버퍼링 한후 출력하는 어드레스 버퍼와, 내부 어드레스를 발생하는 리프레시 카운터와, 상기 어드레스 버퍼 출력신호 및 상기 내부 어드레스를 각각 입력하는 공통 어드레스 입력부와, 내부 어드레스 제어신호 및 외부 어드레스 제어신호를 받아들이는 어드레스 제어부를 구비함으로써, 내부 및 외부 어드레스를 받아들이는 부분을 공통으로 하고 내부 및 외부 어드레스 제어신호를 공통으로 받아들이도록 하여 동작은 종래와 동일하지만 회로구현상에서 차지하는 면적을 대폭적으로 줄일 수 있게 된다.

Description

로오 어드레스 래치회로

본 발명은 로오 어드레스 래치회로에 관한 것으로, 보다 상세하게는 어드레스 입력부와 어드레스 제어부를 외부/내부 어드레스를 공통으로 받아 선택적으로 구동할 수 있도록 구성하여 칩 면적을 줄일 수 있는 로오 어드레스 래치회로에 관한 것이다.

일반적으로, 디램(DRAM)에서 특정 메모리 셀에 리드(read)/라이트(write) 동작이나 리프레쉬(refresh) 동작을 위해서는 외부로부터 받아들인 아드레스 또는 내부에서 생성된 어드레스를 유지해야 되는데, 이러한 어드레스 유지를 위해서는 어드레스를 소정시간 유지시키는 래치가 구성되어야 한다.

도 1 에 도시된 바와 같이 종래의 통상적인 로오 어드레스 래치회로(10)는, 어드레스 버퍼(16)로부터의 외부 어드레스 및 라스(RAS) 제어부(18)로부터의 외부 어드레스 제어신호를 입력받아 그 외부 어드레스를 선택적으로 전송하는 외부 어드레스 입력 및 제어부(12)와, 그 외부 어드레스 입력 및 제어부(12)에 의해 선택적으로 전송된 외부 어드레스를 래치하여 출력하는 외부 어드레스 래치부(22)와, 리프레쉬 카운터(20)로부터의 내부 어드레스 및 상기 라스 제어부(18)로부터의 내부 어드레스 제어신호를 입력받아 그 내부 어드레스를 선택적으로 전송하는 내부 어드레스 입력 및 제어부(14)와, 그 내부 어드레스 입력 제어부(14)에 의해 선택적으로 전송된 외부 어드레스를 래치하여 출력하는 내부 어드레스 래치부(24)로 구성된다.

상기와 같이 구성된 종래 로오 어드레스 래치회로(10)의 내부회로 구성에 대해 도 2를 참조하여 설명하면, 동 도면은 단일의 어드레스 입력을 갖는 종래의 로오 어드레스 래치회로(10)의 상세 회로도를 예를 들어 설명한다.

즉, 단일의 어드레스 입력을 갖는 종래의 로오 어드레스 래치회로(10)는, 외부 어드레스 래치부 및 외부 어드레스 래치부(22, 24)의 입력단과 접지전압 사이에 각각 직렬 연결되고, 게이트에 각각 내부 어드레스 및 내부 어드레스 제어신호가 인가되는 제1, 제2 엠노스 트랜지스터(36, 37) 및 게이트에 각각 내부 어드레스가 제1 인버터(40)에 의해 반전된 신호 및 내부 어드레스 제어신호가 인가되는 제3, 제4 엔모스 트랜지스터(41, 42)로 구성된 내부 어드레스 입력 및 제어부(12)와, 상기 외부 어드레스 래치부 및 내부 어드레스 래치부(22, 24)의 입력단과 접지전압 사이에 각각 연결되고, 게이트에 각각 외부 어드레스 및 외부 어드레스 제어신호가 인가되는 제5, 제6 엠노스 트랜지스터(38, 39) 및 게이트에 외부 어드레스신호가 제2 인버터(43)에 의해 반전된 신호 및 외부 어드레스 제어신호가 인가되는 제7, 제8 엔모스 트랜지스터(44, 45)로 구성된 외부 어드레스 입력 및 제어부(14)와, 소오스에 전원전압이 인가되고, 드레인이 상기 제1, 제2 래치부(22, 24)의 입력단에 접속되고, 게이트에 래치 리세트 신호가 인가되어 제1, 제2 래치부(22, 24)를 리세트시키는 제1, 제2 피모스 트랜지스터(30, 33)와, 입력단과 출력단이 상호 연결되어 입력된 어드레스를 래치하는 제1, 제2 및 제3, 제4 인버터(31, 32, 34, 35)로 각각 구성된 제1, 제2 래치부(22, 24)를 포함하여 구성된다.

상기와 같이 구성된 종래의 로오 어드레스 래치회로의 동작에 대해 도 3의 시뮬레이션 파형도를 참조하여 설명하면 다음과 같다.

먼저, 도 1에 도시된 디램의 동작을 제어하는 라스 제어부(18)에서는 내부 어드레스 제어신호와 외부 어드레스 제어신호를 교번적으로 발생시키게 되는데, 리프 레쉬 카운터(20)에서 내부 어드레스가 발생하게 되면 내부 어드레스 입력 및 제어부(14)에서 그 내부 어드레스를 입력받아 두개의 래치 출력단 중에서 해당하는 래치 출력단을 통해 출력시킴과 더불어 유지시킨다.

반대로, 어드레스 버퍼(16)에서 외부 어드레스가 발생하여 외부 어드레스 입력 및 제어부(12)로 입력되면 그 외부 어드레스 입력 및 제어부(12)에서는 그 외부 어드레스를 두 개의 래치 출력단 중에서 해당하는 래치 출력단을 통해 출력시킴과 더불어 유지시키게 된다.

그리고, 상술한 종래의 로오 어드레스 래치회로의 동작은 래치 리세트신호 입력단으로부터의 리세트신호에 의해 리세트 된다.

한편, 도 4는 두개의 어드레스 입력을 갖는 종래의 로오 오드레스 래치회로의 상세 회로도로서, 제1 내지 제4 래치부(25-28)의 입력단과 접지전압 사이에 각각 직렬 연결되고, 게이트에 각각 제1 내부 어드레스가 제1 인버터(49)에 의해 반전된 신호, 제2 내부 어드레스가 제2 인버터(51)에 의해 반전된 신호 및 내부 어드레스 제어신호가 인가되는 제1 내지 제3 엔모스 트랜지스터(50, 52, 53), 게이트에 각각 제1 내부 어드레스가 반전된 신호, 제2 내부 어드레스 및 내부 어드레스 제어신호가 인가되는 제4 내지 제6 엔모스 트랜지스터(62, 63, 64), 게이트에 각각 제1 내부 어드레스, 제2 내부 어드레스가 반전된 신호 및 내부 어드레스 제어신호가 인가되는 제7 내지 제9 엔모스 트랜지스터(71, 72, 73) 및 게이트에 각각 제1 내부 어드레스, 제2 내부 어드레스 및 내부 어드레스 제어신호가 인가되는 제10 내지 제12 엔모스 트랜지스터(80, 81, 82)로 구성된 내부 어드레스 입력 및 제어부(12)와, 상기 제1 내지 제4 래치부(25-28)의 입력단과 접지전압 사이에 각각 직렬 연결되고, 게이트에 각각 제1 외부 어드레스가 제3 인버터(54)에 의해 반전된 신호, 제2 외부 어드레스가 제4 인버터(56)에 의해 반전된 신호 및 외부 어드레스 제어신호가 인가되는 제13 내지 제15 엔모스 트랜지스터(55, 57, 58), 게이트에 각각 제1 외부 어드레스가 반전된 신호, 제2 외부 어드레스 및 외부 어드레스 제어신호가 인가되는 제16 내지 제18 엔모스 트랜지스터(65, 66, 67), 게이트에 각각 제1 외부 어드레스의 반전된 신호, 제2 외부 어드레스 및 외부 어드레스 제어신호가 인가되는 제19 내지 제21 엔모스 트랜지스터(74, 75, 76) 및 게이트에 각각 제1 외부 어드레스, 제2 외부 어드레스 및 외부 제어신호가 인가되는 제22 내지 제24 엔모스 트랜지스터(83, 84, 85)로 구성된 외부 입력 및 제어부(14)와, 소오스에 전원전압이 인가되고, 드레인이 제1 내지 제4 래치부(25-28)의 입력단에 연결되고, 게이트에 래치 리세트 신호가 인가되어 상기 제1 내지 제4 래치부(25-28)를 리세트 시키는 제1 내지 제4 피모스 트랜지스터(46, 59, 68, 77)와, 입력단과 출력단이 상호 연결되어 입력된 어드레스를 래치하는 제1, 제2 인버터(47, 48)로 구성된 제1 래치부(25), 제3, 제4 인버터로 구성된 제2 래치부(26), 제5, 제6 래치부(60, 61)로 구성된 제3 래치부(27) 및 제7, 제8 래치부(78, 79)로 구성된 제4 래치부(28)를 포함하여 구성된다.

이와 같이 구성된 종래의 두개의 어드레스 입력을 갖는 로오 어드레스 래치회로의 동작은 상술한 단일의 어드레스 입력을 갖는 종래의 로오 어드레스 래치회로와 동일하고, 단지 차이점이라면 내부 어드레스 입력과 외부 어드레스 입력이 각기 두개이며 해당되는 어드레스 출력이 네 개인 점이 차이 난다.

상술한 바와 같이 종래의 단일/두개의 어드레스 입력을 갖는 로오 어드레스 래치는 외부 어드레스와 내부 어드레스 및 그에 해당하는 제어신호를 따로 두어 사용하게 되는데, 이 경우 내부 어드레스와 외부 어드레스를 독립적으로 제어함으로써 동작의 안전성을 확보할 수 있지만, 상대적으로 많은 면적을 차지하는 단점이 있게된다.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 내부/외부 어드레스를 선택적으로 전송하고, 내부/외부 어드레스 제어신호를 공통으로 입력받아 상기 선택적으로 전송된 내부 또는 외부 어드레스를 선택적으로 래치하여 면적의 최소화를 도모하도록 된 로오 어드레스 래치회로를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 외부 어드레스를 입력받아 버퍼링 후 출력하는 어드레스 버퍼와, 내부 어드레스를 발생하는 리프레쉬 카운터를 구비한 반도체 메모리 장치에 있어서, 상기 외부 어드레스 및 상기 내부 어드레스를 선택적으로 전송하는 복수개의 선택전송수단과,내부 어드레스 제어신호 및 외부 어드레스 제어신호를 병렬로 입력받아 상기 선택전송수단에 의해 선택적으로 전송된 내부 또는 외부 어드레스를 선택적으로 래치하기 위해 제어하는 제어부와, 상기 제어부에 의해 선택적으로 전송된 내부 또는 외부 어드레스를 래치하여 출력하는 복수개의 래치부와, 상기 래치부를 리세트 신호에 의해 리세트 시키는 리세트 수단을 구비한 로오 어드레스 래치회로가 제공된다.

제1도는 종래의 로오 어드레스 래치회로를 사용하는 반도체 메모리 장치를 보인 블록도,

제2도는 제1도에 도시된 반도체 메모리 장치에 있어서, 하나의 어드레스 입력을 갖는 종래 로오 어드레스 래치회로를 보인 회로도,

제3도는 제2도에 도시된 로오 어드레스 래치회로의 시뮬레이션 결과도,

제4도는 제1도에 도시된 반도체 메모리 장치에 있어서, 두 개의 어드레스 입력을 갖는 종래 로오 어드레스 래치회로를 보인 회로도,

제5도는 본 발명의 일실시예에 따른 로오 어드레스 래치회로를 사용하는 반도체 메모리 장치를 보인 블록도,

제6도는 제5도에 도시된 반도체 메모리 장치에서, 하나의 어드레스 입력을 갖는 본 발명의 일실시예에 따른 로오 어드레스 래치회로를 보인 회로도,

제7도는 제5도에 도시된 반도체 메모리 장치에서, 두 개의 어드레스 입력을 갖는 본 발명의 실시예에 따른 로오 어드레스 래치회로를 보인 회로도,

제8도는 제6도에 도시된 로오 어드레스 래치회로의 시뮬레이션 결과도이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 로오 어드레스 래치(row address latch)회로

12 : 외부 어드레스 입력/제어부

14 : 내부 어드레스 입력/제어부 16 : 어드레스 버퍼

18 : 라스 제어부 20 : 리프레쉬 카운터

100 : 공통 어드레스 입력부 200 : 어드레스 제어부

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 5는 본 발명의 바람직한 실시예에 따른 로오 어드레스 래치회로의 구성을 나타낸 블럭도로서, 도 1에서 설명한 부분과 동일한 구성요소에 대해서는 참조부호를 동일하게 부여하면서 그에 대한 설명은 생략한다.

즉, 본 발명의 실시예에서의 로오 어드레스 래치회로는 어드레스 버퍼(16)에서 출력되는 외부 어드레스와 리프레쉬 카운터(20)에서 출력되는 내부 어드레스를 외부 어드레스 제어신호와 내부 어드레스 제어신호에 의해 제어되어 선택적으로 전송하는 선택전송부(100)와, 외부 어드레스 제어신호 및 내부 어드레스 제어신호를 병렬로 입력받아 상기 선택전송부(100)에 의해 선택적으로 전송된 외부 어드레스 및 내부 어드레스를 선택적으로 래치하기 위해 제어하는 제어부(200)와, 상기 제어부(200)에 의해 선택적으로 전송된 외부 어드레스 및 내부 어드레스를 래치하여 출력하는 외부 어드레스 래치부 및 내부 어드레스 래치부(300, 400)를 구비하여 구성된다.

도 6은 본 발명의 실시예에 따른 단일의 어드레스 입력을 갖는 로오 어드레스 래치회로도로서, 도 2에서 설명한 구성요소와 동일한 부분에 대해서는 참조부호를 동일하게 부여하면서 그에 대한 설명은 생략한다.

본 발명의 실시예에 따른 단일의 어드레스 입력을 갖는 로오 어드레스 래치회로는, 내부 어드레스 제어신호 및 그의 반전된 신호에 의해 제어되어 내부 어드레스를 선택적으로 전송하는 제1 전송게이트(86) 및 외부 어드레스 제어신호 및 그의 반전된 신호에 의해 제어되어 외부 어드레스를 선택적으로 전송하는 제2 전송게이트(90)로 구성된 선택전송부(100)와, 게이트에 상기 선택전송부(100)에 의해 선택적으로 전송된 내부 또는 외부 어드레스가 인가되고, 드레인이 상기 제1 래치부(22)의 입력단에 접속된 제1 엔모스 트랜지스터(87) 및 그 제1 엔모스 트랜지스터(87)의 소오소와 접지전원 사이에 병렬 연결되어 게이트에 각각 내부 어드레스 제어신호 및 외부 어드레스 제어신호가 인가되는 제2, 제3 엔모스 트랜지스터(88, 89)로 구성된 제1 어드레스 제어부(210) 및 게이트에 상기 선택전송부(100)에 의해 선택적으로 전송된 내부 또는 외부 어드레스가 제1 인버터(91)에 의해 반전된 신호가 인가되고, 드레인이 상기 제2 래치부(24)의 입력단에 접속된 제4 엔모스 트랜지스터(92) 및 그 제4 엔모스 트랜지스터의 소오스와 접지전원 사이에 병렬 연결되어 게이트에 각각 내부 어드레스 제어신호 및 외부 어드레스 제어신호가 인가되는 제5, 제6 엔모스 트랜지스터(93, 94)로 구성된 제2 어드레스 제어부(220)로 구성된 제어부(200)와, 소오스에 전원전압이 인가되고, 드레인이 각각 제1 및 제2 래치부(22, 24)의 입력단에 접속되고, 게이트에 래치 리세트 신호가 인가되어 상기 제1 및 제2 래치부(22, 24)를 리세트 시키는 제1, 제2 피모스 트랜지스터(30, 33)와, 상기 제1 및 제2 어드레스 제어부(210, 220)에 의해 각각 선택적으로 전송된 어드레스를 래치하기 위해 서로의 입력단 및 출력단이 상호 접속된 제1, 제2 인버터(310, 320)로 구성된 제1 래치부(22) 및 제3, 제4 인버터(410, 420)로 구성된 제2 래치부(400)를 구비하여 구성된다.

여기서, 상기 NMOS트랜지스터(88, 93)의 게이트로 인가되는 외부 어드레스 제어신호의 위상은 상기 제2 전송 게이트(90)의 NMOS트랜지스터측의 게이트로 인가되는 외부 어드레스 제어신호의 위상과 동일하다.

또한, 상기 NMOS트랜지스터(89, 94)의 게이트로 인가되는 내부 어드레스 제어신호의 위상은 상기 전송 게이트(86)의 NMOS트랜지스터측의 게이트로 인가되는 내부 어드레스 제어신호의 위상과 동일하다.

한편, 도 7은 본 발명의 실시예에 따른 두개의 어드레스 입력을 갖는 로오어드레스 래치회로도로서, 도 4에서 설명한 구성요소와 동일한 부분에 대해서는 참조부호를 동일하게 부여하면서 그에 대한 설명은 생략한다.

본 발명의 실시예에 따른 두개의 어드레스 입력을 갖는 로오 어드레스 래치회로는, 내부 어드레스 제어신호 및 그의 반전된 신호에 의해 제어되어 각각 제1, 제2 내부 어드레스를 선택적으로 전송하는 제1, 제2 전송게이트(101, 104) 및 외부 어드레스 제어신호 및 그의 반전된 신호에 의해 제어되어 각각 제1, 제2 외부 어드레스를 선택적으로 전송하는 제3, 제4 전송게이트(109, 110)로 구성된 선택전송부(100)와, 게이트에 상기 선택전송부(100)의 제1, 제3 전송게이트(101, 109)에 의해 선택적으로 전송된 제1 내부 또는 외부 어드레스가 제1 인버터(102)에 의해 반전된 신호가 인가되고, 드레인이 상기 제1 래치부(500)의 입력단에 접속된 제1 엔모스 트랜지스터(103), 드레인이 상기 제1 엔모스 트랜지스터(103)의 소오스에 접속되고, 게이트에 상기 선택전송부(100)의 제2, 제4 전송게이트(104, 110)에 의해 선택적으로 전송된 제2 내부 또는 외부 어드레스가 제2 인버터(105)에 의해 반전된 신호가 인가되는 제2 엔모스 트랜지스터(106) 및 그 제2 엔모스 트랜지스터(106)의 소오스와 접지전원 사이에 병렬 연결되어 게이트에 각각 내부 어드레스 제어신호 및 외부 어드레스 제어신호가 인가되는 제3, 제4 엔모스 트랜지스터(107, 108)로 구성된 제1 어드레스 제어부(230), 게이트에 상기 선택전송부(100)의 제1, 제3 전송게이트(101, 109)에 의해 선택적으로 전송된 제1 내부 또는 외부 어드레스가 반전된 신호가 인가되고, 드레인이 상기 제2 래치부(600)의 입력단에 접속된 제5 엔모스 트랜지스터(111), 드레인이 상기 제5 엔모스 트랜지스터(111)의 소오스에 접속되고, 게이트에 상기 선택전송부(100)의 제2, 제4 전송게이트(104, 110)에 의해 선택적으로 전송된 제2 내부 또는 외부 어드레스가 인가되는 제6 엔모스 트랜지스터(112) 및 그 제 6 엔모스 트랜지스터(112)의 소오스와 접지전원 사이에 병렬 연결되어 게이트에 각각 내부 어드레스 제어신호 및 외부 어드레스 제어신호가 인가되는 제7, 제8 엔모스 트랜지스터(113, 114)로 구성된 제2 어드레스 제어부(240), 게이트에 상기 선택전송부(100)의 제1, 제3 전송게이트(101, 109)에 의해 선택적으로 전송된 제1 내부 또는 외부 어드레스가 인가되고, 드레인이 상기 제3 래치부(700)의 입력단에 접속된 제9 엔모스 트랜지스터(115), 드레인이 상기 제9 엔모스 트랜지스터(115)의 소오스에 접속되고, 게이트에 상기 선택전송부(100)의 제2, 제4 전송게이트(104, 110)에 의해 선택적으로 전송된 제2 내부 또는 외부 어드레스가 반전된 신호가 인가되는 제10 엔모스 트랜지스터(116) 및 그 제10 엔모스 트랜지스터(116)의 소오스와 접지전원 사이에 병렬 연결되어 게이트에 각각 내부 어드레스 제어신호 및 외부 어드레스 제어신호가 인가되는 제11, 제12 엔모스 트랜지스터(117, 118)로 구성된 제3 어드레스 제어부(250) 및 게이트에 상기 선택전송부(100)의 제1, 제3 전송게이트(101, 109)에 의해 선택적으로 전송된 제1 내부 또는 외부 어드레스가 인가되고, 드레인이 상기 제4 래치부(800)의 입력단에 접속된 제13 엔모스 트랜지스터(119), 드레인이 상기 제13 엔모스 트랜지스터(119)의 소오스에 접속되고, 게이트에 상기 선택전송부(100)의 제2, 제4 전송게이트(104, 110)에 의해 선택적으로 전송된 제2 내부 또는 외부 어드레스가 인가되는 제14 엔모스 트랜지스터(120) 및 그 제14 엔모스 트랜지스터(120)의 소오스와 접지 전원 사이에 병렬 연결되어 게이트에 각각 내부 어드레스 제어신호 및 외부 어드레스 제어신호가 인가되는 제15, 제16 엔모스 트랜지스터(121, 122)로 구성된 제4 어드레스 제어부(260)로 구성된 제어부(200)와, 소오스에 전원전압이 인가되고, 드레인이 상기 제1 내지 제4 래치부(500-800)의 입력단에 접속되고, 게이트에 래치 리세트 신호가 인가되어 각각 상기 제1 내지 제4 래치부(500-800)를 리세트 시키는 제1 내지 제4 피모스 트랜지스터(46, 59, 68, 77)와, 상기 제어부(200)의 제1 내지 제4 어드레스 제어부(230-260)에 의해 선택적으로 전송된 어드레스를 래치하기 위해 서로의 입력단과 출력단이 상호 접속된 제1, 제2 인버터(47, 48)로 구성된 제1 래치부(500), 제3, 제4 인버터(60, 61)로 구성된 제2 래치부(600), 제5, 제6 인버터(69, 70)로 구성된 제3 래치부(700) 및 제7, 제8 인버터(78, 79)로 구성된 제4 래치부(800)를 구비하여 구성된다.

여기서, 상기 NMOS트랜지스터(107, 113, 117, 121)의 게이트로 인가되는 외부 어드레스 제어신호의 위상은 상기 전송 게이트(109, 110)의 NMOS트랜지스터측의 게이트로 인가되는 외부 어드레스 제어신호의 위상과 동일하다.

또한, 상기 NMOS트랜지스터(108, 114, 118, 122)의 게이트로 인가되는 내부 어드레스 제어신호의 위상은 상기 전송 게이트(101, 104)의 NMOS트랜지스터측의 게이트로 인가되는 내부 어드레스 제어신호의 위상과 동일하다.

상기와 같이 구성된 본 발명의 실시예에 따른 로오 어드레스 래치의 동작에 대해 도 8의 시뮬레이션 파형도를 참조하여 설명하면 다음과 같다.

본 발명의 실시예에서는, 단일의 어드레스 입력을 갖는 로오 어드레스 래치회로와 두개의 어드레스 입력을 갖는 로오 어드레스 래치회로의 동작은 상호 동일 하므로, 단일의 어드레스 입력을 갖는 로오 어드레스 래치회로를 예를 들어 설명한다.

먼저, 두개의 래치 출력단에는 이미 소정 레벨의 전압(예컨대, 로우전위의 전압)이 프리차지되어 있는 상태에서, 라스 제어부(18)에서 내부 어드레스 제어신호를 발생하게 되면 내부 어드레스 입력단에 접속된 전송 게이트(86)가 동작하여 내부 어드레스를 받아 들여 노드(N7)의 전위를 상승시키고 이때 NMOS트랜지스터(89)는 턴온상태를 유지하게 된다.

이어, NMOS트랜지스터(87)가 턴온됨에 따라 인버터(32)를 통한 노드(N1)의 전위가 하이레벨로 되어 래치된 내부 어드레스를 출력하게 된다.

상기 NMOS트랜지스터(87)가 턴온되고 있는 동안에는 해당 내부 어드레스 출력을 유지하게 되는 것으로, 이 경우 NMOS트랜지스터(92)는 턴오프상태를 유지하게 되므로, 다른 래치 출력단의 노드(N2)의 전위는 이전의 프리차지값을 그대로 유지하게 된다.

그 후, 상기 내부 어드레스 제어신호가 소멸되면 어드레스 입력단은 차단되어 더 이상의 내부 어드레스의 입력이 없게 된다.

이와 반대로, 라스 제어부(18)에서 외부 어드레스 제어신호를 발생하게 되면 외부 어드레스 입력단에 접속된 전송 게이트(90)가 동작하여 외부 어드레스를 받아들여 노드(N7)의 전위를 상승시키고 이때 NMOS트랜지스터(88)는 턴온상태를 유지하게 된다.

이어, NMOS트랜지스터(87)가 턴온됨에 따라 인버터(32)를 통한 노드(N1)의 전위가 하이레벨로 되어 래치된 외부 어드레스를 출력하게 된다.

상기 NMOS트랜지스터(87)가 턴온되고 있는 동안에는 해당 외부 어드레스 출력을 유지하게 되는 것으로, 이 경우 NMOS트랜지스터(92)는 턴오프상태를 유지하게 되므로, 다른 래치 출력단의 노드(N2)의 전위는 이전의 프리차지값을 그대로 유지하게 된다.

그 후, 상기 외부 어드레스 제어신호가 소멸되면 어드레스 입력단은 차단되어 더 이상의 외부 어드레스의 입력이 없게 된다

그리고, 상술한 로우 어드레스 래치회로의 동작은 래치 리세트신호 입력단으로부터의 리세트신호에 의해 원상태로 복귀하게 된다.

이상 설명한 바와 같은 본 발명에 의하면, 내부 및 외부 어드레스를 선택적으로 전송하는 전송수단과, 내부 및 외부 어드레스 제어신호를 병렬로 입력받아 내부 및 외부 어드레스를 입력받아 선택적으로 래치수단으로 전송하기 위한 내부 입력 및 제어수단과 외부 입력 및 제어수단을 하나의 입력 및 제어수단로 구성함으로써, 동작은 종래와 동일하지만 회로구현상에서 차지하는 면적을 대폭적으로 줄일 수 있게 된다.

Claims (3)

1. 외부 어드레스를 입력받아 버퍼링 후 출력하는 어드레스 버퍼와, 내부 어드레스를 발생하는 리프레쉬 카운터와, 상기 어드레스 버퍼에 의해 버퍼링된 외부 어드레스 및 상기 내부 어드레스를 내부 어드레스 제어신호 및 외부 어드레스 제어신호에 의해 각각 선택적으로 전송하는 선택전송수단과, 상기 선택전송수단에 의해 선택적으로 전송된 어드레스를 내부 어드레스 제어신호 및 외부 어드레스 제어신호를 병렬로 입력받아 선택적으로 입력된 어드레스를 래치하도록 제어하는 제어수단과, 상기 제어수단에 의해 선택적으로 전송된 어드레스를 래치하기 위한 래치수단을 구비하는 것을 특징으로 하는 로오 어드레스 래치회로.
2. 제 1항에 있어서, 상기 선택 전송수단은, 내부 어드레스 제어신호 및 그의 반전된 신호에 의해 제어되어 복수개의 내부 어드레스를 선택적으로 전송하는 복수개의 내부 어드레스 전송게이트와, 외부 어드레스 제어신호 및 그의 반전된 신호에 의해 제어되어 복수개의 외부 어드레스를 선택적으로 전송하는 복수개의 외부 어드레스 전송게이트를 구비하여 구성된 것을 특징으로 하는 로오 어드레스 래치회로.
3. 제1항에 있어서, 상기 제어수단은, 상기 내부 어드레스 제어신호 및 외부 어드레스 제어신호에 의해 제어되어, 상기 선택전송수단에 의해 전송된 복수개의 어드레스 및 그의 반전된 신호의 조합을 각각 선택적으로 상기 복수개의 래치수단으로 출력하는 복수개의 어드레스 제어수단을 구비하여 구성되는데, 여기서, 상기 어드레스 제어수단은 상기 선택전송수단에 의해 선택적으로 전송된 복수개의 어드레스 및 그의 반전된 신호의 조합이 각각 입력되는 복수개의 입력 수단과, 상기 입력 수단과 접지전압 사이에 병렬로 연결되어 각각 내부 어드레스 제어신호 및 외부 어드레스 제어신호가 인가되는 스위칭 수단을 구비하여 구성된 것을 특징으로 하는 로오 어드레스 래치회로.

Images