KR0175022B1 - 반도체 기억장치의 데이터 입출력 모드 변환장치 - Google Patents

반도체 기억장치의 데이터 입출력 모드 변환장치 Download PDF

Info

Publication number
KR0175022B1
KR0175022B1 KR1019950039031A KR19950039031A KR0175022B1 KR 0175022 B1 KR0175022 B1 KR 0175022B1 KR 1019950039031 A KR1019950039031 A KR 1019950039031A KR 19950039031 A KR19950039031 A KR 19950039031A KR 0175022 B1 KR0175022 B1 KR 0175022B1
Authority
KR
South Korea
Prior art keywords
level
semiconductor memory
memory device
pad
data input
Prior art date
Application number
KR1019950039031A
Other languages
English (en)
Other versions
KR970023367A (ko
Inventor
이호철
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950039031A priority Critical patent/KR0175022B1/ko
Publication of KR970023367A publication Critical patent/KR970023367A/ko
Application granted granted Critical
Publication of KR0175022B1 publication Critical patent/KR0175022B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 기억장치의 모드변환 장치에 관한 것으로서, 더 상세하게는 반도체 기억장치의 내부 패드(PAD)의 수를 최소화시킬 수 있는 반도체 기억장치의 모드변환 장치에 관한 것이다. 이를 위한 본 발명은, 반도체 기억장치에서 데이터의 입출력모드를 X4, X8, X16 모드로 변환하는 반도체 기억장치의 데이터 입출력모드 변환장치에 있어서, 소정의 연결수단으로 각각 본딩되는 다수개의 분할패드로 형성된 패드두와, 상기 분할패드에 각각 접속되어 상기 분할패드에 소정의 레벨을 인가하는 복수의 레벨인가부와, 상기 다수개의 분할패드 및 상기 복수의 레벨인가부와 각각 관련되어 이들에서 제공되는 소정의 레벨을 각각 래치하는 복수의 래치부, 및 상기 복수의 래치부에 래치된 레벨을 이용하여 소정의 출력신호를 발생하는 복수의 신호발생부를 구비하여 된 점에 특징이 있다.

Description

반도체 기억장치의 데이터 입출력 모드 변환장치
제1도는 종래의 반도체 기억장치의 데이터 입출력 모드 변환장치를 개략적으로 도시한 구성도.
제2도는 종래 데이터 입출력 모드 변환장치의 다른 실시예를 개략적으로 도시한 구성도.
제3도는 본 발명에 따른 반도체 기억장치의 데이터 입출력 모드 변환장치를 로시한 구성도.
제4도 (a) 내지 (c)는 본 발명의 분할패드 상태에 따른 동작 타이밍도.
제5도는 본 발명의 동작 결과를 나타낸 테이블.
제6도는 본 발명의 동작 결과를 이용한 실시예의 구성도.
* 도면의 주요부분에 대한 부호의 설명
30A, B : 제1,2분할패드 32A, B : 제1,2레벨인가부
34A, B : 제1,2래치부 36A, B : 제1,2신호 발생부
본 발명은 반도체 기억장치의 모드변환 장치에 관한 것으로서, 더 상세하게는 반도체 기억장치의 패드(PAD)의 수를 감소시킬 수 있는 반도체 기억장치의 모드변환 장치에 관한 것이다.
일반적으로 반도체 기억장치(Memory Device)를 설계하는데 있어서, 반도체 칩(Chip)의 크기는 가격과 밀접한 관계가 있다. 특히, 데이터 입출력 핀(또는 DQ PIN)의 수가 많은 반도체 기억장치는 데이터 입출력 패드(PAD)의 수가 많기 때문에 데이터 입출력(이하 DQ라 약칭한다) 핀이 적은 반도체 기억장치보다 패드의 수가 많은 만큼 칩 크기가 커지는 경향이 있다.
일예로써, 반도체 기억장치를 설계할 때, 1칩(Chip)내에 X4, X8, X16인 데이터 출력패드(Data out PAD)를 독립적으로 갖도록 설계하려면 어드레스 핀(PIN)과 입력제어 핀(INPUT CONTROL PIN), 예를 들면 RASB, CASB, WEB등의 핀 수는 같게 되지만, DQ 핀의 수는 각각 4개, 8개, 16개가 있어야 하기 때문에, 1칩에 X4, X8, X16이 모두 존재하려면 16개의 DQ 핀, 즉. 1칩내에 16개의 DQ 패드가 필요하게 된다.
상기의 경우, 상기 패드수는 외부핀(External PIN)과 관련된 수만을 계산한 것이며, 칩내에는 상기 외부핀 이외에도 테스트를 하기 위해 필요한 많은 패드들이 존재한다.
더욱이, 상술한 바와 같은 칩을 설계할 때, 즉 X4, X8, X16을 1칩내에서 본딩 옵션(Bonding Option)으로 설계를 하려면, 추가로 본딩 패드가 2개 더 필요하게 된다. 상기와 같이 본딩 패드가 2개 더 요구되는 이유는 X16을 디폴트(Default)로 한다면, X4, X8을 인식할 수 있는 본딩 패드가 필요하기 때문이다.
따라서, 종래에는 제1도 및 제2도에 도시되어 있는 바와 같은 로직을 패드와 함께 추가하여, X16의 모드를 X4, X8의 모드로 변환시킬 때, 본딩 옵션으로 사용할 수 있었다.
제1도 및 제2도를 참조하면서 종래 반도체 기억장치의 데이터 입출력모드 변환장치의 동작을 설명하면 다음과 같다.
제1도는 패키지(Package)의 리드 프레임(Lead Frame)에서 와이어(Wire)로 그라운드(Ground)를 인가하는 본딩 패드의 형태를 도시하고 있다. 제1도의 구성에 따르면 출력(Output) S1의 레벨을 결정하는 두가지 경우가 있을 수 있다.
첫째는, 패드(1)가 플로팅(Floating)인 경우, 파워(Power)가 인가되면 모드조정부(A1)에 의해 패드(1)의 레벨은 파워 레벨을 따르게 된다. 그리고, 모드조정부(A1)에서 PMOS의 게이트(Gate)는 그라운드가 인가되므로, PMOS는 턴온(Turn-On) 상태에 있게 된다. 따라서, 파워가 포화(Saturation)되는 시점에서 출력 S1의 레벨은 로우레벨이 된다.
둘째는, 패드(1)에 그라운드를 인가하면, 패드(1)에 인가되는 그라운드 레벨이 모드조정부(A1)에서 PMOS를 통하여 공급하는 파워 레벨보다 강하기 때문에, 패드(1)는 로우상태가 되며, 출력 S1은 파워 레벨, 즉 하이레벨이 된다. 여기서, 상기 PMOS는 대기상태(Stand-by)상태에서 전류의 양이 작도록 그 크기가 바람직하게 조절되어 형성되며, 부재기호 IV는 패드(1) 및 모드조정부(A1)와 출력 S1사이에 개재된 3개의 인버터이다.
따라서, 제1도의 구성에 의하면, 패드(1)에 그라운드를 인가하여, 출력 S1의 레벨을 하이레벨로 할 수 있고, 패드(1)를 플로팅하여, 출력 S1의 레벨을 로우레벨로도 할 수 있다.
그리고, 제2도는 패키지의 리드 프레임에서 와이어로 전원(Power Supply)를 인가하는 본딩 패드의 형태를 도시한다. 제2도의 구성에 따르면, 제1도와 유사하게 출력 S2의 레벨을 결정하는 두가지 경우가 있을 수 있다.
그 첫째는, 본딩 패드(2)가 플로팅인 경우, 파워가 인가되면 모드조정부(A2)에 의해 패드(2)는 그라운드 레벨을 유지하게 된다. 또한, 모드조정부(A2)의 NMOS의 게이트에 전원이 인가되고 있어, NMOS는 턴온상태로 된다 따라서, 출력 S2는 파워가 인가 되는 시점뿐만 아니라, 파워가 포화되는 시점에서도 그라운드 레벨을 유지한다.
둘째는, 패드(2)에 전원을 인가하면, 패드(2)에 인가되는 파워 레벨이 모드조정부(A2)의 NMOS를 통하여 공급되는 그라운드 레벨보다 강하기 때문에, 패드(2)는 파워 레벨 즉, 하이로 되며, 출력 S2도 파워레벨인 하이레벨이 된다. 여기서, 상기 NMOS는 대기상태(Stand-by)상태에서 전류의 양이 작도록 그 크기가 바람직하게 조절되어 형성되며, 부재기호 IV는 패드(2) 및 모드조정부(A2)와 출력 S2사이에 개재된 2개의 인버터이다.
따라서, 제2도의 구성에 의하면, 패드(2)에 전원을 인가하여 출력 S2의 레벨을 하이레벨로 할 수 있고, 패드(2)를 플로팅하여 출력 S2의 레벨을 로우레벨로도 할 수 있다.
그런데, 종래에는 본딩 옵션으로 하여 X4, X8, X16의 칩을 설계할 때, X16 모드를 기준으로 칩을 설계한다면, X4 또는 X8의 모드로 모드변환을 위해서는 상술한 바와 같은 별도의 본딩 옵션용 본딩 패드(1)(2)가 필요하게 된다 즉, 종래에는 X4 모드용의 본딩 패드인 제1도의 패드(1)와 X8 모드용의 본딩 패드인 제2도의 패드(2)가 필요하게 된다. 예를 들면, 디폴트로 설계된 X16 칩을 X8의 칩으로 변환시키기 위해서는 상기 패드(2)에 파워 레벨인 전원(Vcc)을 인가하여 출력 S2를 하이레벨로 인에이블시켜서 사용한다. 따라서, 전술한 바와 같이, 종래기술에 의하면 본딩 옵션용 패드가 2개가 필요하게 되고, 상기 본딩 옵션용 패드에 대응하는 본딩 옵션 검출회로가 또한 필요하게 되어 패드의 수가 많아지는 만큼 칩 면적에 영향을 미치는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 패드가 차지하는 면적을 증가시키지 않고 데이터 입출력 모드를 변환시킬 수 있는 반도체 기억장치의 데이터 입출력모드 변환장치를 제공함에 그 목적이 있다.
본 발명의 또 다른 목적은 DRAM에서의 패스트 페이지 모드(FAST PAGE MODE)나 스태틱 칼럼(STATIC COLUMN) 모드나, 라이트 퍼비트(WRITE PERBIT) 모드나, 니블(NIBBLE) 모드나, EDO 모드와 같은 다양한 모드들 및 리프레쉬를 달리하는 선택사양들을 본딩 옵션 패드 면적의 증가없이 처리할 수 있는 반도체 기억장치의 입출력모드 변환장치를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 기억장치의 모드 변환장치는,
반도체 기억장치에서 데이터의 입출력모드를 변환하는 반도체 기억장치의 데이터 입출력모드 변환장치에 있어서,
소정의 연결수단으로 각각 본딩되는 다수개의 분할패드로 형성된 패드부와,
상기 분할패드에 각각 접속되어 상기 분할패드에 소정의 레벨을 인가하는 복수의 레벨인가부와,
상기 다수개의 분할패드 및 상기 복수의 레벨인가부와 각각 관련되어 이들에서 제공되는 소정의 레벨을 각각 래치하는 복수의 래치부, 및
상기 복수의 래치부에 래치된 레벨을 이용하여 소정의 출력신호를 발생하는 복수의 신호발생부를 구비하여 된 점에 그 특징이 있다.
또한, 본 발명에 따른 반도체 기억장치의 데이터 입출력모드 변환장치에 있어서, 상기 복수의 레벨인가부는 PMOS 트랜지스터로 구성된 제1레벨인가부와, NMOS 트랜지스터를 구성된 제2레벨인가부로 되어 있으며, 상기 패드부는 상기 제1레벨인가부와 접속된 제1패드부와 상기 제2레벨인가부와 접속된 제2패드부로 되어 있는 점에도 그 특징이 있다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 반도체 기억장치의 데이터 입출력모드 변환장치의 바람직한 일실시예를 상세하게 설명한다.
본 발명에 따른 반도체 기억장치의 데이터 입출력모드 변환장치는, 소정 크기로 분할된 다수개의 분할패드로 형성된 패드부 및 상기 분할패드와 관련하여 소정의 레벨을 제공하는 레벨인가부를 통해 특정 크기의 데이터 입출력 모드소 변환시킬 수 있는 모드변환신호를 발생하는 장치에 관한 것으로서, 와이어로 각각 본딩되는 제1,2패드(30A)(30B)로 분할 형성된 패드부(30)와, 상기 제1,2패드(30A)(30B)에 각각 접속되어 상기 제1,2패드(30A)(30B)에 소정의 레벨, 즉 파워레벨(또는 하이레벨)또는 그라운드 레벨(또는 로우레벨)을 제공하는 제1,2레벨인가부(32A)(32B)와, 상기 제1,2패드(30A)(30B) 및 제1,2레벨인가부(32A)(32B)와 각각 관련되어 이들에서 제공되는 소정의 레벨을 각각 래치하는 제1,2래치부(34A)(34B), 및 상기 제1,2래치부(34A)(34B)에 래치된 레벨을 이용하여 특정 조건에서만 인에이블되는 신호를 발생하는 제1,2신호발생부(36A)(36B)를 구비하여 구성된다. 여기서, 상기 제1레벨인가부(32A)는 PMOS 트랜지스터로 구성되어 있으며, 상기 제2레벨인가부(32B)는 NMOS 트랜지스터로 구성되어 있다. 그리고, 상기 제1레벨인가부(32A)의 PMOS 트랜지스터의 게이트에는 그라운드가 인가되며, 상기 제2레벨인가부(32B)의 NMOS 트랜지스터의 게이트에는 파워레벨이 인가된다. 그리고, 상기 제1,2패드(30A)(30B)로 분할되어 형성된 패드부(30)가 차지하는 면적은 종래 패드(1) 또는 (2)가 차지하는 면적과 거의 유사하게 되도록 형성되어 있다. 또한, 상기 제1,2패드(30A)(30B)는 단 한번의 본딩으로서 모두 연결될 수 있도록 바람직하게 형성되어 있으며, 이들 각각은 데이터 입출력 모드에 따라 플로팅, 그라운드 또는 파워레벨로 본딩될 수도 있다.
상기와 같이 구성된 본 발명에 따른 반도체 기억장치의 데이터 입출력모드 변환장치의 작용 및 동작을 살펴보면 다음과 같다.
제3도를 참조하면, 제1레벨인가부(32A)는 제1도의 경우와 마찬가지로 PMOS의 게이트에 그라운드가 인가되는 로직으로 제1분할패드(30A)가 플로팅일 때, 상기 제1분할패드(30A)에 파워레벨을 인가한다. 제2레벨인가부(32B)는 제2도의 경우와 마찬가지로 NMOS의 게이트에 파워레벨이 인가되는 로직으로 제2분할패드(30B)가 플로팅일 때, 상기 제2분할패드(30B)에 그라운드 레벨을 인가한다. 그리고, 타이밍신호 IN은 제4도에 도시되어 있는 바와 같이, 파워를 그라운드 레벨에서 소정의 파워레벨로 상승시키는 파워-업(Power-up)시, 파워가 로우상태인 X시점이 아닌 파워가 그라운드 레벨에서 파워 레벨로 트랙킹(Tracking)되는 Y시점이나 파워가 포화(Saturation)되는 Z시점에서 파워레벨을 트랙킹하는 타이밍신호이다.
상술한 바와 같은 상태에서 제1,2분할패드(30A)(30B)가 플로팅일 때, 출력신호부의 단자 S3, S4는 제4도 (a)의 타이밍도에 도시된 바와 같이 동작하는데 이를 구체적으로 살펴보면 다음과 같다.
즉, 제1분할패드(30A)에는 제1도의 패드(1)의 경우와 같이 제1레벨인가부(32A)에 의해 파워 레벨이 인가되며, S3는 IN이 하이로 되는 시점에서 하이로 된다. 제2분할패드(30B)체는 제2도의 패드(2)의 경우와 같이 제2레벨인가부(32B)에 의해 그라운드 레벨이 인가되며, S4는 IN의 레벨에 관계없이 로우레벨을 유지한다. 상기와 같은 상태에서 S3와 S4의 레벨은 각각 제1,2래치부(34A)(34B)의 NAND 래치(LTI)(LT2)에 의해서 레벨이 변하지 않는다.
또한, 제1,2분할패드(30A)(30B)에 그라운드가 인가될 때, 출력신호부의 단자 S3, S4는 제4도 (b)의 타이밍도에 도시된 바와 같이 동작하는데 이를 구체적으로 살펴보면 다음과 같다.
즉, 제1,2분할패드(30A)(30B)는 제1도 및 제2도에서 설명한 바와 마찬가지로 제1,2레벨인가부(32A)(32B)에서 인가되는 레벨에 관계없이 그라운드 레벨을 유지한다. 따라서, 출력신호 단자 S3와 S4는 파워 레벨이 변하여도 모두 로우 레벨을 갖는다. 상기와 같은 상태에서 S3와 S4의 레벨은 제1,2래치부(34A)(34B)의 NAND 래치(LTI)(LT2)에 의해서 레벨이 변하지 않게 된다.
그리고, 제1,2분할패드(30A)(30B)에 파워레벨이 인가될 때, 출력신호부의 단자 S3, S4는 제4도 (c)의 타이밍도에 도시된 바와 같이 동작하는데 이를 구체적으로 살펴보면 다음과 같다.
즉, 제1,2분할패드(30A)(30B)는 제1도 및 제2도에서 설명한 바와 마찬가지로 제1,2레벨인가부(32A)(32B)에서 인가되는 레벨에 관계없이 파워 레벨을 유지한다. 따라서, 출력신호 단자 S3와 S4는 IN신호가 하이로 되는 시점에서 모두 하이로 된다. 상기와 같은 상태에서 S3와 S4의 레벨은 제1,2래치부(34A)(34B)의 NAND 래치(LTI)(LT2)에 의해서 레벨이 변하지 않게 된다.
상술한 바와 같은 본 발명의 동작에 따른 결과를 제5도에 도표로써 정리하였다. 제5도의 도표에서 알 수 있는 바와 같이 출력신호 S3와 S4의 레벨이 제1분할패드(30A)(30B)의 상태에 따라 상이함을 알 수 있다.
제6도는 출력신호 S3와 S4의 결과를 이용하여 1칩에 X4, X8X, X16을 본딩 옵션으로 한 경우의 바람직한 실시 구성도이다. 제6도를 참조하면, 제3도의 제1,2분할패드(30A)(30B)가 플로팅이면, X16=하이, X4=X8=로우로 되어 X16 모드가 되며(제6도 (c)), 제1,2분할패드(30A)(30B)에 그라운드가 인가되면 X8=하이, X4=X16=로우가 되어 X8 모드가 되며(제6도 (b)), 제1,2분할패드(30A)(30B)에 파워가 인가되면 X4=하이, X8=X16=로우로 되어 X4 모드가 된다. 따라서, 본 발명에서 구현하고자 하는 데이터 입출력 모드를 3가지의 상태를 가지는 패드를 구현할 수 있으며, 이로써 특정한 조건에서만 인에블되는 신호를 발생할 수 있는 것이다.
상술한 바와 같이 본 발명에 따른 반도체 기억장치의 데이터 입출력모드 변환장치는 분할패드와 이와 관련된 소정의 회로를 통해 반도체 기억장치의 면적을 줄일 수 있는 이점을 제공한다.
본 발명이 지금까지 상세하게 설명되었지만, 이와 유사한 것이 본 발명의 사상 및 범주에서 벗어남이 없이 여러 가지 방법으로 변형될 수 있다는 것은 해당기술분야의 통상적인 지식을 가진자에게 자명한 것이다. 이와 같은 어떤 그리고 모든 변형물은 이어지는 특허청구의 범위내에 포함된다고 보아야 할 것이다.

Claims (9)

  1. 반도체 기억장치에서 데이터의 입출력모드를 변환하는 반도체 기억장치의 데이터 입출력모드 변환장치에 있어서, 소정의 연결수단으로 각각 본딩되는 다수개의 분할패드로 형성된 패드부와, 상기 분할패드에 각각 접속되어 상기 분할패드에 소정의 레벨을 인가하는 복수의 레벨인가부와, 상기 다수개의 분할패드 및 상기 복수의 레벨인가부와 각각 관련되어 이들에서 제공되는 소정의 레벨을 각각 래치하는 복수의 래치부, 및 상기 복수의 래치부에 래치된 레벨을 이용하여 소정의 출력신호를 발생하는 복수의 신호발생부를 구비하여 된 것을 특징으로 하는 반도체 기억장치의 데이터 입출력모드 변환장치.
  2. 제1항에 있어서, 상기 복수의 레벨인가부는 PMOS 트랜지스터로 구성된 제1레벨인가부와, NMOS 트랜지스터를 구성된 제2레벨인가부로 되어 있는 것을 특징으로 하는 반도체 기억장치의 데이터 입출력모드 변환장치.
  3. 제1항에 있어서, 상기 패드부는 상기 제1레벨인가부와 접속된 제1패드부와 상기 제2례벨인가부와 접속된 제2패드부로 되어 있는 것을 특징으로 하는 반도체 기억장치의 데이터 입출력모드 변환장치.
  4. 제1항에 있어서, 상기 복수의 신호발생부는 상기 레벨인가부와 패드부의 상태에 따라 3가지형태의 신호를 발생하는 제1,2신호발생부로 되어 있는 것을 특징으로 하는 반도체 기억장치의 데이터 입출력모드 변환장치.
  5. 제2항에 있어서, 상기 NMOS 트랜지스터의 게이트에는 파워가 인가되고, 상기 PMOS 트랜지스터의 게이트에는 그라운드가 인가되는 것을 특징으로 하는 반도체 기억장치의 데이터 입출력모드 변환장치.
  6. 제1항, 제3항 및 제4항중의 어느 한항에 있어서, 상기 제1패드부 및 제2패드부가 플로팅 상태일 때 상기 제1신호발생부는 하이레벨신호를 출력하고 제2신호발생부는 로우레벨신호를 출력하는 것을 특징으로 하는 반도체 기억장치의 데이터 입출력 모드 변환장치.
  7. 제1항, 제3항 및 제4항중의 어느 한항에 있어서, 상기 제1패드부 및 제2패드부가 그라운드로 본딩욀 때 상기 제1신호발생부 및 제2신호발생부는 로우레벨신호를 출력하는 것을 특징으로 하는 반도체 기억장치의 데이터 입출력모드 변환장치.
  8. 제1항, 제3항 및 제4항중의 어느 한항에 있어서, 상기 제1패드부 및 제2패드부가 파워로 본딩될 때 상기 제1신호발생부 및 제2신호발생부는 하이레벨신호를 출력하는 것을 특징으로 하는 반도체 기억장치의 데이터 입출력모드 변환장치.
  9. 제3항에 있어서, 상기 제1패드부와 제2패드부는 한번의 본딩에 의해 동시에 연결될 수 있는 것을 특징으로 하는 반도체 기억장치의 데이터 입출력모드 변환장치.
KR1019950039031A 1995-10-31 1995-10-31 반도체 기억장치의 데이터 입출력 모드 변환장치 KR0175022B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950039031A KR0175022B1 (ko) 1995-10-31 1995-10-31 반도체 기억장치의 데이터 입출력 모드 변환장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950039031A KR0175022B1 (ko) 1995-10-31 1995-10-31 반도체 기억장치의 데이터 입출력 모드 변환장치

Publications (2)

Publication Number Publication Date
KR970023367A KR970023367A (ko) 1997-05-30
KR0175022B1 true KR0175022B1 (ko) 1999-04-01

Family

ID=19432528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950039031A KR0175022B1 (ko) 1995-10-31 1995-10-31 반도체 기억장치의 데이터 입출력 모드 변환장치

Country Status (1)

Country Link
KR (1) KR0175022B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040051706A (ko) * 2002-12-11 2004-06-19 주식회사 하이닉스반도체 Ｘ8과 ｘ16 모드의 선택적 전환이 이루어지는반도체메모리장치
KR100646979B1 (ko) * 2005-10-13 2006-11-23 주식회사 하이닉스반도체 반도체 메모리 소자의 패키지 본딩 방법
US8835922B2 (en) 2011-08-10 2014-09-16 Samsung Electronics Co., Ltd. Monitoring pad and semiconductor device including the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040051706A (ko) * 2002-12-11 2004-06-19 주식회사 하이닉스반도체 Ｘ8과 ｘ16 모드의 선택적 전환이 이루어지는반도체메모리장치
KR100646979B1 (ko) * 2005-10-13 2006-11-23 주식회사 하이닉스반도체 반도체 메모리 소자의 패키지 본딩 방법
US8835922B2 (en) 2011-08-10 2014-09-16 Samsung Electronics Co., Ltd. Monitoring pad and semiconductor device including the same

Also Published As

Publication number Publication date
KR970023367A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
US5539692A (en) Semiconductor memory and method of setting type
US5757226A (en) Reference voltage generating circuit having step-down circuit outputting a voltage equal to a reference voltage
US5789808A (en) Semiconductor device structured to be less susceptible to power supply noise
US5373470A (en) Method and circuit for configuring I/O devices
US6867993B2 (en) Semiconductor memory device
KR0175022B1 (ko) 반도체 기억장치의 데이터 입출력 모드 변환장치
KR100361658B1 (ko) 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
EP0454998B1 (en) Semiconductor memory device
KR0146544B1 (ko) 다수개의 스위칭 수단을 가지는 다용도 패드를 구비한 반도체 메모리장치
US6625067B2 (en) Semiconductor memory device for variably controlling drivability
US6225836B1 (en) Semiconductor integrated circuit device capable of altering an operating mode by an electrical input applied from outside product package
KR100304709B1 (ko) 외부에서 데이터 입출력 모드를 제어할 수 있는 반도체 메모리장치
KR100279293B1 (ko) 마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체장치
US6376869B1 (en) Semiconductor device
KR100264076B1 (ko) 데이타 출력 드라이버 전류를 증가시킨 디램
KR100200766B1 (ko) 반도체 메모리장치의 칼럼디코더
KR100282449B1 (ko) 반도체 소자의 이상 바이어스전압 차단장치
KR100203869B1 (ko) 반도체 메모리장치의 모니터링회로
KR100266644B1 (ko) 입력버퍼회로
KR20010065148A (ko) 입력 모드 선택 회로
KR100192588B1 (ko) 부분칩을 갖는 반도체 메모리장치
KR100264727B1 (ko) 반도체 메모리 소자의 내부 전압 발생기
JP2580224B2 (ja) 半導体記憶装置
KR100492795B1 (ko) 뱅크선택회로
KR100213215B1 (ko) 반도체 메모리 장치의 서브 워드라인 드라이버 제어 신호 발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051007

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee