JP2636096B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2636096B2 JP2636096B2 JP3182852A JP18285291A JP2636096B2 JP 2636096 B2 JP2636096 B2 JP 2636096B2 JP 3182852 A JP3182852 A JP 3182852A JP 18285291 A JP18285291 A JP 18285291A JP 2636096 B2 JP2636096 B2 JP 2636096B2
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- JP
- Japan
- Prior art keywords
- output buffer
- driving capability
- semiconductor integrated
- ground line
- buffer
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- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【０００２】
【従来の技術】従来の半導体集積回路においては、その
入出力バッファ回路は、一例が図２に示されるように、
半導体集積回路１０内において、内部回路１１に対応し
て、パッド１４を入力端子とする入力バッファ１２と、
パッド１５を出力端子とする出力バッファ１３とを備え
て構成されており、且つ、これらの内部回路１１、入力
バッファ１２および出力バッファ１３に対して“Ｈ”レ
ベルを供給する電源線１０４、および内部回路５、入力
バッファ６および出力バッファ７に対して“Ｌ”レベル
を供給する接地線１０５が設けられている。
入出力バッファ回路は、一例が図２に示されるように、
半導体集積回路１０内において、内部回路１１に対応し
て、パッド１４を入力端子とする入力バッファ１２と、
パッド１５を出力端子とする出力バッファ１３とを備え
て構成されており、且つ、これらの内部回路１１、入力
バッファ１２および出力バッファ１３に対して“Ｈ”レ
ベルを供給する電源線１０４、および内部回路５、入力
バッファ６および出力バッファ７に対して“Ｌ”レベル
を供給する接地線１０５が設けられている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、その電源線１０４および接地線１０５等を
も含むレイアウトにおいて、出力バッファ１３の駆動能
力として、高い駆動能力の出力バッファを複数個用いて
同時にレベル変化させるような場合には、当該出力バッ
ファの貫通電流、および半導体集積回路の出力端子を形
成するパッド１５における充放電電流を含む大電流が接
地線１０５に流入するため、当該接地線１０５の電圧が
上昇し、その電圧レベルが入力バッファ１２のスレッシ
ュホールド・レベル以上になると、入力バッファ１２お
よび内部回路１１における“Ｈ”レベルおよび“Ｌ”レ
ベルの判定に狂いが生じ、結果的に半導体集積回路にお
ける誤動作を引起すという欠点がある。
集積回路は、その電源線１０４および接地線１０５等を
も含むレイアウトにおいて、出力バッファ１３の駆動能
力として、高い駆動能力の出力バッファを複数個用いて
同時にレベル変化させるような場合には、当該出力バッ
ファの貫通電流、および半導体集積回路の出力端子を形
成するパッド１５における充放電電流を含む大電流が接
地線１０５に流入するため、当該接地線１０５の電圧が
上昇し、その電圧レベルが入力バッファ１２のスレッシ
ュホールド・レベル以上になると、入力バッファ１２お
よび内部回路１１における“Ｈ”レベルおよび“Ｌ”レ
ベルの判定に狂いが生じ、結果的に半導体集積回路にお
ける誤動作を引起すという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、内部回路を含み、当該内部回路に対応する入出力バ
ッファ回路として、入力バッファ、低駆動能力の出力バ
ッファおよび高駆動能力の出力バッファを含む半導体集
積回路において、前記内部回路および入出力バッファ回
路に対して電源を供給する電源線と、前記内部回路、入
力バッファおよび低駆動能力の出力バッファに対する第
１の接地線と、前記高駆動能力の出力バッファに対する
第２の接地線と、前記第１および第２の接地線間に並列
接続され、当該２系統の接地線間の接続または非接続を
制御するトランジスタ群と、を備えて構成される。
は、内部回路を含み、当該内部回路に対応する入出力バ
ッファ回路として、入力バッファ、低駆動能力の出力バ
ッファおよび高駆動能力の出力バッファを含む半導体集
積回路において、前記内部回路および入出力バッファ回
路に対して電源を供給する電源線と、前記内部回路、入
力バッファおよび低駆動能力の出力バッファに対する第
１の接地線と、前記高駆動能力の出力バッファに対する
第２の接地線と、前記第１および第２の接地線間に並列
接続され、当該２系統の接地線間の接続または非接続を
制御するトランジスタ群と、を備えて構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例の半導体集積
回路１は、電源線１０１、第１の接地線１０２および第
２の接地線１０３に対応して、内部回路２と、入力バッ
ファ３と、低駆動能力の出力バッファ５および高駆動能
力の出力バッファ６を含む出力バッファ４と、第１の接
地線１０２と第２の接地線１０３との間に並列に接続さ
れる複数のＰＭＯＳトランジスタ７を含むＰＭＯＳトラ
ンジスタ群と、それぞれ入力バッファ３および出力バッ
ファ４に対応するパッド８および９とを備えて構成され
ている。なお、これらの内部回路２、入力バッファ３お
よび出力バッファ４に対しては、電源線１０１を介して
電源が供給され、内部回路２、入力バッファ３および低
駆動能力の出力バッファ５に対する接地線としては第１
の接地線１０２が対応し、高駆動能力の出力バッファ６
に対応する接地線としては、第２の接地線１０３が対応
している。
である。図１に示されるように、本実施例の半導体集積
回路１は、電源線１０１、第１の接地線１０２および第
２の接地線１０３に対応して、内部回路２と、入力バッ
ファ３と、低駆動能力の出力バッファ５および高駆動能
力の出力バッファ６を含む出力バッファ４と、第１の接
地線１０２と第２の接地線１０３との間に並列に接続さ
れる複数のＰＭＯＳトランジスタ７を含むＰＭＯＳトラ
ンジスタ群と、それぞれ入力バッファ３および出力バッ
ファ４に対応するパッド８および９とを備えて構成され
ている。なお、これらの内部回路２、入力バッファ３お
よび出力バッファ４に対しては、電源線１０１を介して
電源が供給され、内部回路２、入力バッファ３および低
駆動能力の出力バッファ５に対する接地線としては第１
の接地線１０２が対応し、高駆動能力の出力バッファ６
に対応する接地線としては、第２の接地線１０３が対応
している。
【０００７】図１において、前記ＰＭＯＳトランジスタ
群を形成する複数のＰＭＯＳトランジスタ７は、上述の
ように、ダイオード接続されて第１および第２の接地線
１０２および１０３の間に並列接続されている。今、高
駆動能力の出力バッファ６が複数個必要となり、その場
合において、高駆動能力の出力バッファ６の出力レベル
が同時に変化して、高駆動能力の出力バッファ６の貫通
電流および充放電電流が第２の接地線１０３に流入し、
この第２の接地線１０３の電位が、ＰＭＯＳトランジス
タ群を形成する複数のＰＭＯＳトランジスタ７のスレッ
ショホールド・レベルに到達する状態に上昇した場合に
は、これらの各ＰＭＯＳトランジスタ７は非導通状態と
なって、第１の接地線１０２と第２の接地線１０３との
間の接続が切断される。従って、高駆動能力の出力バッ
ファ６の貫通電流、および半導体集積回路の出力端子を
形成するパッド９における充放電電流を含む大電流が第
１の接地線１０１に流入することがない。
群を形成する複数のＰＭＯＳトランジスタ７は、上述の
ように、ダイオード接続されて第１および第２の接地線
１０２および１０３の間に並列接続されている。今、高
駆動能力の出力バッファ６が複数個必要となり、その場
合において、高駆動能力の出力バッファ６の出力レベル
が同時に変化して、高駆動能力の出力バッファ６の貫通
電流および充放電電流が第２の接地線１０３に流入し、
この第２の接地線１０３の電位が、ＰＭＯＳトランジス
タ群を形成する複数のＰＭＯＳトランジスタ７のスレッ
ショホールド・レベルに到達する状態に上昇した場合に
は、これらの各ＰＭＯＳトランジスタ７は非導通状態と
なって、第１の接地線１０２と第２の接地線１０３との
間の接続が切断される。従って、高駆動能力の出力バッ
ファ６の貫通電流、および半導体集積回路の出力端子を
形成するパッド９における充放電電流を含む大電流が第
１の接地線１０１に流入することがない。
【０００８】即ち、内部回路２および入力バッファ３に
対応する第１の接地線１０２は、第２の接地線よりは隔
離される状態となり、内部回路２および入力バッファ３
を含む半導体集積回路１のスレッショルド・レベルが、
高駆動能力の出力バッファ６の変化に伴ない影響を受け
て変動するということはなく、これにより、内部回路２
におけるレベル判定に誤動作を生ずることがない。
対応する第１の接地線１０２は、第２の接地線よりは隔
離される状態となり、内部回路２および入力バッファ３
を含む半導体集積回路１のスレッショルド・レベルが、
高駆動能力の出力バッファ６の変化に伴ない影響を受け
て変動するということはなく、これにより、内部回路２
におけるレベル判定に誤動作を生ずることがない。
【０００９】
【発明の効果】以上説明したように、本発明は、低駆動
能力の出力バッファと高駆動能力の出力バッファのそれ
ぞれに対応する第１および第２の接地線を設け、これら
の両接地線の間にＰＭＯＳトランジスタ群を接続するこ
とにより、前記高駆動能力の出力バッファによる第１の
接地線に対する影響を排除し、半導体集積回路の内部回
路におけるレベル誤判定を除去することができるという
効果がある。
能力の出力バッファと高駆動能力の出力バッファのそれ
ぞれに対応する第１および第２の接地線を設け、これら
の両接地線の間にＰＭＯＳトランジスタ群を接続するこ
とにより、前記高駆動能力の出力バッファによる第１の
接地線に対する影響を排除し、半導体集積回路の内部回
路におけるレベル誤判定を除去することができるという
効果がある。
【図１】本発明の一実施例の回路配置を示すレイアウト
図である。
図である。
【図２】従来例の回路配置を示すレイアウト図である。
１、１０ 半導体集積回路 ２、１１ 内部回路 ３、１２ 入力バッファ ４、１３ 出力バッファ ５ 低駆動能力の出力バッファ ６ 高駆動能力の出録バッファ ７ ＰＭＯＳトランジスタ ８、９、１４、１５ パッド
Claims (1)
- 【請求項１】 内部回路を含み、当該内部回路に対応す
る入出力バッファ回路として、入力バッファ、低駆動能
力の出力バッファおよび高駆動能力の出力バッファを含
む半導体集積回路において、 前記内部回路および入出力バッファ回路に対して電源を
供給する電源線と、 前記内部回路、入力バッファおよび低駆動能力の出力バ
ッファに対する第１の接地線と、 前記高駆動能力の出力バッファに対する第２の接地線
と、 前記第１および第２の接地線間に並列接続され、当該２
系統の接地線間の接続または非接続を制御するトランジ
スタ群と、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182852A JP2636096B2 (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182852A JP2636096B2 (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529544A JPH0529544A (ja) | 1993-02-05 |
| JP2636096B2 true JP2636096B2 (ja) | 1997-07-30 |
Family
ID=16125586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182852A Expired - Lifetime JP2636096B2 (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636096B2 (ja) |
-
1991
- 1991-07-24 JP JP3182852A patent/JP2636096B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529544A (ja) | 1993-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970225 |