JPH02137517A - マスタスライス集積回路 - Google Patents
マスタスライス集積回路Info
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- JPH02137517A JPH02137517A JP29211888A JP29211888A JPH02137517A JP H02137517 A JPH02137517 A JP H02137517A JP 29211888 A JP29211888 A JP 29211888A JP 29211888 A JP29211888 A JP 29211888A JP H02137517 A JPH02137517 A JP H02137517A
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- JP
- Japan
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- input
- power supply
- output
- internal circuit
- circuit block
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- Pending
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- 239000011159 matrix material Substances 0.000 claims description 3
- 239000000872 buffer Substances 0.000 abstract description 19
- 238000003491 array Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マスタスライス集積回路に関し、特に、その
回路ブロックに異なる電源電圧を供給するようにしたマ
スタスライス集積回路に関する。
回路ブロックに異なる電源電圧を供給するようにしたマ
スタスライス集積回路に関する。
［従来の技術］
マスタスライス集積回路は、通常チップ内周辺部に入出
力バッファブロックを構成する為の■１０バッファセル
が複数個列状に配置され、チップ内中央部に内部回路ブ
ロックを構成する為の内部セルが行列状に配置されたセ
ルアレイを有する。
力バッファブロックを構成する為の■１０バッファセル
が複数個列状に配置され、チップ内中央部に内部回路ブ
ロックを構成する為の内部セルが行列状に配置されたセ
ルアレイを有する。
従来、この種のマスタスライス集積回路においては、第
３図で示すような電源電圧供給形態が用いられる。すな
わち、入力パッド３０１から入力バッファブロック３０
２を介し内部回路ブロック群３０３に信号を入力し、該
内部回路ブロック群３０３から、出力バッファブロック
３０４、出力パッド３０５を介して信号が出力される。
３図で示すような電源電圧供給形態が用いられる。すな
わち、入力パッド３０１から入力バッファブロック３０
２を介し内部回路ブロック群３０３に信号を入力し、該
内部回路ブロック群３０３から、出力バッファブロック
３０４、出力パッド３０５を介して信号が出力される。
一方、複数個、複数種類存在する内部回路ブロック３０
６は、信号配線群３０７で互いに接続される。以上説明
したチップ内回路ブロック構成において、各内部回路ブ
ロック３０６には同一種類の最高電位及び最低電位電源
電圧が電源配線３０８．３０９により供給される。
６は、信号配線群３０７で互いに接続される。以上説明
したチップ内回路ブロック構成において、各内部回路ブ
ロック３０６には同一種類の最高電位及び最低電位電源
電圧が電源配線３０８．３０９により供給される。
［発明が解決しようとする問題点コ
上述した従来のマスタスライス集積回路においては、全
内部回路ブロックに同一の最高電源電圧を印加する構造
となっている為に、内部回路ブロックの中で必要とされ
る最も高い最高電位電源電圧を全体に印加せざるをえな
い。従って、内部回路ブロックによってはより低い最高
電位電源電圧で十分な場合があり、それら内部回路ブロ
ックにおいては必要以上の過剰な電力を消費しているこ
とになる。
内部回路ブロックに同一の最高電源電圧を印加する構造
となっている為に、内部回路ブロックの中で必要とされ
る最も高い最高電位電源電圧を全体に印加せざるをえな
い。従って、内部回路ブロックによってはより低い最高
電位電源電圧で十分な場合があり、それら内部回路ブロ
ックにおいては必要以上の過剰な電力を消費しているこ
とになる。
［問題点を解決するための手段］
本発明のマスタスライス集積回路は、トランジスタ、抵
抗等で構成される基本セルが複数個、行列状に配置され
、該基本セルを用いて複数個の回路ブロックが構成され
たものであって、同一種類の基本セル上に構成された回
路ブロックが複数の群に分けられそれぞれの群に属する
回路ブロックは異なる電圧の電源によって給電される。
抗等で構成される基本セルが複数個、行列状に配置され
、該基本セルを用いて複数個の回路ブロックが構成され
たものであって、同一種類の基本セル上に構成された回
路ブロックが複数の群に分けられそれぞれの群に属する
回路ブロックは異なる電圧の電源によって給電される。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すマスタスライス集積
回路チップの回路図である。この実施例は、本発明をＢ
ｉ ＣＭＯＳゲートアレイに適用したものである。入
力パッド１０１．１０２に入力された信号は、各々、入
力バッファブロック１０３．１０４、入力ブリバッファ
ブロック１０６．１０７を介して電源配線１０８．１０
９に接続されている内部回路ブロック群１１０．１１１
に入力される。さらに、前記内部回路群１１０．１１１
の出力は、出力ブリバッファブロック１１２．１１３、
出力バッファブロック１１４．１１５を介して出力パッ
ド１１６．１１７に出力される。
回路チップの回路図である。この実施例は、本発明をＢ
ｉ ＣＭＯＳゲートアレイに適用したものである。入
力パッド１０１．１０２に入力された信号は、各々、入
力バッファブロック１０３．１０４、入力ブリバッファ
ブロック１０６．１０７を介して電源配線１０８．１０
９に接続されている内部回路ブロック群１１０．１１１
に入力される。さらに、前記内部回路群１１０．１１１
の出力は、出力ブリバッファブロック１１２．１１３、
出力バッファブロック１１４．１１５を介して出力パッ
ド１１６．１１７に出力される。
尚、回路ブロック群１１０．１１１内には回路ブロック
例としてＣＭＯＳインバータ回路１３６．１３７が示さ
れている。以上説明したマスタスライス型集積回路チッ
プにおいては、電源配線１１８．１１９．１０８．１２
０．１２１にＯＶ、電源配線１０９に一２■、電源配線
１２２．１２３に一５Ｖを供給し、また、定電圧供給線
よりトランジスタベース端子１２４．１２５には−３，
７■、ベース端子１２６．１２７には−１，３■、ベー
ス端子１２８．１２９．１３０．１３１には−２，６５
Ｖを供給する。そして、ＮＰＮ型トランジスタにより構
成されるＣＭＬ回路の出力接点１３２．１３３には、高
レベルがＯＶ、低レベルが−２，５Ｖの信号が、一方、
ＰＮＰ型トランジスタにより構成されるＣＭＬ回路の出
力接点１３４．１３５には、高レベルが−２，５ｖ、低
レベルが一５■の信号が出力されるよう各抵抗値を設定
する。上記回路定数の設定により、内部回路ブロック群
１１０内のＣＭＯＳインバータ回路１３６のＰＭＯ８）
ランジスタには高レベルがＯＶ、低レベルが−２，５ｖ
の信号が、また、ＮＭＯＳトランジスタには、高レベル
が−２，５ｖ、低レベルが一５■の信号が入力され、そ
して、内部回路ブロック群１１１内のＣＭＯＳインバー
タ回路１３７のＰＭＯ３）ランジスタには、高レベルが
−２，４Ｖ、低レベルが−４，９■の信号が、−方、Ｎ
ＭＯ８）ランジスタには、高レベルが一２５■、低レベ
ルが一５■の信号が入力されることになり、内部回路ブ
ロック群１１０．１１１が動作する。尚、内部回路ブロ
ック群１１０．１１１は、供給電源電圧が異なるのみで
同一種類の内部セルアレイ上に構成されている。また、
０■が印加される電源配線１０８、−２Ｖが印加される
電源配線１０９は、予め全内部セルアレイ上にＯＶ、−
２Ｖの２種類の電源電圧供給幹線を布設しておき、回路
ブロック毎に、その何れかの幹線から所望の電源電圧を
供給する為の支線を引き出しても良いし、内部回路セル
列毎に何れかの種類の電源供給幹線を布設しても良い。
例としてＣＭＯＳインバータ回路１３６．１３７が示さ
れている。以上説明したマスタスライス型集積回路チッ
プにおいては、電源配線１１８．１１９．１０８．１２
０．１２１にＯＶ、電源配線１０９に一２■、電源配線
１２２．１２３に一５Ｖを供給し、また、定電圧供給線
よりトランジスタベース端子１２４．１２５には−３，
７■、ベース端子１２６．１２７には−１，３■、ベー
ス端子１２８．１２９．１３０．１３１には−２，６５
Ｖを供給する。そして、ＮＰＮ型トランジスタにより構
成されるＣＭＬ回路の出力接点１３２．１３３には、高
レベルがＯＶ、低レベルが−２，５Ｖの信号が、一方、
ＰＮＰ型トランジスタにより構成されるＣＭＬ回路の出
力接点１３４．１３５には、高レベルが−２，５ｖ、低
レベルが一５■の信号が出力されるよう各抵抗値を設定
する。上記回路定数の設定により、内部回路ブロック群
１１０内のＣＭＯＳインバータ回路１３６のＰＭＯ８）
ランジスタには高レベルがＯＶ、低レベルが−２，５ｖ
の信号が、また、ＮＭＯＳトランジスタには、高レベル
が−２，５ｖ、低レベルが一５■の信号が入力され、そ
して、内部回路ブロック群１１１内のＣＭＯＳインバー
タ回路１３７のＰＭＯ３）ランジスタには、高レベルが
−２，４Ｖ、低レベルが−４，９■の信号が、−方、Ｎ
ＭＯ８）ランジスタには、高レベルが一２５■、低レベ
ルが一５■の信号が入力されることになり、内部回路ブ
ロック群１１０．１１１が動作する。尚、内部回路ブロ
ック群１１０．１１１は、供給電源電圧が異なるのみで
同一種類の内部セルアレイ上に構成されている。また、
０■が印加される電源配線１０８、−２Ｖが印加される
電源配線１０９は、予め全内部セルアレイ上にＯＶ、−
２Ｖの２種類の電源電圧供給幹線を布設しておき、回路
ブロック毎に、その何れかの幹線から所望の電源電圧を
供給する為の支線を引き出しても良いし、内部回路セル
列毎に何れかの種類の電源供給幹線を布設しても良い。
以上説明したチップ内回路ブロック構成において、高速
動作が要求される内部回路ブロックにはＯＶの電源電圧
、高速動作が要求されない内部回路ブロックには２ｖの
電源電圧が供給可能となる。それにより、例えば全内部
回路ブロックの２０％のみが高速動作が要求される場合
、全内部回路の消費電力は、全内部回路に一律５ｖの電
源電圧を供給した場合に比較し、３２％低減することが
可能となる。
動作が要求される内部回路ブロックにはＯＶの電源電圧
、高速動作が要求されない内部回路ブロックには２ｖの
電源電圧が供給可能となる。それにより、例えば全内部
回路ブロックの２０％のみが高速動作が要求される場合
、全内部回路の消費電力は、全内部回路に一律５ｖの電
源電圧を供給した場合に比較し、３２％低減することが
可能となる。
次に、第２図を参照して本発明の他の実施例について説
明する。
明する。
本実施例は、本発明をＥＣＬゲートアレイに適用した例
である。入力パッド２０１．２０２に入力された信号は
、各々人力バッファブロック２０３．２０４を介して電
源配線２０５．２０６に接続された内部回路ブロック群
２０７．２０８に入力される。さらに、上記内部回路ブ
ロック群２０７．２０８の出力は、出力バッファブロッ
ク２０９．２１０を介して出力パッド２１１．２１２に
出力される。尚、内部回路ブロック群２０７．２０８内
には内部回路ブロック例として、エクスクル−シブオア
回路２１３、インバータ回路２１４が示されている。エ
クスクル−シブオア回路の入力端子２３４には他の入力
バッファブロックまたは他の内部回路ブロックの出力が
接続される。このマスタスライス集積回路チップにおい
て、電源配線２１５．２１６．２０５．２１７．２１８
に０■、電源配線２０６に−１，６■、電源配線２１９
．２２０に−４，５■を供給し、また、定電圧供給線に
よりトランジスタベース端子２２１．２２２．２２３．
２２４には、−３，２Ｖ、同じくトランジスタベース端
子２２５．２２６には１．３ｖ、ベース端子２２７には
−１，０５Ｖ、ベース端子２２８．２２９には−１，８
５Ｖを各々供給する。そして、ＣＭＬ回路の出力接点２
３０．２３１には、高レベルが０■、低レベルが０．５
■、出力接点２３３には、高レベルが−１，６Ｖ、低レ
ベルが−２，１■の信号が出力されるよう抵抗値等が設
定される。この実施例においても、内部回路ブロック群
２０７．２０８は最高電位電源電圧が異なるのみで、同
一種類の内部セルアレイ上に構成する。電源電圧供給線
の布設方法は先の実施例の場合と同様に行えば良い。
である。入力パッド２０１．２０２に入力された信号は
、各々人力バッファブロック２０３．２０４を介して電
源配線２０５．２０６に接続された内部回路ブロック群
２０７．２０８に入力される。さらに、上記内部回路ブ
ロック群２０７．２０８の出力は、出力バッファブロッ
ク２０９．２１０を介して出力パッド２１１．２１２に
出力される。尚、内部回路ブロック群２０７．２０８内
には内部回路ブロック例として、エクスクル−シブオア
回路２１３、インバータ回路２１４が示されている。エ
クスクル−シブオア回路の入力端子２３４には他の入力
バッファブロックまたは他の内部回路ブロックの出力が
接続される。このマスタスライス集積回路チップにおい
て、電源配線２１５．２１６．２０５．２１７．２１８
に０■、電源配線２０６に−１，６■、電源配線２１９
．２２０に−４，５■を供給し、また、定電圧供給線に
よりトランジスタベース端子２２１．２２２．２２３．
２２４には、−３，２Ｖ、同じくトランジスタベース端
子２２５．２２６には１．３ｖ、ベース端子２２７には
−１，０５Ｖ、ベース端子２２８．２２９には−１，８
５Ｖを各々供給する。そして、ＣＭＬ回路の出力接点２
３０．２３１には、高レベルが０■、低レベルが０．５
■、出力接点２３３には、高レベルが−１，６Ｖ、低レ
ベルが−２，１■の信号が出力されるよう抵抗値等が設
定される。この実施例においても、内部回路ブロック群
２０７．２０８は最高電位電源電圧が異なるのみで、同
一種類の内部セルアレイ上に構成する。電源電圧供給線
の布設方法は先の実施例の場合と同様に行えば良い。
以上説明した第２図で示すチップ内回路ブロック構成に
おいて、内部回路ブロック２１３で示すような多段構成
を必要とする内部回路ブロックにはＯＶの最高電位電源
電圧、内部回路ブロック２１４で示すような一段構成の
内部回路ブロックには−１，６ｖの最高電位電源電圧が
供給される。
おいて、内部回路ブロック２１３で示すような多段構成
を必要とする内部回路ブロックにはＯＶの最高電位電源
電圧、内部回路ブロック２１４で示すような一段構成の
内部回路ブロックには−１，６ｖの最高電位電源電圧が
供給される。
それにより例えば全内部回路ブロックの５０％が一段構
成の場合、全内部回路の消費電力は、全内部回路に一律
−４，５■の電源電圧を供給した場合に比較し、１８％
削減される。
成の場合、全内部回路の消費電力は、全内部回路に一律
−４，５■の電源電圧を供給した場合に比較し、１８％
削減される。
［発明の効果］
以上説明したように本発明は、トランジスタ、抵抗等で
構成されるセルが複数個行列状に配置されたセルアレイ
を有するチップ構造において、上記同一チップ内の同一
種類セル上に、異なる電位電源電圧で動作する回路ブロ
ックを構成し、各回路ブロックに必要最小限の最高電位
電源電圧を印加することにより、集積回路の機能を低下
させることなしに、チップの消費電力を削減できる。
構成されるセルが複数個行列状に配置されたセルアレイ
を有するチップ構造において、上記同一チップ内の同一
種類セル上に、異なる電位電源電圧で動作する回路ブロ
ックを構成し、各回路ブロックに必要最小限の最高電位
電源電圧を印加することにより、集積回路の機能を低下
させることなしに、チップの消費電力を削減できる。
、２０４．３０２・・・入力バッファブロック、 １
１４．１１５．２０９．２１０．３０４・・・出力バッ
ファブロック、 １０６．１０７・・・入力ブリバッ
ファブロック、 １１２．１１３・・・出力ブリバッ
ファブロック、 １１０．１１１．２０７．２０８．
３０３・・・内部回路ブロック群、 １３６．１３７
．２１３．２１４．３０６・・・内部回路ブロック例。
１４．１１５．２０９．２１０．３０４・・・出力バッ
ファブロック、 １０６．１０７・・・入力ブリバッ
ファブロック、 １１２．１１３・・・出力ブリバッ
ファブロック、 １１０．１１１．２０７．２０８．
３０３・・・内部回路ブロック群、 １３６．１３７
．２１３．２１４．３０６・・・内部回路ブロック例。
Claims (1)
- トランジスタ、抵抗等で構成される基本セルが複数個行
列状に配置され該基本セルを用いて複数個の回路ブロッ
クが構成されているマスタスライス集積回路において、
同一種類の基本セル上に構成された回路ブロックが複数
の群に分けられそれぞれの群に属する回路ブロックには
異なる電圧の電源電圧が印加されることを特徴とするマ
スタスライス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29211888A JPH02137517A (ja) | 1988-11-18 | 1988-11-18 | マスタスライス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29211888A JPH02137517A (ja) | 1988-11-18 | 1988-11-18 | マスタスライス集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137517A true JPH02137517A (ja) | 1990-05-25 |
Family
ID=17777779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29211888A Pending JPH02137517A (ja) | 1988-11-18 | 1988-11-18 | マスタスライス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053761A (ja) * | 2005-08-16 | 2007-03-01 | Altera Corp | プログラマブルロジックデバイスの性能最適化装置および方法 |
| JP2008240609A (ja) * | 2007-03-27 | 2008-10-09 | Art Metal Mfg Co Ltd | 内燃機関用ピストン |
-
1988
- 1988-11-18 JP JP29211888A patent/JPH02137517A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053761A (ja) * | 2005-08-16 | 2007-03-01 | Altera Corp | プログラマブルロジックデバイスの性能最適化装置および方法 |
| JP2008240609A (ja) * | 2007-03-27 | 2008-10-09 | Art Metal Mfg Co Ltd | 内燃機関用ピストン |
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