KR0138114B1 - 집적 회로의 다중 전원 접속부 검사 방법 및 그 장치 - Google Patents

집적 회로의 다중 전원 접속부 검사 방법 및 그 장치

Info

Publication number
KR0138114B1
KR0138114B1 KR1019890010125A KR890010125A KR0138114B1 KR 0138114 B1 KR0138114 B1 KR 0138114B1 KR 1019890010125 A KR1019890010125 A KR 1019890010125A KR 890010125 A KR890010125 A KR 890010125A KR 0138114 B1 KR0138114 B1 KR 0138114B1
Authority
KR
South Korea
Prior art keywords
power supply
integrated circuit
connection
circuit
test
Prior art date
Application number
KR1019890010125A
Other languages
English (en)
Other versions
KR900002086A (ko
Inventor
반 데 라게마트 디르크
Original Assignee
이반 밀러 레르니
필립스 일렉트로닉스 엔.브이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이반 밀러 레르니, 필립스 일렉트로닉스 엔.브이 filed Critical 이반 밀러 레르니
Publication of KR900002086A publication Critical patent/KR900002086A/ko
Application granted granted Critical
Publication of KR0138114B1 publication Critical patent/KR0138114B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30Marginal testing, e.g. by varying supply voltage
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2853Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

내용 없음

Description

집적 회로의 다중 전원 접속부 검사 방법 및 그 장치
제 1 도는 직접 회로가 장착된 인쇄 회로 기판의 개략적인 도시도.
제 2 도는 직접 회로와 인쇄 회로 기판의 전기적인 등가 다이어그램 표시도.
제 3 도는 본 발명이 사용될때의 전기적인 등가 다이어그램 도시도.
제 4 도는 본 발명의 보다 정교한 장치의 전기적 등가 다이어그램 도시도.
* 도면의 주요부분에 대한 부호의 설명
50,84 : 비교 회로70,72,74 : 스위칭 트랜지스터
76,78,80 : 저항
본 발명은 인쇄 회로 기판상의 집적 회로의 다중 전원 접속부 검사 방법에 관한 것이다. 다양한 고밀도 집적회로는 같은 비율 공급 전압에 대한 다중 전원 접속부를 갖도록 구성된다. 전원 접속부의 수는 공급 전압의 수를 초과한다. 예로, 모토로라 MC 68010 듀얼-인-라인 패키지 마이크로 프로세서는 네 개의 전원 접속부를 구비하는데, 즉 두 개의 VCC 와 두 개의 접지 전위 GND 이다. 두가지 형태의 전원 접속부는 구형 칩 캐리어 버젼에서 세 형태로 존재한다. 인텔 코포레이션에 의한 집적 디지털 회로 80386 는 20 폴드 전원 접속부와 21 폴드 전원 접속부를 말한다. 상기 다수는 보다 큰 주파수를 인에이블하는데, 전원 접속부가 보다 낮은 전류 저항 또는 보다 낮은 인덕턴스를 나타내기 때문이다. 집적 회로 자체상에는 같은 비율의 공급 전압이 전원 접속부에 대한 두가지 가능성이 있는데, 그들은 예로 알루비늄 또는 폴리실리콘의 도체 트랙에 의해 상호 접속될 수 있다. 대안으로, 그들은 상호 접속되지 않는다. 수가 그보다 클 때, 두 가능성은 단일 회로에서 실현될 수 있다. 상기 회로는 단지 예를 통해 언급된다. 기술된 문제점과 그의 해결책은 원리면에서 아날로그 신호 처리용 회로에 적절할 수 있는데, 하여튼, 집적기술(바이폴라, MOS 등)고도와는 무관하다.
인쇄 회로 기판에 접속되고 장착된 집적 회로는 가장 높이 허용 가능한 주파수에서 올바르게 동작할 수 있으며 모든 전원 접속부가 인쇄 회로 기판상의 도체 트랙에 적당히 접속된다면 단지 최하/최상 허용 온도에서 올바르게 동작할 수 있다. 표준 동작 상태에서는 회로가 많은 경우에서 주로 집적 회로의 기판상의 전원 접속부가 상호 접속될 때 올바르게 동작한다. 그중에서도 본 발명의 목적은 전원 접속, 예료 땜납 결정, 인터럽트된 납 및 다른 것들에서 결합의 많은 카테고리를 간극할 뿐 아니라 전원 접속의 완전한 부재로 간주하여 수행된 테스팅, 요구된 수위 기능상의 검사 없이 모든 전원 접속의 기능상 존재를 검사히기 위해 회로의 코어에서의 간단한 검사, 집적 회로의 기능과의 중재없이 수행하도록 하는 것이다. 상기의 것을 이룩하기 위해, 본 발명의 한 특징을 따르면 한 개의 칩 검사 비교 회로는 검사 납 양단의 다른 상기 전압으로부터의 임계 편차 경우 에러 신호를 발생시키고, 상기 전원 접속의 올바른 기능 경우 검사 상태에서 표준 전압차를 검출하도록 각각의 검사 납에 의해 같은 비율의 공급 전압에 대해 각각의 전원 접속부 사이에 접속된다. 집적 회로로 실현된 검사 상태는 상당히 높은 전류가 소모하여, 이것을 준비 상태가 없다고 가정한다는 것을 의미한다.
본 발명은 또한 상기 검사를 실행하는 검사 수단을 구비하는 집적 회로로 제공된 인쇄 회로 기판이 새롭고, 방법을 수행하는 다바이스에 관한 것이다. 본 발명은 또한 상기 검사를 실행하는 검사 수단을 구비하는 집적 회로에 관한 것이다.
또다른 특징은 청구범위에 기재되어 있다.
제 1 도는 집적 회로가 장착된 인쇄 회로 기판을 개략적으로 도시한다. 참고번호(20)는 부분적 기호로 패키지 예로, 플라스틱 DIL 패키지를 표시한다. 상기 패키지는 접속 핀(26)을 구비한다. 핀은 예로 납때으로 인쇄 회로 기판(28)상에 장착된다. 실제적인 집적 회로는 소자(32)로 기호화된다. 도시된 두 개의 접속 핀은 같은 비율의 공급 전압으로 의도된다. 이것은 임의의 전압 자체로서는(정극성 전압, 부극성 전압 또는 접지 전위)일 수 있으며, 공급 전압의 값은 또한 임의 값이다. 인쇄 회로 기판상의 접속 핀은 트랙(30)의 형태는 구리 접속에 의해 상호 접속된다. 여러 기술이 상기 관점에서 있을 수 있다. 상기 접속의 저항은 5 내지 20 mOhm 의 범위 이내이다. 편(26)은 결합 동선 (22)에 의해 트랙(24)에 접속된다. 상기 트랙은 한 기술 또는 다른 것을 이용하여 알루미늄으로 실현될 수 있다. 상기 트랙의 폭/길리 비율은 W/L 1/50=0.02 크기 정도 이내이다. 알루미늄의 시트 저항은 면적당 일반적으로 대략 60mOhms 이다. 상기 수단은 트랙에 대해 30hm 의 크기 정도이내 저항이다. 다른 경우에서 상기 트랙은 완전히 또는 부분적으로 폴리실리콘으로 구성될 수 있다. 이것은 보다 높은 트랙 저항에서 조차 나올 수 있다. 주어진 경우에서 트랙은 신중히 또는 그렇지 않으면 인터럽트되거나 부재되며, 이것은 이론상 대단히 높을 수 있는 집적 회로에 의해 개별적으로 실현된 바와같은 결합 동선(22)사이의 저항을 초래하며, 실제로 저항은 기판상의 누설 저항과 집적 회로의 기능부의 입력 및 출력 저항에 의해 제한된다. 집적 회로의 물리적 실현과 패널(28)상의 장착은 여러가지 방법으로 실현될 수 있다. 표면 장착(SMD)성분, 소위 피기-백 설비에 의해 장착하며 다른 버전 또한 있을 수 있다. 다중 전원 접속부는 1, 2, 3 또는 그 이상의 비율인 공급 전압에 대해 제공될 수 있으며, 전기 전도 접속에 덧붙여 예로 광학에 대해 제공될 수 있으며 또한 용량적 또는 신호용 유도 접속부가 제공될 수 있다.
제 2 도는 집적 회로 및 인쇄 회로 기판의 전기적으로 등가인 다이어그램을 도시한다. 인쇄 회로 기판(28)상에는 상기 경우에서 전압 VDD 가 5V 용 두 개의 핀(38, 40)과 기판 전압 VSS에 대한 두 개의 핀 (34, 36)에 의해 집적 회로(20)가 제공된다. 인쇄 회로 기판상의 등가 저항은 참고번호 Rp로 표시되며, 참고번호 Ra1 에 의해 집적 회로 자체로 표시된다. 집적 회로의 기능부는 코어(42)에 의해 도해적으로 표시되며 코어는 간략성을 위해 생략된 접속부를 통해 상기 두 전압에 의해 전략화 된다. 집적 회로상의 상기 전원 실현과 주위에 있는 집적 회로의 또다른 접속부는 생략되었다. 거기에는 또한 전원 소스(44)가 도시되어 있다. 상기 소스는 인쇄 회로 기판상에 제공될 수도 있고 그렇지 않을 수도 있으며, 전원의 본질은 상관없다(주요 전원, 배터리, 태양 전지, 유도 전원 또는 다른 것).
제 3 도는 본 발명이 사용될 때 제 2 도의 부분의 전기적인 등가 다이어그램을 도시한다. 접속부(34,36)가 도시되며, 또한 등가 저항 Rp, Ra1, 전원소스(44)에 대한 접속부, 기능(46, 48)의 기능 코어에 대한 접속부가 도시된다. 또한 비교 회로(50)가 도시된다. 전원 접속부가 올바르게 작용할 때, 핀 A, B은 대개 거의 같은 전류 예로, 50㎃를 전달한다. 이 경우에 소량만의 전류 자체의 전류 양차는 예로 10% 이다. 상기 경우에서 소량의 150㎷ 이하의 저항 Ra1 (3 옴)양 양단의 전압 강하는 상기 50 ㎃ 전류가 3옴 저항체를 통해 전체적으로 흐르게 되면 발생하는 전압 강하이다. 상기 경우에서 전압 강하는 대개 15 ㎷ 정도의 양이다. 두 개의 전원 핀중 하나가 기능이 올바르지 않다면, 상기 전압 강하는 전원 핀의 결함에 따라 +150㎷ 또는 -150㎷ 가 된다. 제 2 도내 기능부(42)의 내부 저항이 상당히 높게 가정되어, 전체 전류는 같게 된다. 저항체 Ra1는 폴리실리콘으로 이루어질 때, 전압차는 부정확하게 동작하는 전원 접속부의 경우에서는 보다 높아질 수 있다. 이것은 또한 접속부가 실제로 존재하지 않을 때 (Rp 는 극히 높다)유지한다. 이 경우에 비교 회로에 의해 검출된 전압 차는 예로 기껏해야 VDD 만큼 높아질 수 있다. 비교 소자 (50)는 예로, 메모리(에로, RAM)의 데이타 출력에 보통 접속된 감지 증폭기처럼 집적 회로의 잔여와 같은 기술로 구성될 수 있다. 바람직하게, 상기 비교 소자는 부극성 차 전압만큼의 정극성을 검출할 수 있어야 하며 양호하게 임계 전압을 갖는다. 상기 임계 전압은 상기 경우에서 예로 75㎷ 인 전원 접속부당 의도된 전류 감소의 기능에 비례한다. 정상 전류의 다른 값에 대해 임계 전압은 비례적으로 보다 높거나 보다 낮다. 비교 회로(50)는 간략성을 위해 도시되지 않은 처리 회로에 에러 신호를 인가시키는 출력(52)을 구비한다. 간단한 버전에서 상기 에러 신호는 정 대 오를 가리키는 비트로 이루어진다. 그것은 올바르게 기능하지 않는 전원 접속부의 것을 가리키도록 다원자가일 수 있다. 두 개 전원 접속부의 경우에서는 예로 01-제 1 접속 결함 : 00-둘다 올바른 접속으로 인코드된 일련의 두 비트가 관련할 수 있다. 이 경우에 비교 회로(50)는 예로 동시에 상기 신호를 발생하는 두 개의 병렬 출력을 구비할 수 있다. 두 전원 접속부 결함 가능성은 무시된다. 처리 회로는 집적 회로의 부분을 형성할 수 있거나 별도로 제공될 수 있다. 매력적인 해결책은 상술된 바와같이 1 비트 또는 2 비트 식별한 후, 비교 회로(50)의 출력 신호는 후술되는 바와같이 플립플롭에 직접 저장된다는 것이다.
제 4 도는 본 발명의 보다 정교한 응용의 전기적 등가 다이어그램을 도시한다. 상기 경우에서 집적 회로는 제 1 전원 전압용 세계의 전원 접속부(56,58,60)와 제 2 전원 전압용 세 개의 전원 접속부(62,64,66)를 구비한다. 전원 소스(68)는 배터리 행태로 다시 도시된다. 전원 접속부 사이에는 저항 Rp 및 Ra1 이 도시된다. 실제로 저항 예로, Rp은 항상 같은 값은 아니다. 등가 다이어그램 도한 보다 복잡한 회로망일 수 있다. 두 전원 접속부 사이 회로망의 등가 값은 충분히 높은 것이 필수적이다. 회로는 또한 각각 직렬 저항(76,78,80)을 갖는 세 개의 스위칭 트랜지스터(70, 72, 74)를 구비하며, 전원 접속부 쌍만큼의 브랜치가 있다. 또다른 셋업에서, 세 개의 브랜치는 병렬로 정열된 필요가 없으며, 보다 많은 브랜치가 집적 회로의 기능부로부터 직접 도달될 단일 전원 접속부를 허용하는 길이가 포함될 수 있는 반면, 같은 비율의 공급 전압을 위한 다른 전원 접속부는 단지 저항 Ra1을 통해서만 도달된다. 본 경우에서 기능부는 간략성을 위해 생략되었다. 그것은 전원 접속부(56...66)사이에 임의의 방식으로 접속될 수 있으며, 각각의 전원 접속부에 대해 스위칭 트랜지스터는 직렬 저항에 의해서만 국한된 인접-단락 회로를 선택적으로 자동 가능하게 실현한다.
트랜지스터(70)가 턴온되고 다른 두 트랜지스터(72, 74)는 턴 오프된다고 가정하자. 이 경우에 원리면에서 여섯 개의 전압차(각 공급 전압에 대해 셋)는 표준과 비교된다. 이 사이에 선택을 편리하게 하기 위해서, 턴온될 수 있는 다수의 트랜지스터를 스위치 포인트에서 구비하는 스위칭 매트릭스(82)가 제공된다. 간단한 셋업을 위해 마름모꼴로 표시된 트랜지스터가 제공된다. 결과 구성은 올바른 기능과 올바르지 못한 기능 사이의 판단을 할 수 있다. 턴 온될 수 있는 트랜지스터(또한 델타로 표시된 트랜지스터)가 모두 존재할 때, 결합 전원 접속부는 전부 검출 및 국한될 수 있다. 더욱기, 각각의 구동 구성에 대한 경우에서 비교 회로(84)는 그들 사이에 대체가 용이하기 때문에 단지 1 비트값만 공급할 필요가 있다. 간략성을 위해, 스위치(70...72)의 제어와 스위칭 매트릭스(82)는 도면에서 생략되었다.
다양한 스위치의 제어 및 그 결과의 저장은 플립플롭에 의해 실현될 수 있다. 상기 플립플롭은 미합중국 특허출원 제 902,910호(PHN 11.484)에 대응하는 네델란드왕국 특허출원 제8502476호에 기술된 바와같은 소위 경계 주사를 수행하기에 적당한 시프트 레지스터 체인에 포함될 수 있다. 여기서 기술된 상호 접속 기능은 회로의 내부, 다른 것 위에서 검사를 수행하는 필수 하드웨어 성분을 제공한다. 검사 패턴 대신에, 본 특허 출원에 따르면 제어 패턴은 일련적으로 응용되며, 결과 패턴(1=오, 0=정)은 검사 평가기에 r의 일련적인 출력이다. 상기 방법의 부수적인 장점은 큰 결점 또는 검출 불가능한 에러를 직접 진달할 수 있다는 점이다. 검사할 수 있는 경계 검사 주사는 모든 IC 핀 검사에 적당하다. 부수적인 논리 회로는 전원 트랙 밑 또는 집적 회로의 엣지에 제공될 수 있다.

Claims (11)

  1. 인쇄 회로 기판에 장착된 집적 회로의 다중 전원 접속부 검사 방법에 있어서, 온 칩 검사 비교 회로는 검사 리드 양단의 전압차에서 나온 임계 편차의 경우에는 에러 신호를 발생하고, 전원 접속부의 올바른 기능의 경우에서는 검사 상태의 표준 전압 차를 검출하기 위해, 각각의 검사 리드에 의해 같은 비율의 공급 전압용의 각 전원 접속부 사이에 접속되는 것을 특징으로 하는 집적 회로의 다중 전원 접속부 검사 방법.
  2. 제 1 항에 있어서, 적어도 세계의 전원 접속부가 같은 비율의 공급 전압용으로 제공될 때, 선택 메카니즘은 비교 회로 각각의 입력에 선택적으로 두 개의 전원 접속부만을 접속시키기 위해 비교 회로와 전원 접속부 사이에 접속되는 것을 특징으로 하는 집적 회로의 다중 전원 접속부 검사 방법.
  3. 적어도 같은 비율의 공급 전압용으로 두 개의 별도 전원 접속부를 갖는 집적 회로를 구비하는 인쇄 회로 기판에 있어서, 상기 별도의 전원 접속부는 접속부 양단의 표준 차 전압으로부터의 편차가 임계값을 초과할 때 검사 상태에서 검사 비교 회로의 신호 출력상에 에러 신호를 발생시키기 위해 각각의 검사 리드를 통해 온 칩 검사 비교 회로 각각의 접속부에 접속되는 것을 특징으로 하는 인쇄 회로 기판.
  4. 같은 비율의 공급 전압용으로 적어도 두 개의 별도 전원 접속부를 구비하는 집적 회로에 있어서, 상기 전원 접속부는 표준 차 전압으로부터의 편차가 임계값을 초과할 때 집적 회로 검사 상태에서 검사 비교 회로의 신호 출력 상에 에러 신호를 발생시키기 위해 각각의 검사 리드를 통해 온 칩 검사 비교 회로 각각의 접속부에 접속되는 것을 특징으로 하는 집적 회로.
  5. 제 4 항에 있어서, 검사 비교 회로는 상기 임계 편차를 검출하는 실별 회로와 에러 신호의 표준 2 진 표기법을 형성하도록 인가된 출력 회로를 구비하는 것을 특징으로 하는 집적 회로.
  6. 제 4 또는 5 항에 있어서, 적어도 세 개의 전원 접속부가 같은 비율의 공급 전압용으로 제공될 때 선택 메카니즘은 검사 비교 회로 각각의 접속부에 선택적으로 두 개의 전원 접속부만을 접속시키기 위해 검사 비교 회로와 전원 접속부 사이에 접속되는 것을 특징으로 하는 집적 회로.
  7. 제 4 또는 5 항에 있어서, 다중 전원 접속부가 적어도 두 개의 다른 공급 전압용으로 제공될 때, 또다른 선택 메카니즘이 검사 비교 회로 각각의 접속부에 언제나 선택적으로 같은 공급 전압에 관련된 전원 접속부만을 접속시키기 위해 감사 비교 회로와 공급 접속부 사이에 제공되는 것을 특징으로 하는 집적회로.
  8. 제 6항에 있어서, 상기 선택 메카니즘중 적어도 하나는 검사 비교 회로의 접속부용 두 전원 접속부의 선택을 변환시키는 대체 메카니즘을 구비하는 것을 특징으로 하는 집적 회로.
  9. 제 4 또는 5 항에 있어서, 일련의 시프트 레지스터에 플립플롭을 포함함으로써 외부 평가용 결과 비트를 출력하기 위해 검사 비교 회로의 출력에 의해 인가된 데이타 플립플롭이 제공되는 것을 특징으로 하는 집적 회로.
  10. 제 4 또는 5 항에 있어서, 일련의 시프트 레지스터에 제 2 데이타 플립플롭을 포함함으로써 외부 제어 장치로부터의 제어 비트를 수신하고 검사 리드를 선택하는 제어 비트의 저장용 제 2 데이타 필립플롭이 제공되는 것을 특징으로 하는 집적 회로.
  11. 제 10 항에 있어서, 일련의 시프트 레지스터 구성에 제 3 데이타 플립플롭을 포함함으로써 외부 제어 장치로부터의 또다른 제어 비트를 수신하고 어떤 전원 접속부의 선택적인 작동을 위해 제 2 제어 비트를 저장하는 제 3 데이타 필립플롭이 제공되는 것을 특징으로 하는 집적 회로.
KR1019890010125A 1988-07-20 1989-07-18 집적 회로의 다중 전원 접속부 검사 방법 및 그 장치 KR0138114B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
NL8801835A NL8801835A (nl) 1988-07-20 1988-07-20 Werkwijze en inrichting voor het testen van meervoudige voedingsverbindingen van een geintegreerde schakeling op een printpaneel.
NL8801835 1988-07-20
NL881835 1988-07-20

Publications (2)

Publication Number Publication Date
KR900002086A KR900002086A (ko) 1990-02-28
KR0138114B1 true KR0138114B1 (ko) 1998-06-15

Family

ID=19852653

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890010125A KR0138114B1 (ko) 1988-07-20 1989-07-18 집적 회로의 다중 전원 접속부 검사 방법 및 그 장치

Country Status (6)

Country Link
US (1) US5068604A (ko)
EP (1) EP0351911B1 (ko)
JP (1) JP2991440B2 (ko)
KR (1) KR0138114B1 (ko)
DE (1) DE68912982T2 (ko)
NL (1) NL8801835A (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223792A (en) * 1986-09-19 1993-06-29 Actel Corporation Testability architecture and techniques for programmable interconnect architecture
US5208530A (en) * 1986-09-19 1993-05-04 Actel Corporation Testability architecture and techniques for programmable interconnect architecture
US5341092A (en) * 1986-09-19 1994-08-23 Actel Corporation Testability architecture and techniques for programmable interconnect architecture
US5365165A (en) * 1986-09-19 1994-11-15 Actel Corporation Testability architecture and techniques for programmable interconnect architecture
US5293123A (en) * 1990-10-19 1994-03-08 Tandem Computers Incorporated Pseudo-Random scan test apparatus
US5528600A (en) * 1991-01-28 1996-06-18 Actel Corporation Testability circuits for logic arrays
US5426361A (en) * 1991-09-09 1995-06-20 Simmons; Selwyn D. Electronic reconfigurable interconnect system
US5270642A (en) * 1992-05-15 1993-12-14 Hewlett-Packard Company Partitioned boundary-scan testing for the reduction of testing-induced damage
US5448155A (en) * 1992-10-23 1995-09-05 International Power Devices, Inc. Regulated power supply using multiple load sensing
EP0622733B1 (en) * 1993-04-30 1997-07-16 STMicroelectronics S.r.l. Method and device for testing integrated power devices
JPH07159496A (ja) * 1993-10-12 1995-06-23 At & T Global Inf Solutions Internatl Inc 集積回路の検査のための装置及びその方法
DE4334856A1 (de) * 1993-10-13 1995-05-18 Bosch Gmbh Robert Anordnung zum Prüfen eines Gateoxids
EP0720023B1 (en) * 1994-12-30 2003-05-07 STMicroelectronics S.r.l. Test method for power integrated devices
US5894224A (en) * 1996-06-06 1999-04-13 U.S. Philips Corporation Method of testing a connection which includes a conductor in an integrated circuit
DE69805373T2 (de) * 1997-01-27 2002-11-28 Koninkl Philips Electronics Nv Herstellungsverfahren für ein flüssigkristallanzeigenmodul
US5923097A (en) * 1997-07-24 1999-07-13 International Business Machines Corporation Switching supply test mode for analog cores
JP2001023058A (ja) * 1999-07-09 2001-01-26 Fujitsu Ltd 複数回路ブロックを備えるシステムにおける故障表示回路
JP2003524190A (ja) 2000-02-23 2003-08-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ テスト・インターフェースを備えた集積回路
US6765403B2 (en) 2001-02-22 2004-07-20 Koninklijke Philips Electronics N.V. Test circuit and test method for protecting an IC against damage from activation of too many current drawing circuits at one time
CN100377102C (zh) * 2004-02-21 2008-03-26 鸿富锦精密工业(深圳)有限公司 主机板功能测试板
DE102004059506B3 (de) * 2004-12-10 2006-08-17 X-Fab Semiconductor Foundries Ag Anordnung zum Test von eingebetteten Schaltungen mit Hilfe einer separaten Versorgungsspannung
JP4197678B2 (ja) * 2004-12-24 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体装置
DE102006025031A1 (de) * 2006-05-26 2007-11-29 Micronas Gmbh Prüfschaltungsanordnung und Prüfverfahren zum Prüfen einer Schaltungsstrecke einer Schaltung
WO2010112976A2 (en) * 2009-03-31 2010-10-07 Freescale Semiconductor, Inc. Connection quality verification for integrated circuit test
JP5365381B2 (ja) * 2009-07-09 2013-12-11 大日本印刷株式会社 回路板の検査方法、回路板の検査装置
US20120301688A1 (en) * 2011-05-25 2012-11-29 Globalfoundries Inc. Flexible electronics wiring
US9541603B2 (en) 2013-07-10 2017-01-10 Apple Inc. Method and apparatus for power glitch detection in integrated circuits
CN104635141B (zh) * 2015-01-30 2018-07-03 华为技术有限公司 一种集成电路检测方法、装置及系统
TWI598599B (zh) * 2016-02-19 2017-09-11 啟碁科技股份有限公司 雙電路板組合、電路板與模組化電路板
US9991699B2 (en) 2016-05-02 2018-06-05 Microsoft Technology Licensing, Llc Enablement of device power-on with proper assembly
US10305271B2 (en) 2016-06-30 2019-05-28 Microsoft Technology Licensing, Llc Multi-pack and component connectivity detection
CN118465520B (zh) * 2024-07-12 2024-09-10 杭州芯正微电子有限公司 使用独立设备进行高速全差分运算放大器芯片测试的方法
CN118566628B (zh) * 2024-08-02 2024-10-01 东北林业大学 一种用于数字集成电路板的快速测试方法及系统

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3518779A (en) * 1967-12-19 1970-07-07 Us Navy Checkout equipment for missile carrying aircraft
US3763430A (en) * 1972-01-14 1973-10-02 Burroughs Corp Circuit testing method and apparatus
US3783372A (en) * 1972-05-19 1974-01-01 Ncr Co Electrical test apparatus including high gain amplifier circuit
US4142151A (en) * 1977-07-25 1979-02-27 General Electric Company Failed diode indicator
US4333049A (en) * 1979-05-21 1982-06-01 Takamisawa Cybernetics Co., Ltd. Inrush current measuring apparatus with instantaneous power interruption device
US4472679A (en) * 1981-11-25 1984-09-18 The United States Of America As Represented By The Secretary Of The Air Force Diagnostic apparatus for radar pulse repetition frequency control circuit card
WO1984002580A1 (en) * 1982-12-27 1984-07-05 Storage Technology Partners Vlsi chip with integral testing circuit
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置
DE3405289C2 (de) * 1984-02-15 1986-11-06 Zahnräderfabrik Renk AG, 8900 Augsburg Meß- und Prüfschaltung
US4719418A (en) * 1985-02-19 1988-01-12 International Business Machines Corporation Defect leakage screen system
NL8502476A (nl) * 1985-09-11 1987-04-01 Philips Nv Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers.
US4825151A (en) * 1986-02-03 1989-04-25 The Boeing Company Weapon interface system evaluator
US4853626A (en) * 1987-03-10 1989-08-01 Xilinx, Inc. Emulator probe assembly for programmable logic devices
US4843608A (en) * 1987-04-16 1989-06-27 Tandem Computers Incorporated Cross-coupled checking circuit
US4894605A (en) * 1988-02-24 1990-01-16 Digital Equipment Corporation Method and on-chip apparatus for continuity testing
US4875006A (en) * 1988-09-01 1989-10-17 Photon Dynamics, Inc. Ultra-high-speed digital test system using electro-optic signal sampling

Also Published As

Publication number Publication date
JP2991440B2 (ja) 1999-12-20
DE68912982T2 (de) 1994-07-28
JPH0269684A (ja) 1990-03-08
EP0351911B1 (en) 1994-02-09
NL8801835A (nl) 1990-02-16
US5068604A (en) 1991-11-26
KR900002086A (ko) 1990-02-28
DE68912982D1 (de) 1994-03-24
EP0351911A1 (en) 1990-01-24

Similar Documents

Publication Publication Date Title
KR0138114B1 (ko) 집적 회로의 다중 전원 접속부 검사 방법 및 그 장치
KR101027170B1 (ko) 차동 감지 방식을 이용하여 저 전압으로 프로그램 가능한eFUSE
EP0292137B1 (en) Integrated circuit transfer test device system
US4894605A (en) Method and on-chip apparatus for continuity testing
KR910003147B1 (ko) 반도체집적회로와 그 시험방법
US4779043A (en) Reversed IC test device and method
KR20070109434A (ko) 반도체 칩의 오픈 테스트(open test) 및 쇼트테스트(short test) 방법 및 반도체 테스트시스템
KR100192575B1 (ko) 유니버셜 번-인 보오드
EP0189615A2 (en) Method of using complementary logic gates to test for faults in electronic compounds
US20020044053A1 (en) Semiconductor device and test method therefor
KR20020013525A (ko) 비디오 디스플레이 칩을 테스팅하는 방법 및 장치
US6107815A (en) Test circuit and testing method for function testing of electronic circuits
US6442718B1 (en) Memory module test system with reduced driver output impedance
JP3992683B2 (ja) 試験を行うための電子回路及び方法
US5815001A (en) Integrated circuit board with built-in terminal connection testing circuitry
US6720785B2 (en) Integrated circuit with test mode, and test configuration for testing an integrated circuit
EP0369921B1 (en) Identification of defects in emitter-coupled logic circuits
US5841787A (en) Memory programming and test circuitry and methods for implementing the same
JPH0658989A (ja) 配線基板のショート検出試験方法
US6531865B1 (en) Method of and apparatus for testing an integrated circuit package
JPH1010193A (ja) 半導体装置およびそれを用いた半導体装置実装体
US6492706B1 (en) Programmable pin flag
JPH0572298A (ja) Romコードチエツク回路
JP2006112942A (ja) 半導体素子およびこれを用いた実装検査方法
JPH07326545A (ja) 電子部品の実装方向検知方法及びその実施装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090212

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee