KR101027170B1 - 차동 감지 방식을 이용하여 저 전압으로 프로그램 가능한ｅＦＵＳＥ - Google Patents

차동 감지 방식을 이용하여 저 전압으로 프로그램 가능한ｅＦＵＳＥ Download PDF

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Abstract

본 발명은 차동 감지 방식을 포함하는 저 전압으로 프로그램 가능한 전기 퓨즈 구조가 집적 회로를 위해 개시되고 있다. 프로그램 단계가 Vdd의 1.5배 정도에서 수행되는 동안, 감지 동작은 Vdd에서 수행되어, 감지 동작에 기인하는 전기 퓨즈(xF[j])를 통한 저항 편차를 제한한다. 감지 동작을 위해 요구되는 전류의 크기는 기준 퓨즈(xF)와 프로그램되는 퓨즈(xF[j])가 직렬로 연결되어 있기 때문에 또 다른 2개의 소자를 줄이므로서, 프로그래밍 동작 중에는 프로그램된 퓨즈(xF[j])만 프로그래밍 전류를 제한한다. 감지 동작 중에는 게이팅 트랜지스터(mNR)는 손상되지 않은 퓨즈인 경우에, 퓨즈 선택 트랜지스터(g[j]) 양단의 전압 강하를 에뮬레이트한다. 전기 퓨즈의 저항에 특징이 있는 회로 및 방법도 개시되고 있다.

Description

차동 감지 방식을 이용하여 저 전압으로 프로그램 가능한 ｅＦＵＳＥ{LOW VOLTAGE PROGRAMMABLE eFUSE WITH DIFFERENTIAL SENSING SCHEME}
본 발명은 집적 회로에서 전기적으로 프로그램 가능한 퓨즈(eFuse)에 관한 것이다. 전기적으로 프로그램 가능한 퓨즈는 차동 감지 방식과 저 전압으로 프로그래밍 능력을 이용하여 개시되고 있다.
구조를 점점 축소시키는 반도체 기술의 지속적인 발전으로, 집적 회로에서 온칩(on-chip) eFuse의 구현은 종래의 퓨징 방식에 매력적인 대안을 제공한다. 면적 효율성 및 성능 영향과 관련하여, eFuse 기술은 광 기반 프로그래밍을 이용하는 퓨즈 기술 전반에 걸쳐 상당한 향상을 제공한다.
집적 회로에서 프로그램 가능한 장치는 반복 가능하고 신뢰성이 높은 방법으로 장치를 주문 제작하기 위한 신뢰할 수 있는 방식을 필요로 한다. 마이크로프로세서, FPGA 및 다른 VLSI 설계에서 프로그램 가능한 접속의 퓨징(fusing)은 프로그램 가능성의 유동성을 실현하기 위한 일반적인 기술이다.
통상, 실리콘 기반의 집적 회로에서 제조된 eFuse 장치는 집적 회로의 동작 전압에 관하여 큰 전압을 이용하여 프로그램되어 퓨즈 몸체의 재료를 녹여서 분리시킨다. 이러한 처리는 퓨즈 재료를 저 저항에서 고 저항으로 변경시키고, 이것은 "감지" 회로에 의해 측정되어 eFuse가 프로그램되었는지의 여부를 결정할 수 있다.
집적 회로에 대한 처리 기술이 발전함에 따라서, 최대 동작 전압은 물리적인 구조로 인해 적당하게 하향 조정되어, 퓨즈 뱅크(fuse bank)에 관련된 로직 회로를 손상시키지 않으면서 eFuse를 프로그램하기 위해 충분한 전압을 제공하는 것을 어렵게 한다. 게다가, eFuse 프로그래밍 전류를 공급하는데 이용되는 금속 접합층에 대한 전류 밀도 요건은 신호 상호 접속선에 대한 전류 밀도 요건보다 통상적으로 훨씬 더 크다. 그것으로서, 퓨즈 프로그래밍 버스는 아주 작은 양의 상호 접속 자원을 소모하는 넓은 금속선으로 구현되어야만 한다. 더욱이, eFuse 장치는 eFuse 장치에 대한 충분한 저항 레벨을 보증하도록 다중 프로그래밍 펄스를 필요로 하기 때문에, 프로그래밍 및 테스트 시간 주기를 증가시킬 수 있다. 그러나, 충분하게 고 전압이 적용되는 경우, 반복된 프로그래밍은 프로그램된 퓨즈에서 융합되지 않는 조건을 야기시킬 수도 있다. 이 경우에, 재프로그래밍과 관련된 가열은 퓨즈 재료가 재결합하도록 하여, 퓨즈와 관련된 수율을 더욱 떨어뜨린다.
e-Fuse 기술에 대한 일반적인 적용은 메모리 어레이 리던던시(memory array redundancy), 패킷 식별 코딩 및 로직 함수의 후처리 제작 프로그래밍을 포함한다. 각각의 eFuse는 단일 초보적 장치(primitive device)이기 때문에, 부가적인 로직 및 회로는 프로그래밍 및 감지를 용이하게 하는데 필요하다.
eFuse 프로그래밍 동작은 충분한 시간 동안 퓨즈를 통해 많은 전류(예컨대, 15 mA)를 전송하는 것을 수반하여, 150 Ω 정도의 프로그램되지 않은 저항에서 50 ㏀ 정도의 저항으로 퓨즈의 저항을 동적으로 변경시킨다. 기존의 방식들은 모든 퓨 즈들이 높은 후 프로그래밍(post programming) 저항을 갖도록 보증하기 위해서, 충분한 퓨즈 프로그래밍 전류를 실현하도록 고 전압(예컨대, 3.3 V)을 요구한다. 불충분한 프로그래밍 전류는 많은 퓨즈가 매우 작은 저항(예컨대, 1 ㏀)을 나타내게 하고, 프로그래밍 단계를 수행하는 "수율"은 퓨즈 저항을 나타내는 가우시안 분포의 끝(tail)에서 제한받을 것이다. 게다가, 높은 프로그래밍 전압은 두꺼운 산화 트랜지스터(thick-oxide transistor)를 필요로 하고, 다음으로, 구현하기 위한 추가 처리 단계를 필요로 한다. 저 전압으로 퓨즈를 프로그램하는 것은 두꺼운 산화 트랜지스터의 필요성을 제거할 수 있지만, 낮은 프로그래밍 전압에서 획득할 수 있는 프로그래밍 전류는 최대 후 프로그래밍 저항을 제한하고, 대개 필요로 하는 후 퓨즈 프로그래밍 저항을 획득하도록 다중 프로그래밍 펄스를 필요로 한다. 게다가, 상당히 많은 낮은 후 프로그래밍 저항 값들은 후 퓨즈 프로그래밍의 수율에 상당히 영향을 미치게 할 수 있다.
더욱이, 3.3 V의 공급은 (테스터에서 프로그래밍을 위해) 전용 패키지 핀 및 테스트 채널을 필요로 한다. 3.3 V 신호의 라우팅은 넓고, 낮은 저항성 금속이어야만 한다. 이러한 3.3 V의 공급은 프로그래밍 중에는 온(on) 상태이지만, 감지 중에는 오프(off) 상태이다. 따라서 3.3 V의 공급은 칩 캐리어 모듈에서 집적 회로의 최종 패키징 후에 퓨즈 프로그래밍 기능을 지원하도록 반드시 전환 가능해야만 한다.
"감지" 회로는 전 프로그래밍과 후 프로그래밍 저항 사이에서 구별하여, 각각 디지털 "0"출력 또는 "1"출력을 제공할 것이 요구된다. 단일-종단형(single- ended) 감지 방식은 익히 알려져 있지만, 감지할 수 있는 최소 저항은 제한된다. 따라서, 이러한 회로는 임의의 퓨즈가 낮은 후 프로그래밍 저항을 가질 경우에는 실행가능하지 않다. 또한, 단일-종단형 방식은 각각 개개의 감지 회로에서 발생되고 라우팅되도록 아날로그 전류원 제어 전압을 필요로 한다. 마지막으로, 이러한 기술은 필드에서 감지하는 동안 매우 약한 잡음 제거 특성을 나타내며, 높은 스위칭 동작은 집적 회로의 전원 공급 분배 네트워크에서 부가적인 잡음의 원인이 된다.
예를 들면, 도 1은 종래 기술의 단일-종단형 eFuse 감지 방식을 나타내고 있다. 기준 회로 VrefGen(10)은 전압 VRef를 생성하여 개개의 전류 감지 트랜지스터 mPi와 수많은 퓨즈 당 각각 하나의 Fi를 함께 제어한다. 인버터 IO의 입력은 출력에 단락되어, 서로 IO 급전(feeding)이 같은 2개의 인버터로 구성된 래치의 "트립점(trip point)"과 동일한 전압 Vm을 설립한다. OpAmp(A)는 Vp가 Vm과 동일한 전압을 갖도록 mPRef와 RRef를 포함하는 인버팅 단을 구동한다. 그러면, OpAmp 출력 전압 VRef는 전류 감지 트랜지스터 mPi(각각의 퓨즈 당 하나의 Fi)를 급전하고, 각각의 퓨즈는 도시되지는 않았지만 서로 IO 급전이 같은 2개의 교차 연결된 인버터를 포함하는 그 자신의 감지 래치에 Vi=Ri IRef인 전압을 나타낸다.
장래의 기술들은 계속해서 피쳐 사이즈를 하향 조정하고, 일정하지 않은 제작 과정의 편차로 각각의 트랜지스터 mPi가 고유의 임계치 전압을 갖기 때문에, 감지 전류가 퓨즈마다 다르다는 것(VRef는 낮은 오버드라이브 아날로그 신호)이 종래 기술의 접근 방법에서 발생 가능성이 있는 문제점이다. 개개의 트랜지스터 mPi의 게이트를 통하는 VRef 신호로부터의 게이트 누설 전류는 하나의 큰 VrefGen 회로를 공유할 수 있는 퓨즈의 수를 제한할 것이라는 또다른 관련된 관점이 있다.
차동 감지 방식은 익히 알려져 있고, 저항값의 분포의 끝을 조정하는 것이 더욱 용이할 수 있지만, 종래의 차동 감지 기술은 2개의 퓨즈를 적용하여 단일의 프로그램된 값을 실현하고, 프로그램된 값마다 하나의 큰 차동 증폭기도 필요로 하기 때문에, 퓨즈 프로그래밍 및 감지 동작에 필요한 전체 면적의 요건을 증가시킨다.
따라서, 잡음에 덜 민감한 감지 방식을 만들고, 종래의 설계보다 적은 회로 자원을 필요로하는 단일 저전압 펄스로 프로그램될 수 있는 eFuse에 대한 필요성이 존재한다.
본 발명의 양태는 단일 저 전압 펄스로 프로그램이 가능하고, 낮은 레벨의 저항을 구별할 수 있는 차동 감지 기능을 포함하는 eFuse를 구현하는 것이다. 본 발명에 개시된 바람직한 실시예는 현재의 반도체 제조 공정 기술의 번인 전압(burn-in voltage)(예컨대, 1.5 V)보다 높지 않은 전압으로 퓨즈를 프로그래밍하는 것이 가능하다. 그리하여, 고 전압 프로그래밍 전류를 전환하기 위해서 전용 3.3 V 핀 및 두꺼운 산화 트랜지스터가 필요하지 않아서, 부가적인 처리 단계를 쓰지 않아도 된다. 저 전압 프로그래밍에 의해, 낮은 후 프로그래밍 저항의 분배 끝이 기대되지만, 본 발명은 매우 낮은 회로의 오버헤드를 이용하여 낮은 저항값을 감지할 수 있는 차동 감지 방식도 포함한다. 차동 증폭기는 다수의 퓨즈에 걸쳐서 공유된다. (차동 감지를 위한) 기준 전압은 매우 많은 퓨즈에 걸쳐서 공유된다. (본 발명에서 청구하는 저 전압 방식과 종래 기술의 고 전압 구현에서 필요로 하는) 개개의 퓨즈 프로그래밍 트랜지스터는 프로그램과 감지 동작 사이에서 공유된다. 게다가, 큰 PMOS 스위치 트랜지스터도 복수의 퓨즈에 걸쳐서 공유된다.
도 1은 eFuse에 대한 종래 기술의 단일-종단형 감지 방식을 개략적으로 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 퓨즈 프로그래밍 회로의 개략도를 나타낸다.
도 3은 도 2의 퓨즈 프로그래밍 회로에 연결된 감지 회로의 개략도를 나타낸다.
도 4는 제2 실시예에 따른 본 발명의 개략도를 나타낸다.
도 5는 노드 Vm에서 기준 전압을 발생하도록 대체 회로의 개략도를 나타낸다.
도 6은 퓨즈의 병렬 조합의 개략도를 나타낸다.
도 7a는 예시적인 퓨즈 선택 및 디코드 로직 회로의 개략도를 나타낸다.
도 7b는 퓨즈 선택 및 디코드 동작에 대응하는 타이밍도를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 대한 퓨즈 프로그래밍 회로의 주요 소자들을 나타낸다. 큰 PMOS mP는 노드 F를 Vdd로 끌어당기고, 그룹 g[15:0] 중에서 단일 디코드 신호 g[j]는 200 us 정도 동안 인가되어 풀다운 트랜지스터 mN[j]를 턴온시키고, 저항을 변경시키고 퓨즈를 프로그램하도록 퓨즈 xF[j]를 통해 충분한 전류를 끌어당긴다. Vdd를 정상값보다 1.5배 정도 증가시킴으로써 프로그래밍이 완성된다. 그러나, 각각의 퓨즈는 프로그램될 200 us정도만을 필요로 하여, 프로그램될 모든 퓨즈의 전체 시간은 제품이 Vdd의 1.5배가 되는 시간과 비교해서 매우 작거나, 장치의 "번인(burn-in)" 또는 동적 전압 스크린과 같은 다른 진단 테스트(diagnostic test)를 수행하는 기간보다 크다. 프로그래밍 동작을 하는 동안에는 감지 동작을 수행하는 동안 사용되는 여분의 퓨즈 xF는 트랜지스터 mP에 의해 단락된다. 트랜지스터 mP는 Vdd의 범위 내로 노드 F를 끌어당기는 기능을 수행하여 퓨즈 xF[j]를 프로그램하는데 가능한 많은 전류를 제공하고, 퓨즈 xF에 걸쳐있는 임의의 전압이 프로그램되지 않은 자신의 원래의 상태로 변경하는 것을 방지하도록 한다.
도 3은 도 2에 도시된 퓨즈 프로그래밍 회로에 부가적인 소자를 결합하여 본 발명의 바람직한 실시예에 따른 퓨즈 감지 회로를 구현한다. 가장 주목할 만한 것은, 2개의 전압 분배기의 출력 사이의 전압차를 감지하도록 차동 증폭기가 부가된다. 출력이 노드 "F"인 제1 전압 분배기는 손상되지 않은 퓨즈 xF 및 디코드된 신호 g[j]를 지나 감지를 위해 선택된 하나의 퓨즈 xF[j]를 포함한다. 기준 전압 분배기로서 알려진 제2 전압 분배기는 저항 R1과 R0 및 게이팅 트랜지스터 mNR을 포함한다. RO는 서로 같으며 R1과 동일한 2개의 구성 요소 R0a와 R0b를 포함한다. 단일 저항 R0를 구성하는데 2개의 저항 R0a와 ROb를 이용하여, VLSI 저항에 일반적인 에지 효과(edge effect)의 제거를 통해 기준 전압 분배기의 출력 전압의 편차를 줄인다. 전압 분배기를 통하는 DC 전류는 감지 동작의 결과로 xF나 xF[j] 중 어느 하나의 저항을 변경할 수도 있다는 관점이 있다. 그러나, 이러한 방식은 감지 동작으로 인한 저항의 변화를 동적으로 줄이는 몇 가지 특징을 지닌다. 우선, 퓨즈 감지 동작은 1.5배의 Vdd에서 보다 일반적인 Vdd에서 수행되어, 감지하는데 공급되는 전류를 줄인다. 둘째로, xF[j]만을 프로그램하는 동안에는 mP가 높여진 프로그래밍 전류를 공급하기 때문에 프로그래밍 전류를 제한하는 반면, 전류의 크기는 xF와 xF[j]가 직렬로 연결되어 있기 때문에 또 다른 2개의 소자를 줄인다. 다음에, 감지 동작을 하는 동안에 g[j]상의 제어 전압은 퓨즈 프로그래밍을 하는 동안인 200 us정도와 비교해서 1ns정도의 짧은 펄스이며, xF 또는 xF[j] 저항의 산포도를 제한할 것이다. 마지막으로, xF[j]가 이미 프로그램된 경우에, 후 프로그램 저항은 xF를 통해서 전류를 더욱 줄일 것이다.
노드 F에서의 전압은 프로그램되지 않은 퓨즈의 경우 0.5*Vdd 정도와 같고, 프로그램된 퓨즈의 경우에는 [b/(1+b)]*Vdd 정도와 같으며, 여기서 "b"는 후 퓨즈 프로그램 대 전 퓨즈 프로그램 저항비이다. 저 전압 후 프로그램 저항값의 분포 끝에서는 b=10을 획득할 것이 기대된다(예컨대, 대부분의 후 퓨즈 프로그램 저항은 1500 Ω정도 이상일 것으로 기대된다).
노드 F는 DiffAmp D의 플러스 입력(positive input) Vp에 연결되는 동안, 마이너스 입력 Vm은 3개의 동일한 저항 R1, R0a, ROb 및 게이팅 트랜지스터 mNR의 회로 네트워크로 수립된 기준 전압(0.67*Vdd)이다. 게이팅 트랜지스터 mNR은 손상되 지 않은 퓨즈가 감지된 경우에 게이팅 트랜지스터 mN[j]를 통해서 전압 강하를 에뮬레이트한다. 그것으로, 트랜지스터 mNR은 트랜지스터 mN[j]와 동일한 전류 밀도를 갖도록 측정된다(그러므로 전압 강하 발생). 다시 한번, 감지 동작을 하는 동안에 트랜지스터 mNR의 게이트 gR상의 제어 전압은 1ns정도의 짧은 펄스이고, 퓨즈 xF 및 퓨즈 xF[j]에 대하여 앞서 논의되고 기술된 바와 같이, 기준 퓨즈 체인의 듀티 사이클(duty cycle)이 낮아지는 것이 가능하다. DiffAmp D에서 차동 입력 전압은 손상되지 않은 퓨즈의 경우에는 0.167*Vdd이고, 후 프로그래밍 저항비 "b"를 이용한 프로그램된 퓨즈의 경우에는 [(b-2)/3]*3이다. 후 프로그래밍 저항비가 b=2.5 만큼 낮으면 손상되지 않은 퓨즈만큼 강한 신호 응답을 생성할 것이다.
부가적으로, DiffAmp 출력은 매 시간마다 감지 신호에 대해 상승 에지(rising edge)를 발생시키는 스트로브 신호를 이용해서 레지스터내로 저장될 수 있다. 선택 신호는 모든 퓨즈가 샘플링되고, 퓨즈의 상태가 레지스터에 저장될 때까지 연속하는 감지 신호마다 다르다. 도 3을 다시 한번 참조하면, 노드 Vp에서의 전압은 프로그램되거나 프로그램되지 않거나 둘 중 어느 하나일 수 있게 프로그램되지 않은 퓨즈 xF와 선택된 퓨즈 xF[j]를 포함하는 전압 분배기에 의해 결정된다. 이와 유사하게, 노드 Vm에서의 전압은 저항 R1, R0a 및 R0b를 포함하는 전압 분주기에 의해 결정된다.
본 발명의 제2 실시예에서, 퓨즈 저항은 전 퓨즈 프로그래밍 및 후 퓨즈 프로그래밍 모두를 특징으로 한다. 이 특징 피쳐는 노드 Vm에서 전압이 변화하도록 다중 설정을 갖는 디지털 제어 비트를 이용함으로써 구현되어, 퓨즈 저항의 증분식 변경을 획득할 수도 있다.
도 4에 도시된 바와 같이, 디지털 제어 비트 RU는 낮은 저항을 갖는 큰 장치인 트랜지스터 mRU를 턴온시켜서, 퓨즈 xF는 제2의 프로그램되지 않은 퓨즈 xRU와 병렬 상태가 된다. 이러한 구성에서, 디지털 제어 비트 RU는 노드 Vp에서 전압의 증가를 일으키고, 선택된 퓨즈 xF[j]가 프로그램되지 않은 경우 Vm의 전압과 동일하게 된다. 이 단계는 xF[j]가 프로그램되지 않은 경우에 차동 신호를 자동적으로 0으로 줄이지만, 저항을 특징짓도록 노드 Vm상에서 전압의 증분식 조정도 가능하다. R0a와 R0b의 직렬 조합으로 인한 저항(이하, "R0"라 한다)은 R1의 저항의 2배이기 때문에, Vm상의 전압은 0.67*Vdd이다. RU=1인 경우, 이상적인(즉, 어떤 저항 변형도 없는 경우) 프로그램되지 않은 퓨즈도 Vp상의 전압이 대략 0.67*Vdd가 되도록 야기시켜, 퓨즈 xF[j]의 "임계 저항"이 이상적인 퓨즈 저항 RidealFuse에 도달하도록 한다.
도 5를 참조하면, 새로운 디지털 제어 비트 ML[1:0] 및 MR[1:0]을 포함하여 Vm상의 전압을 확립하는 기준 전압 회로가 도시되어 있다. 모든 ML 및 MR 비트가 0이면, Vm의 전압은 저항 R1, R0a와 R0b 및 트랜지스터 mNR을 포함하는 전압 분배기로부터 유도된다. 그러나, ML[1:0]=01인 경우, 저항 RML0는 R0와 병렬이 되고, Vm은 소량 줄어든다. 이하, 도 4로부터의 퓨즈 xF[j]상의 저항의 임계값은 RidealFuse 미만이다. ML[0:1]=10 및 11인 경우, Vm의 전압은 더욱 감소하여, xF[j]의 저항의 임계값은 더욱 작은 이산값(discrete value)을 갖는다. 모든 퓨즈들은 서로 다른 ML 설정으로 샘플링될 수 있고, 프로그램되지 않은 저항 분포상의 이산점(discrete point)은 RFuse < RidealFuse인 경우에 발견될 수 있다.
이와 유사하게, 제어 비트 MR[1:0]은 (임계 저항을 RidealFuse 이상으로 증가시켜) Vm이 약간 높아지도록 실행될 수 있어서, 프로그램되지 않은 저항 분포의 이산점은 RFuse > RidealFuse인 경우에 발견될 수 있다. 게다가, RU=0이면, 임계값은 ML 또는 MR 핀에 0이 아닌 값의 부재로 RFuse = 2*RidealFuse로 되돌아 간다. 프로그램되지 않은 저항은 결코 2*RidealFuse에 도달할 수 없지만, 일반적으로, 후 프로그래밍 저항은 이 값을 초과할 것이며, 후 프로그래밍 저항 분포는 특징지어 질 수 있다. ML[1:0] = 00인 상태로 남겨두고, MR[1:0]의 0이 아닌 값을 통해 카운팅하면, 노드 Vm의 전압은 더욱 증가되고, 더욱 높은 임계 저항을 획득하고 후 프로그래밍 저항 분포는 이산점에서 특징지어질 수 있다. ML[1:0]과 MR[1:0]을 모두 토글링하면 ML 핀들은 최대 저항 임계값까지 증가할 수는 없지만, 분포의 정교함은 더욱 특징지어질 수 있다.
면적을 절약하기 위해서, 기준 전압 네트워크는 복수의 차동 증폭기와 함께 공유된다. 도 5를 참조하면, 기준 전압 회로의 증가된 복잡도 및 사이즈는 면적 효율을 개선시키도록 많은 수의 DiffAmp에 걸쳐서 기준 전압 회로를 공유함으로써 보상받을 수 있다. 프로그램되지 안은 퓨즈 저항의 편차 때문에, 도 3 및 도 4에 도시된 기준 풀업(pull up) 퓨즈 xF를 고려하는 것이 중요하다. 이러한 소자들의 편차는 본 명세서에 기술된 감지 방식에 에러(error)를 유발한다. 따라서, 퓨즈 xF는 도 6에 도시된 바와 같이 다중 퓨즈의 조합으로서 구현되어서 개개의 퓨즈에 대한 저항 값의 잠재적인 편차를 보상할 수 있다.
도 7a 및 도 7b는 각각 퓨즈 선택에 요구되는 부가적인 로직의 예시적인 개략도 및 관련된 로직 트랜지스터의 타이밍도를 나타낸다. 퓨즈 프로그래밍 및 감지 소자(20)는 도 3에 도시된 퓨즈 프로그래밍 및 감지 회로를 나타내는 블록도이다. 도 7a를 참조하면, 판독될 퓨즈를 선택하도록 핀 D[15:0] 중의 하나가 높아진다. 다음에, 클럭 신호 Clk는 하이(high) 상태가 되어, 판독 동작을 개시한다. Clk와 신호가 "1"인 D[j] 신호를 모두 수신하는 2개의 AND 게이트(30) 중 하나는 자신의 출력 g[j]에 출력 "1"을 제공할 것이다. 이것은 도 3에 도시된 트랜지스터 mN[j]를 턴온시켜서 퓨즈가 손상되지 않은 경우에는 도 3의 노드 F가 풀다운되도록 하거나, 퓨즈가 프로그램된 경우에는 노드 F가 높은 값을 유지하도록 할 것이다. 또한, 클럭 신호도 도 3의 전압 분배기에 도시된 트랜지스터 mNR을 턴온시킨다. (도 7a에 도시된) DiffAmp 출력 A는 퓨즈가 손상되지 않은 경우에는 "0"으로 진행하거나, 퓨즈가 프로그램된 경우에는 "1"로 진행할 것이다. DiffAmp 출력 A는 각각의 래치 L[15:0]의 입력 D에 제공된다. 그러나, 각각의 래치는 고유의 클럭 g[j]를 갖고, 이 g[j] 신호들 중 오직 하나만이 구동되어 단지 하나의 래치 L[j]만이 자신의 입력 D의 값을 이용하여 업데이트 될 수 있게 한다. 그리하여, 판독 동작을 하는 동안 출력 Q[15:0] 중의 오직 하나만이 변경될 것이다.
본 발명이 상세하게 기술되었기는 하지만, 전술한 설명은 모든 예시적인 양태이며, 제한적인 것이 아니다. 본 발명의 관점을 벗어나지 않고 다양한 다른 변경 및 변형이 고안될 수 있음을 이해될 수 있다.

Claims (10)

  1. 전기 퓨즈의 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로로서,
    제1 단자 및 제2 단자를 갖는 전기 퓨즈와;
    상기 제1 단자에 연결되고, 프로그래밍 전압을 상기 제1 단자로 스위치하도록 구성된 제1 트랜지스터와;
    상기 전기 퓨즈의 제2 단자에 연결되고, 프로그래밍 동작 및 감지 동작 모두의 기간 동안에 구동하는 제2 트랜지스터와;
    상기 제1 단자에 연결되고 전원 전압에 연결되며, 상기 전기 퓨즈를 통해 감지 전류를 줄이도록 구성되는 제1 더미 퓨즈와;
    상기 전기 퓨즈의 제1 단자에 연결되는 제1 입력 단자와 감지 동작을 위해 기준 전압을 제공하는 전압 분배기에 연결되는 제2 입력 단자를 갖는 차동 증폭기와;
    전압 분배기에 연결되고, 감지 동작 중에 구동되도록 구성되는 게이팅 트랜지스터
    를 포함하는 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로.
  2. 제1항에 있어서, 상기 제1 트랜지스터에 프로그래밍 신호를 제공하는 인버터를 더 포함하는 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로.
  3. 제1항에 있어서, 전기 퓨즈 어레이를 더 포함하며, 상기 차동 증폭기 및 기준 전압이 상기 전기 퓨즈 어레이에 연결되고, 게이팅 트랜지스터가 상기 어레이 내 전기 퓨즈 각각에 제공되는 것인, 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로.
  4. 제3항에 있어서,
    상기 전기 퓨즈 어레이 중에서 프로그래밍 및 감지를 위한 단일 퓨즈를 선택할 능력을 갖는 퓨즈 선택 및 디코드 회로와;
    상기 어레이 내 각각의 전기 퓨즈에 대응하는 복수의 집적 회로 래치로서, 상기 복수의 집적 회로 래치 중 각각의 래치는 상기 어레이 내 전기 퓨즈의 프로그래밍 상태에 대응하는 디지털 값을 저장하도록 구성되는 것인 복수의 집적 회로 래치를 더 포함하는 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로.
  5. 제4항에 있어서,
    상기 차동 증폭기의 제1 입력에 연결되고, 상기 기준 전압의 증분식 조정이 가능하도록 구성되는 제2 더미 퓨즈와;
    상기 제2 더미 퓨즈에 연결되는 제4 트랜지스터와;
    공급 전압을 상기 제2 더미 퓨즈로 스위치하도록 상기 제4 트랜지스터의 게이트에 연결되는 제1 디지털 제어 입력와;
    상기 제4 트랜지스터의 게이트에 연결되는 출력을 갖는 인버터를 더 포함하는 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로.
  6. 제5항에 있어서, 상기 차동 증폭기의 제2 입력에 연결되는 상기 전압 분배기는 상기 기준 전압의 증분식 조정이 가능하도록 구성되고,
    상기 차동 증폭기의 제1 입력에 연결되고 상기 공급 전압에 연결되며, 제2 디지털 제어 입력에 의해 구동되는 제5 트랜지스터를 더 포함하는 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로.
  7. 제6항에 있어서, 상기 차동 증폭기의 제1 입력에 연결되고 접지 전위에 연결되며, 제3 디지털 제어 입력에 의해 구동되는 제 6 트랜지스터를 더 포함하는 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로.
  8. 전기 퓨즈의 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로로서,
    프로그래밍 신호를 제공하는 인버터와;
    상기 인버터의 출력에 연결되는 게이트, 상기 집적 회로용 전원 장치에 연결되는 소스 및 제1 단자에 연결된 드레인을 갖고, 프로그래밍 전압을 상기 제1 단자에 스위치하도록 구성되는 제1 트랜지스터와;
    디코딩된 퓨즈 선택 신호에 연결되는 게이트, 접지 전위에 연결되는 소스 및 제2 단자에 연결되는 드레인을 갖고, 프로그램 동작 및 감지 동작 모두의 기간 동안 구동되는 제2 트랜지스터와;
    상기 전기 퓨즈의 제1 단자에 연결되는 제1 입력 단자와 감지 동작을 위해 기준 전압을 제공하는 제1 전압 분배기에 연결되는 제2 입력 단자를 갖고, 상기 전기 퓨즈의 프로그래밍 상태에 대응하는 디지털 출력 신호를 발생하도록 구성되는 차동 증폭기와;
    상기 제1 단자에 연결되고 전원 전압에 연결되며, 상기 전기 퓨즈를 통해 감지 전류를 줄이도록 구성되는 제1 더미 퓨즈와;
    전압 분배기에 연결되고, 감지 동작 중에 구동되도록 구성되는 게이팅 트랜지스터
    를 포함하는 저 전압 프로그래밍 및 차동 감지를 위해 구성된 집적 회로.
  9. 집적 회로에서 전압 프로그램 가능한 전기 퓨즈(eFuse)의 상태를 프로그래밍 및 감지하는 방법으로서,
    프로그래밍을 위해 전기 퓨즈를 선택하는 단계와;
    상기 전기 퓨즈를 프로그램하는 단계와;
    감지 동작을 위해 기준 전압을 제공하는 단계와;
    상기 감지 동작 중에 기준 전압과 프로그래밍을 위해 선택된 퓨즈 양단의 전압 강하를 비교하는 단계
    를 포함하는 전압 프로그램 가능한 전기 퓨즈의 상태 프로그래밍 및 감지 방법.
  10. 기계에 의해 실행 가능한 명령어들의 프로그램을 구현하여 전기 퓨즈를 프로그래밍 및 감지하는 방법의 단계들을 수행하는 기계 판독 가능한 프로그램 기억 장치로서,
    프로그래밍을 위해 전기 퓨즈를 선택하는 단계와;
    상기 전기 퓨즈를 프로그램하는 단계와;
    감지 동작을 위해 기준 전압을 제공하는 단계와;
    상기 감지 동작 중에 기준 전압과 프로그래밍을 위해 선택된 퓨즈 양단의 전압 강하를 비교하는 단계
    를 포함하는 전기 퓨즈를 프로그래밍 및 감지하는 방법의 각 단계들을 기계에 의해 실행시키는 기계 판독 가능한 프로그램 기억 장치.
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100652412B1 (ko) * 2005-06-01 2006-12-01 삼성전자주식회사 정보 보호가 필요한 장치에 접근을 완전히 차단하는 회로및 방법
US7254078B1 (en) 2006-02-22 2007-08-07 International Business Machines Corporation System and method for increasing reliability of electrical fuse programming
US7368975B2 (en) * 2006-03-15 2008-05-06 Agere Systems Inc. Methods and apparatus for reduced hardware multiple variable voltage generator
US7345943B2 (en) * 2006-06-28 2008-03-18 International Business Machines Corporation Unclocked eFUSE circuit
US7307911B1 (en) * 2006-07-27 2007-12-11 International Business Machines Corporation Apparatus and method for improving sensing margin of electrically programmable fuses
US20080062738A1 (en) * 2006-09-08 2008-03-13 Florian Schamberger Storage element and method for operating a storage element
US7345904B1 (en) 2006-10-11 2008-03-18 International Business Machines Corporation Method for programming an electronically programmable semiconductor fuse
US8445362B2 (en) * 2006-10-11 2013-05-21 International Business Machines Corporation Apparatus and method for programming an electronically programmable semiconductor fuse
US7723820B2 (en) 2006-12-28 2010-05-25 International Business Machines Corporation Transistor based antifuse with integrated heating element
US7515498B2 (en) * 2007-02-13 2009-04-07 International Business Machines Corporation Electronic fuse apparatus and methodology including addressable virtual electronic fuses
US7737763B2 (en) * 2007-02-13 2010-06-15 International Business Machines Corporation Virtual electronic fuse apparatus and methodology
US7732893B2 (en) 2007-03-07 2010-06-08 International Business Machines Corporation Electrical fuse structure for higher post-programming resistance
US7714326B2 (en) 2007-03-07 2010-05-11 International Business Machines Corporation Electrical antifuse with integrated sensor
US7674691B2 (en) 2007-03-07 2010-03-09 International Business Machines Corporation Method of manufacturing an electrical antifuse
US7851885B2 (en) 2007-03-07 2010-12-14 International Business Machines Corporation Methods and systems involving electrically programmable fuses
US20080265907A1 (en) * 2007-04-27 2008-10-30 Hermann Wienchol Fuse Sensing Method and Apparatus
US7888771B1 (en) 2007-05-02 2011-02-15 Xilinx, Inc. E-fuse with scalable filament link
US7564295B2 (en) * 2007-06-27 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic bias circuit for sense amplifier
US20090058503A1 (en) * 2007-08-30 2009-03-05 Michael Joseph Genden Method to Bridge a Distance Between eFuse Banks That Contain Encoded Data
US7742352B1 (en) 2007-10-30 2010-06-22 Silicon Laboratories Inc. Variable sense level for fuse-based non-volatile memory
US7609578B2 (en) * 2007-10-31 2009-10-27 Broadcom Corporation Quad SRAM based one time programmable memory
US7757200B2 (en) * 2007-11-16 2010-07-13 International Business Machines Corporation Structure of an apparatus for programming an electronically programmable semiconductor fuse
US7889588B2 (en) * 2008-01-08 2011-02-15 Globalfoundries Inc. Circuit having gate oxide protection for low voltage fuse reads and high voltage fuse programming
JP6230772B2 (ja) * 2008-02-18 2017-11-15 シュトコ・ツェーン・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング 患者に対する薬物の投与
US7834659B1 (en) 2008-03-05 2010-11-16 Xilinx, Inc. Multi-step programming of E fuse cells
US7724600B1 (en) 2008-03-05 2010-05-25 Xilinx, Inc. Electronic fuse programming current generator with on-chip reference
US7710813B1 (en) 2008-03-05 2010-05-04 Xilinx, Inc. Electronic fuse array
US7923811B1 (en) 2008-03-06 2011-04-12 Xilinx, Inc. Electronic fuse cell with enhanced thermal gradient
US8564023B2 (en) * 2008-03-06 2013-10-22 Xilinx, Inc. Integrated circuit with MOSFET fuse element
US7755412B2 (en) * 2008-04-01 2010-07-13 Kyocera Corporation Bi-directional level shifted interrupt control
US7977754B2 (en) 2008-07-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor and poly eFuse design for replacement gate technology
US8003474B2 (en) * 2008-08-15 2011-08-23 International Business Machines Corporation Electrically programmable fuse and fabrication method
US20100059823A1 (en) 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
KR101526497B1 (ko) * 2008-11-27 2015-06-10 삼성전자주식회사 시스템 온 칩 및 이에 대한 정보 처리 방법
KR101177968B1 (ko) * 2009-03-04 2012-08-28 에스케이하이닉스 주식회사 고집적 반도체 장치를 위한 퓨즈
US8836352B2 (en) * 2009-04-08 2014-09-16 Intersil Americas Inc. System and method for using an integrated circuit pin as both a current limiting input and an open-drain output
KR101123074B1 (ko) * 2009-04-30 2012-03-05 주식회사 하이닉스반도체 퓨즈 회로 및 그를 포함하는 반도체 장치
US8050129B2 (en) * 2009-06-25 2011-11-01 Mediatek Inc. E-fuse apparatus for controlling reference voltage required for programming/reading e-fuse macro in an integrated circuit via switch device in the same integrated circuit
US7902903B2 (en) * 2009-07-14 2011-03-08 Raytheon Company Programmable efuse and sense circuit
US8248079B2 (en) * 2009-09-21 2012-08-21 Nanya Technology Corporation Sensing circuit for sensing electric fuse and sensing method thereof
CN101813960B (zh) * 2010-01-20 2013-10-23 香港应用科技研究院有限公司 一个精确的带隙基准源的双向微调方法和电路
US8610243B2 (en) 2011-12-09 2013-12-17 Globalfoundries Inc. Metal e-fuse with intermetallic compound programming mechanism and methods of making same
KR101780828B1 (ko) 2012-02-06 2017-09-22 매그나칩 반도체 유한회사 비휘발성 메모리 장치
US8830779B1 (en) 2013-06-24 2014-09-09 Qualcomm Incorporated Low voltage fuse-based memory with high voltage sense amplifier
US9293414B2 (en) 2013-06-26 2016-03-22 Globalfoundries Inc. Electronic fuse having a substantially uniform thermal profile
US9159667B2 (en) 2013-07-26 2015-10-13 Globalfoundries Inc. Methods of forming an e-fuse for an integrated circuit product and the resulting e-fuse structure
US9136012B1 (en) 2014-05-05 2015-09-15 Apple Inc. Reliable readout of fuse data in an integrated circuit
US9628920B2 (en) 2014-10-16 2017-04-18 Infineon Technologies Ag Voltage generator and biasing thereof
CN106033107B (zh) * 2015-03-19 2019-04-12 中芯国际集成电路制造(上海)有限公司 熔丝的熔断电流的校准方法与电路
US10598703B2 (en) 2015-07-20 2020-03-24 Eaton Intelligent Power Limited Electric fuse current sensing systems and monitoring methods
CN107134994A (zh) * 2017-05-02 2017-09-05 中国电子科技集团公司第五十八研究所 适用于反熔丝型可编程逻辑门阵列的可测性设计电路
US11289298B2 (en) 2018-05-31 2022-03-29 Eaton Intelligent Power Limited Monitoring systems and methods for estimating thermal-mechanical fatigue in an electrical fuse
US11143718B2 (en) 2018-05-31 2021-10-12 Eaton Intelligent Power Limited Monitoring systems and methods for estimating thermal-mechanical fatigue in an electrical fuse
CN113327641B (zh) * 2020-02-28 2024-05-03 中芯国际集成电路制造(上海)有限公司 eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统
CN115240735A (zh) 2020-04-06 2022-10-25 昕原半导体(上海)有限公司 利用芯片上电阻存储器阵列的不可克隆特性的独特芯片标识符
US11823739B2 (en) * 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011428A (en) * 1992-10-15 2000-01-04 Mitsubishi Denki Kabushiki Kaisha Voltage supply circuit and semiconductor device including such circuit

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829481A (en) * 1985-08-20 1989-05-09 Sgs-Thomson Microelectronics, Inc. Defective element disabling circuit having a laser-blown fuse
FR2660795B1 (fr) * 1990-04-10 1994-01-07 Sgs Thomson Microelectronics Sa Circuit de detection de fusible.
JP2888034B2 (ja) * 1991-06-27 1999-05-10 日本電気株式会社 半導体メモリ装置
JPH0612877A (ja) * 1992-06-18 1994-01-21 Toshiba Corp 半導体集積回路
JPH07262790A (ja) * 1994-03-24 1995-10-13 Nec Corp 半導体記憶装置
US5583463A (en) * 1995-05-30 1996-12-10 Micron Technology, Inc. Redundant row fuse bank circuit
KR0157345B1 (ko) * 1995-06-30 1998-12-01 김광호 반도체 메모리 소자의 전기 휴즈셀
US6023431A (en) * 1996-10-03 2000-02-08 Micron Technology, Inc. Low current redundancy anti-fuse method and apparatus
KR100207512B1 (ko) * 1996-10-18 1999-07-15 윤종용 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로
JPH10208496A (ja) * 1996-11-27 1998-08-07 Sgs Thomson Microelectron Inc 信号選択回路及び方法
JP2950276B2 (ja) * 1997-02-21 1999-09-20 日本電気株式会社 半導体記憶装置
JPH11185495A (ja) * 1997-12-22 1999-07-09 Mitsubishi Electric Corp 半導体記憶装置
KR100287541B1 (ko) * 1998-05-29 2001-04-16 윤종용 반도체 메모리 장치의 리던던시 디코더 인에이블회로
JP2001035199A (ja) * 1999-07-26 2001-02-09 Mitsubishi Electric Corp 半導体装置
KR100546300B1 (ko) * 1999-10-01 2006-01-26 삼성전자주식회사 칩 정보 출력회로
DE50010098D1 (de) * 2000-01-18 2005-05-25 Infineon Technologies Ag Chipkartenschaltung mit überwachtem Zugang zum Testmodus
KR100363327B1 (ko) * 2000-03-23 2002-11-30 삼성전자 주식회사 퓨즈 회로 및 그것의 프로그램 상태 검출 방법
US6906557B1 (en) * 2000-06-30 2005-06-14 Intel Corporation Fuse sense circuit
JP2002133895A (ja) * 2000-08-17 2002-05-10 Toshiba Corp アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法
US6384664B1 (en) * 2000-10-05 2002-05-07 Texas Instruments Incorporated Differential voltage sense circuit to detect the state of a CMOS process compatible fuses at low power supply voltages
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
JP2002343099A (ja) * 2001-05-14 2002-11-29 Toshiba Corp 半導体記憶装置
JP3857573B2 (ja) * 2001-11-20 2006-12-13 富士通株式会社 ヒューズ回路
KR100481179B1 (ko) * 2002-09-10 2005-04-07 삼성전자주식회사 퓨즈를 구비한 회로 및 이를 이용한 반도체 장치
US6710640B1 (en) * 2002-09-19 2004-03-23 Infineon Technologies Ag Active well-bias transistor for programming a fuse
KR100583107B1 (ko) * 2002-12-21 2006-05-23 주식회사 하이닉스반도체 리페어 회로
US6876594B2 (en) * 2002-12-26 2005-04-05 Texas Instruments Incorporated Integrated circuit with programmable fuse array
US6995601B2 (en) * 2004-01-14 2006-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Fuse state detection circuit
US7119603B2 (en) * 2004-06-24 2006-10-10 Intel Corporation Static, low-voltage fuse-based cell with high-voltage programming

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011428A (en) * 1992-10-15 2000-01-04 Mitsubishi Denki Kabushiki Kaisha Voltage supply circuit and semiconductor device including such circuit

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