CN108288477A - 升压保护电路 - Google Patents

升压保护电路 Download PDF

Info

Publication number
CN108288477A
CN108288477A CN201710142598.1A CN201710142598A CN108288477A CN 108288477 A CN108288477 A CN 108288477A CN 201710142598 A CN201710142598 A CN 201710142598A CN 108288477 A CN108288477 A CN 108288477A
Authority
CN
China
Prior art keywords
transistor
voltage
protection circuit
write
control terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710142598.1A
Other languages
English (en)
Other versions
CN108288477B (zh
Inventor
李玠泽
陈致均
黄正达
林俊宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN108288477A publication Critical patent/CN108288477A/zh
Application granted granted Critical
Publication of CN108288477B publication Critical patent/CN108288477B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1052—Security improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/40—Specific encoding of data in memory or cache
    • G06F2212/402—Encrypted data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
    • Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
    • Y04S40/00—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them
    • Y04S40/20—Information technology specific aspects, e.g. CAD, simulation, modelling, system security

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Detection And Correction Of Errors (AREA)
  • Storage Device Security (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种升压保护电路，包括第一晶体管、第二晶体管、第三晶体管及第四晶体管。第一晶体管、第二晶体管及第四晶体管的第一端耦接，用以接收写入电压。第三晶体管的控制端用以接收工作电压。第四晶体管的第二端用以在第四晶体管导通时输出写入电压。当写入电压非预期地升压且工作电压未升压时，第一晶体管为导通，第二晶体管为截止，及第四晶体管为截止，以避免第四晶体管的第二端输出写入电压。

Description

升压保护电路
技术领域
本发明涉及一种升压保护电路，特别是涉及一种具有避免电压被非预期升压功能的升压保护电路。
背景技术
非挥发性内存(Non-Volatile Memory，NVM)是一种在没有电力供应至内存区块的情况下，仍然能够维持原本储存的数据的内存。非挥发性内存可应用于许多设备，例如磁性装置、光盘片、闪存或是其它半导体制程的记忆装置。非挥发性内存可分为电子式寻址系统(Electrically Addressed Systems)的内存，例如只读存储器(Read-Only Memory)，以及机械式寻址系统(Mechanically Addressed Systems)的内存，例如硬盘、光盘、磁带等装置。并且，非挥发性内存不需要将本身储存的数据做周期性地更新。因此，非挥发性内存常被用来当成备份数据的装置或是能长时间储存数据的装置。
为了驱动非挥发性内存的内部电路，各种不同的电压会被依序用来控制以及致能非挥发性内存。举例而言，输入至内部电路的工作电压可被用来控制内部电路的核心电路(Core Circuit)。输入至内部电路的输入/输出电压(I/O Voltage)可被用来控制内部电路的输入/输出装置。输入至内部电路的写入电压可被用来控制内部电路的数据存取操作。藉由适当调整这些不同的电压，非挥发性内存即可正常地被驱动。并且，在这些电压中，内部电路的工作电压必须要先被升压。
在非挥发性内存的内部电路中，当输入的电压非预期地升压时(例如写入电压非预期地升压)，且工作电压尚未升压时(例如写入电压在工作电压的前就升压)，非挥发性内存的内部电路就会进入异常的操作状态，将导致功率消耗以及电路发生干扰等现象。
发明内容
本发明实施例提出一种升压保护电路，包括第一晶体管、第二晶体管、第三晶体管及第四晶体管。第一晶体管包括用以接收写入电压的第一端、控制端、及第二端。第二晶体管包括耦接于第一晶体管的第一端的第一端、耦接于第一晶体管的第二端的控制端、及耦接于第一晶体管的控制端的第二端。第三晶体管包括耦接于第一晶体管的第二端的第一端、用以接收工作电压的控制端、及用以接收接地电压的第二端。第四晶体管包括耦接于第二晶体管的第一端的第一端、耦接于第一晶体管的第二端的控制端、及用以在第四晶体管导通时输出写入电压的第二端。
本发明另一实施例提出一种升压保护电路，包括第一晶体管、电容、第二晶体管、第三晶体管、第四晶体管、第五晶体管、以及第六晶体管。第一晶体管包括用以接收写入电压的第一端、控制端、及第二端。电容包括耦接于第一晶体管的第一端的第一端、及耦接于第一晶体管的第二端的第二端。第二晶体管包括耦接于第一晶体管的第一端的第一端、耦接于第一晶体管的第二端的控制端、及耦接于第一晶体管的控制端的第二端。第三晶体管包括耦接于第一晶体管的第二端的第一端、用以接收工作电压的控制端、以及用以接收接地电压的第二端。第四晶体管包括耦接于第一晶体管的第一端的第一端、耦接于第二晶体管的第二端的控制端、及第二端。第五晶体管包括耦接于第四晶体管的第二端的第一端、用于接收工作电压的控制端、及用以接收接地电压的第二端。第六晶体管包括耦接于第一晶体管的第一端的第一端、耦接于第五晶体管的第一端的控制端、及用以在第六晶体管导通时输出写入电压的第二端。
本发明另一实施例提出一种升压串行系统，包括至少一个升压保护电路以及内部电路。至少一个升压保护电路用以接收至少一个驱动电压，并据以输出至少一个输出电压。内部电路耦接于至少一个升压保护电路，用以接收一个工作电压及至少一个输出电压。当驱动电压非预期地升压且工作电压尚未升压时，对应的升压保护电路执行电路保护功能，以避免驱动电压输出至内部电路。
附图说明
图1是本发明的升压保护电路的第一实施例的电路图。
图2是本发明的升压保护电路的第二实施例的电路图。
图3是本发明的升压保护电路的第三实施例的电路图。
图4是本发明的升压保护电路的第四实施例的电路图。
图5是本发明的包括图1至图4其一所述的升压保护电路的升压串行系统的架构图。
其中，附图标记说明如下：
100、200、300、400、100a、100b 升压保护电路
500 升压串行系统
T101至T105、T401至T406 晶体管
VPP 写入电压
VDD、VDD1 工作电压
VSS 接地电压
Cgs 寄生电容
ZPWRBLK、PWRBLK、VPPIN、
ZPWRBLK1、PWRBLK1、VPPIN1、 电压
VDD2IN、VPP_IN
10 内部电路
C 电容
VDD2 输入/输出电压
具体实施方式
图1是升压保护电路100的第一实施例的电路图。升压保护电路100包括第一晶体管T101、第二晶体管T102、第三晶体管T103及第四晶体管T104。第一晶体管T101包括用以接收写入电压VPP的第一端、控制端、及第二端。第二晶体管T102包括耦接于第一晶体管T101的第一端的第一端、耦接于第一晶体管T101的第二端的控制端、及耦接于第一晶体管T101的控制端的第二端。第三晶体管T103包括耦接于第一晶体管T101的第二端的第一端、用以接收工作电压VDD的控制端、及用以接收接地电压VSS的第二端。第四晶体管T104包括耦接于第二晶体管T102的第一端的第一端、耦接于第一晶体管T101的第二端的控制端、及用以在第四晶体管T104导通时输出写入电压VPP的第二端。第四晶体管T104的控制端电压的代号为PWRBLK，下文称为：电压PWRBLK。第一晶体管T101的控制端电压的代号为ZPWRBLK，下文称为：电压ZPWRBLK。为了避免混淆，第四晶体管T104的第二端所输出的电压的代号为VPPIN，下文称为：电压VPPIN。换句话说，当第四晶体管T104导通时，电压VPPIN会相等于写入电压VPP。当第四晶体管T104截止时，电压VPPIN可为低电压或是为浮接状态的电压。并且，第四晶体管T104的第二端耦接于内部电路10。因此，内部电路10可接收第四晶体管T104的第二端的电压VPPIN。再者，于升压保护电路100中，第一晶体管T101、第二晶体管T102、及第四晶体管T104可为P型金属氧化物半导体场效晶体管。第三晶体管T103可为N型金属氧化物半导体场效晶体管。在其他实施例中，这些半导体场效晶体管可为输入/输出装置(I/ODevices)。并且，输入/输出装置的闸极氧化层的厚度可以比半导体场效晶体管的闸极氧化层的厚度要大。当写入电压VPP非预期地升压且工作电压VDD尚未升压时，升压保护电路100可执行电路保护功能。当工作电压VDD升压时，升压保护电路100可视为旁路电路而可忽略。以下将说明升压保护电路100的操作模式。
在初始状态，工作电压VDD在低电压(可为浮接状态的电压或是近似于接地电压VSS)。因此，第三晶体管T103会被截止。电压ZPWRBLK以及电压PWRBLK的初始状态也会在低电压。当写入电压VPP非预期地升压，且工作电压VDD尚未升压时(异常状态)，电压ZPWRBLK以及电压PWRBLK会透过第一晶体管T101以及第二晶体管T102逐渐升压。此时，在第四晶体管T104的第一端与控制端间会产生寄生电容Cgs。由于寄生电容Cgs具可充电特性并且可视为耦合电导组件，因此电压PWRBLK的升压速度会比电压ZPWRBLK的升压速度要快。在升压保护电路100中，当电压PWRBLK升压而满足VPP-PWRBLK<|Vthp|的条件时，第二晶体管T102将会截止。电压Vthp的定义为第二晶体管T102的临界电压。随后，电压ZPWRBLK会固定在一个比电压PWRBLK要小的稳态电压上，因此第一晶体管T101将保持持续导通的状态。举例而言，当电压PWRBLK升压至趋近于写入电压VPP(例如7.5伏特)，电压ZPWRBLK会固定在一个约为写入电压VPP的一半的稳态电压上(例如3.42～3.75伏特)。因为电压PWRBLK可升压至趋近于写入电压VPP，第四晶体管T104会在截止状态。因此，写入电压VPP将可以被截止的第四晶体管T104阻隔，而不会由第四晶体管T104的第一端进入第二端。换句话说，第四晶体管T104的第二端将可避免输出非预期升压的写入电压VPP。因此，对于升压保护电路100而言，功率消耗以及电路发生干扰等现象的风险将可以降低。换句话说，当写入电压VPP非预期地升压，且工作电压VDD尚未升压时，第一晶体管T101为导通，第二晶体管T102为截止，及第四晶体管T104为截止，以避免第四晶体管T104的第二端输出写入电压VPP至内部电路10。
当工作电压VDD已经升压且写入电压VPP尚未升压时(正常状态)，第三晶体管T103会是导通状态。的后，电压PWRBLK会下拉至趋近于接地电压VSS，这将导致第二晶体管T102被导通。由于第二晶体管T102被导通，因此写入电压VPP将可透过第二晶体管T102传输。然而，由于写入电压VPP尚未升压(可为浮接状态的电压或是近似于接地电压VSS)，第一晶体管T101将维持导通，因此低电压的写入电压VPP将会透过第一晶体管T101及第三晶体管T103保持与接地电压VSS相同的低电位。由于电压PWRBLK已经被下拉至趋近于接地电压VSS，因此第四晶体管T104会被导通。在第四晶体管T104被导通后，写入电压VPP将可透过第四晶体管T104传输至内部电路10。换句话说，当工作电压VDD已经升压且写入电压VPP尚未升压时，由于第四晶体管T104为导通状态，升压保护电路100可视为一个旁路电路。亦即，写入电压VPP可直接透过第四晶体管T101输出至内部电路10。
当工作电压VDD已经升压且写入电压VPP也已经升压时(正常状态)，第三晶体管T103会是导通状态。的后，电压PWRBLK会下拉至趋近于接地电压VSS，这将导致第二晶体管T102被导通。由于第二晶体管T102被导通，因此写入电压VPP将可透过第二晶体管T102传输。然而，由于写入电压VPP在工作电压VDD升压时也已经升压，电压ZPWBLK会透过第二晶体管T102被升压至趋近于写入电压VPP。的后，由于电压ZPWBLK被升压至趋近于写入电压VPP，因此第一晶体管T101会被截止，这将导致电压PWRBLK会维持与接地电压VSS相近的电位。由于电压PWRBLK会维持与接地电压VSS相近的电位，因此第四晶体管T104会被导通。因此，第四晶体管T104的第二端的电压VPPIN会约略等于写入电压VPP(例如7.5伏特)。换句话说，当工作电压VDD已经升压且写入电压VPP也已经升压时，由于第四晶体管T104为导通状态，升压保护电路100可视为一个旁路电路。亦即，写入电压VPP可直接透过第四晶体管T104输出至内部电路10。
为了增加升压保护电路100的效能(例如降低电路的反应时间)，升压保护电路100也可引入电容C。图2是升压保护电路200的第二实施例的电路图。升压保护电路200的电路架构类似于升压保护电路100的电路架构。升压保护电路200内的第一晶体管T101、第二晶体管T102、第三晶体管T103、及第四晶体管T104的布局方式和电路组件相同于升压保护电路100，因此电路组件的符号将沿用升压保护电路100。升压保护电路200与升压保护电路100的差异的处在于，升压保护电路200的第一晶体管T101的第一端以及第二端间耦接了电容C。详细地说，电容C包括耦接于第一晶体管T101的第一端的第一端，以及耦接于第一晶体管T101的第二端的第二端。电容C可为金属氧化物半导体(Metal-Oxide-Semiconductor)电容。升压保护电路200的操作模式类似于升压保护电路100的操作模式。在升压保护电路200中，当写入电压VPP非预期地升压，且工作电压VDD尚未升压时，由于电容C与寄生电容Cgs的共同耦合效应，电压PWRBLK会快速地升压。换句话说，升压保护电路200利用耦合效应让电压PWRBLK升压的等效电容与电容C和寄生电容Cgs有关。由于电容C与寄生电容Cgs的共同耦合效应可以让PWRBLK快速地升压，因此耦合效能将获得提升。也因如此，升压保护电路200的电路反应时间的效能会比升压保护电路100要优。
图3是升压保护电路300的第三实施例的电路图。升压保护电路300的电路架构类似于升压保护电路100的电路架构。升压保护电路300内的第一晶体管T101、第二晶体管T102、第三晶体管T103、及第四晶体管T104的布局方式和电路组件相同于升压保护电路100，因此电路组件的符号将沿用升压保护电路100。升压保护电路300与升压保护电路100的差异的处在于，升压保护电路300引入了第五晶体管T105。详细地说，第五晶体管T105包括耦接于第二晶体管T102的第二端的第一端、耦接于第一晶体管T101的第二端的控制端、以及用以接收接地电压VSS的第二端。第五晶体管可为N型金属氧化物半导体场效晶体管。以下将说明升压保护电路300的操作模式。
在初始状态，工作电压VDD在低电压(可为浮接状态的的电压或是近似于接地电压VSS)。因此，第三晶体管T103会被截止。电压ZPWRBLK以及电压PWRBLK的初始状态也会在低电压。当写入电压VPP非预期地升压，且工作电压VDD尚未升压时(异常状态)，电压ZPWRBLK以及电压PWRBLK会分别透过第一晶体管T101以及第二晶体管T102逐渐升压。当电压PWRBLK升压至第五晶体管T105的门坎电压时，第五晶体管T105会被导通。并且，当电压PWRBLK升压而满足VPP-PWRBLK<|Vthp|的条件时，第二晶体管T102将会截止。电压Vthp的定义为第二晶体管T102的临界电压。随后，电压ZPWRBLK会透过导通的第五晶体管T105而被下拉至趋近于接地电压VSS，这将导致第一晶体管T101为完全导通的状态。举例而言，当电压PWRBLK升压至趋近于写入电压VPP(例如7.5伏特)，电压ZPWRBLK会被下拉至趋近于接地电压VSS(例如0伏特)。因为电压PWRBLK可升压至趋近于写入电压VPP，第四晶体管T104会在截止状态。因此，写入电压VPP将可以被截止的第四晶体管T104阻隔，而不会由第四晶体管T104的第一端进入第二端。换句话说，当电压PWRBLK升压到够大(达到第五晶体管T105的临界电压)，第五晶体管T105会被导通，因此升压保护电路300可视为使用了主动式的方法，透过第五晶体管T105将电压ZPWRBLK强制下拉到趋近于接地电压VSS。类似前述的功能，当写入电压VPP非预期地升压，且工作电压VDD尚未升压时，第一晶体管T101为导通，第二晶体管T102为截止，第四晶体管T104为截止，及第五晶体管T105为导通，以避免第四晶体管T104的第二端输出写入电压VPP至内部电路10。
当工作电压VDD已经升压且写入电压VPP尚未升压或已经升压时，第三晶体管T103会是导通状态。随后，电压PWRBLK会下拉至趋近于接地电压VSS，这将导致第二晶体管T102被导通且第五晶体管T105被截止。如同前述提及，在第一种状况，也就是当工作电压VDD已经升压且写入电压VPP尚未升压时，由于电压PWRBLK会下拉至趋近于接地电压VSS，因此第四晶体管T104会被导通。在第四晶体管T104被导通后，写入电压VPP将可透过第四晶体管T104传输至内部电路10。在第二种状况，也就是当工作电压VDD已经升压且写入电压VPP也已经升压时，电压ZPWBLK会透过导通的第二晶体管T102被升压至趋近于写入电压VPP。因此第一晶体管T101会被完全截止。这将导致电压PWRBLK会维持与接地电压VSS相近的电位。由于电压PWRBLK会维持与接地电压VSS相近的电位，因此第四晶体管T104会被导通。因此，第四晶体管T104的第二端的电压VPPIN会约略等于写入电压VPP(例如7.5伏特)。换句话说，当工作电压VDD已经升压，无论写入电压VPP是否已经升压，升压保护电路300可视为一个旁路电路。亦即，写入电压VPP可直接透过第四晶体管T104输出至内部电路10。
图4是升压保护电路400的第四实施例的电路图。升压保护电路400包括第一晶体管T401、电容C、第二晶体管T402、第三晶体管T403、第四晶体管T404、第五晶体管T405、以及第六晶体管T406。第一晶体管T401包括用以接收写入电压VPP的第一端、控制端、及第二端。电容C包括耦接于第一晶体管T401的第一端的第一端、及耦接于第一晶体管T401的第二端的第二端。第二晶体管T402包括耦接于第一晶体管T401的第一端的第一端、耦接于第一晶体管T401的第二端的控制端、及耦接于第一晶体管T401的控制端的第二端。第三晶体管T403包括耦接于第一晶体管T401的第二端的第一端、用以接收工作电压VDD的控制端、及用以接收接地电压VSS的第二端。第四晶体管T404包括耦接于第一晶体管T401的第一端的第一端、耦接于第二晶体管T402的第二端的控制端、及第二端。第五晶体管T405包括耦接于第四晶体管T404的第二端的第一端、用于接收工作电压VDD的控制端、及用以接收接地电压VSS的第二端。第六晶体管T406包括耦接于第一晶体管T401的第一端的第一端、耦接于第五晶体管T405的第一端的控制端、及用以在第六晶体管T406导通时输出写入电压VPP的第二端。在升压保护电路400中，第二晶体管T402的控制端电压的代号为PWRBLK1，下文称为：电压PWRBLK1。第二晶体管T402的第二端电压的代号为ZPWRBLK1，下文称为：电压ZPWRBLK1。为了避免混淆，第六晶体管T406的第二端所输出的电压的代号为VPPIN1，下文称为：电压VPPIN1。换句话说，当第六晶体管T406导通时，电压VPPIN1会相等于写入电压VPP。当第六晶体管T406截止时，电压VPPIN1可为低电压或是为浮接状态的电压。并且，第六晶体管T406的第二端耦接于内部电路10。因此，内部电路10可接收第六晶体管T406的第二端的电压VPPIN1。再者，于升压保护电路400中，第一晶体管T401、第二晶体管T402、第四晶体管T404、及第六晶体管T406可为P型金属氧化物半导体场效晶体管。第三晶体管T403及第五晶体管T405可为N型金属氧化物半导体场效晶体管。类似地，当写入电压VPP非预期地升压且工作电压VDD尚未升压时，升压保护电路400可执行电路保护功能。当工作电压VDD升压时，升压保护电路400可视为旁路电路而可忽略。以下将说明升压保护电路400的操作模式。
在初始状态，工作电压VDD在低电压(可为浮接状态的电压或是近似于接地电压VSS)。因此，第三晶体管T403以及第五晶体管T405会被截止。电压ZPWRBLK1以及电压PWRBLK1的初始状态也会在低电压。当写入电压VPP非预期地升压，且工作电压VDD尚未升压时(异常状态)，电压ZPWRBLK1以及电压PWRBLK1会透过第一晶体管T401以及第二晶体管T402逐渐升压。此时，由于电容C具可充电特性并且可视为耦合电导组件，因此电压PWRBLK1的升压速度会比电压ZPWRBLK1的升压速度要快。在升压保护电路400中，当电压PWRBLK1升压而满足VPP-PWRBLK1<|Vthp|的条件时，第二晶体管T402将会截止。电压Vthp的定义为第二晶体管T402的临界电压。随后，电压ZPWRBLK1会固定在一个比电压PWRBLK1要小的稳态电压上，因此第一晶体管T401将保持持续导通的状态。举例而言，当电压PWRBLK1升压至趋近于写入电压VPP(例如7.5伏特)，电压ZPWRBLK1会固定在一个约为写入电压VPP的一半的稳态电压上(例如3.42～3.75伏特)。因为电压ZPWRBLK1不够高，因此第四晶体管T404会被导通。并且，因为工作电压VDD尚未升压而在低电压的状态，因此第五晶体管T405会被截止。因此，第四晶体管T404的第二端的电压会趋近于写入电压VPP，这将导致第六晶体管T406变为截止状态。因此，写入电压VPP将可以被截止的第六晶体管T406阻隔，而不会由第六晶体管T406的第一端进入第二端。换句话说，第六晶体管T406的第二端将可避免输出非预期升压的写入电压VPP。因此，对于升压保护电路400而言，功率消耗以及电路发生干扰等现象的风险将可以降低。换句话说，当写入电压VPP非预期地升压，且工作电压VDD尚未升压时，第一晶体管T401为导通，第二晶体管T402为截止，第四晶体管T404为导通，及第六晶体管T406为截止，以避免第六晶体管T406的第二端输出写入电压VPP至内部电路10。
当工作电压VDD已经升压且写入电压VPP尚未升压或已经升压时，第三晶体管T403会是导通状态。随后，电压PWRBLK1会下拉至趋近于接地电压VSS，这将导致第二晶体管T102被导通。如同前述提及，在第一种状况，也就是当工作电压VDD已经升压且写入电压VPP尚未升压时，由于电压PWRBLK1会下拉至趋近于接地电压VSS，因此第二晶体管T402会被导通。但由于写入电压VPP尚未升压，因此电压ZPWBLK1不会被升压，这将导致第四晶体管T404会维持在导通状态。也由于写入电压VPP尚未升压，因此即便第四晶体管T404为导通状态，第六晶体管T406的控制端所接收到的电压仍为低电压。因此，第六晶体管T406会被导通。由于第六晶体管T406会被导通，因此写入电压VPP将可透过第六晶体管T406传至内部电路10。在第二种状况，也就是当工作电压VDD已经升压且写入电压VPP也已经升压时，电压ZPWBLK1会透过导通的第二晶体管T402被升压至趋近于写入电压VPP。因此第一晶体管T401会被完全截止。这将导致电压PWRBLK1会维持与接地电压VSS相近的电位。由于电压PWRBLK1会维持与接地电压VSS相近的电位，因此第二晶体管T402会被维持在导通状态。这将会保持电压ZPWBLK1维持在趋近于写入电压VPP的高电位。并且，由于电压ZPWBLK1会维持在趋近于写入电压VPP的高电位，因此第四晶体管T404将会被截止。第五晶体管T405的第一端的电压会因为导通的第五晶体管T405而变为接地电压VSS。随后，第六晶体管T406会变为导通状态。因此，第六晶体管T406的第二端的电压VPPIN1会趋近于写入电压VPP(例如7.5伏特)。换句话说，当工作电压VDD已经升压，无论写入电压VPP是否已经升压，升压保护电路400可视为一个旁路电路。亦即，写入电压VPP可直接透过第六晶体管T406输出至内部电路10。
图5是包括图1至图4其一实施例所述的升压保护电路的升压串行系统500的架构图。在图5中，升压串行系统500具有两个成对的电压级、内部电路10、升压保护电路100a、以及升压保护电路100b。输入至内部电路10的工作电压VDD1可用来控制内部电路10的核心电路。透过升压保护电路100b输入至内部电路10的输入/输出电压(I/O Voltage)VDD2可用来控制内部电路10的输入/输出装置。透过升压保护电路100a输入至内部电路10的写入电压VPP可用来控制内部电路10的数据存取操作。升压串行系统500具有两个成对的电压级的定义为，工作电压VDD1与输入/输出电压VDD2为成对的电压级，而工作电压VDD1与写入电压VPP为另一个成对的电压级。并且，前述升压保护电路100至400的一的电路架构可以应用于升压保护电路100a或升压保护电路100b的电路架构。举例而言，第一晶体管T101或T401的第一端可被用来接收输入/输出电压VDD2。第三晶体管T103或T403的控制端可被用来接收工作电压VDD1。藉由如此应用，升压保护电路100b将可具备前述实施例的升压保护电路(100、200、300或400)的功效。亦即，当输入/输出电压VDD2非预期地升压且工作电压VDD1尚未升压时，升压保护电路100b可避免输出非预期升压的输入/输出电压VDD2至内部电路10。换句话说，被内部电路10接收的电压VDD2IN不会因为输入/输出电压VDD2非预期地升压而有异常的升压现象。类似地，第一晶体管T101或T401的第一端可被用来接收写入电压VPP。第三晶体管T103或T403的控制端可被用来接收工作电压VDD1。藉由如此应用，升压保护电路100a将可具备前述实施例的升压保护电路(100、200、300或400)的功效。亦即，当写入电压VPP非预期地升压且工作电压VDD1尚未升压时，升压保护电路100a可避免输出非预期升压的写入电压VPP至内部电路10。换句话说，被内部电路10接收的电压VPP_IN不会因为写入电压VPP非预期地升压而有异常的升压现象。然而，升压串行系统500的任何合理的硬件变更都属于本发明所揭露的范畴。举例而言，升压串行系统500可以引入超过两个成对的电压级以及超过两个对应的升压保护电路。
综上所述，本发明揭露了多个升压保护电路的实施例。升压保护电路可应用于被多个成对的电压级所控制的升压串行系统。当任何的驱动电压非预期地升压，且工作电压尚未升压时，升压保护电路可执行电路保护功能。当工作电压升压时，升压保护电路可视为旁路电路而可忽略。并且，升压保护电路可使用精简的电路结构即可具有自动化的电路保护功能，不需要额外或是复杂的接脚或端点来控制电路保护的操作。藉由使用升压保护电路，功率消耗以及电路发生干扰等现象的风险将可以降低。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (24)

1.一种升压保护电路，其特征在于，包括：
第一晶体管，包括：
第一端，用以接收写入电压；
控制端；及
第二端；
第二晶体管，包括：
第一端，耦接于所述第一晶体管的所述第一端；
控制端，耦接于所述第一晶体管的所述第二端；及
第二端，耦接于所述第一晶体管的所述控制端；
第三晶体管，包括：
第一端，耦接于所述第一晶体管的所述第二端；
控制端，用以接收工作电压；及
第二端，用以接收接地电压；及
第四晶体管，包括：
第一端，耦接于所述第二晶体管的所述第一端；
控制端，耦接于所述第一晶体管的所述第二端；及
第二端，用以在所述第四晶体管导通时输出所述写入电压。
2.如权利要求1所述的升压保护电路，其特征在于，所述第一晶体管、所述第二晶体管及所述第四晶体管是P型金属氧化物半导体场效晶体管。
3.如权利要求1所述的升压保护电路，其特征在于，所述第三晶体管是N型金属氧化物半导体场效晶体管。
4.如权利要求1所述的升压保护电路，其特征在于，当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第一晶体管为导通，所述第二晶体管为截止，及所述第四晶体管为截止，以避免所述第四晶体管的所述第二端输出所述写入电压。
5.如权利要求4所述的升压保护电路，其特征在于，所述第四晶体管的所述控制端的电压近似所述写入电压，且所述第一晶体管的所述控制端的电压近似所述写入电压的一半。
6.如权利要求4所述的升压保护电路，其特征在于，所述第四晶体管的所述第一端与所述控制端间产生寄生电容，以使当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第四晶体管的所述控制端的所述电压的升压速度快于所述第一晶体管的所述控制端的所述电压的升压速度。
7.如权利要求1所述的升压保护电路，其特征在于，还包括：
电容，包括：
第一端，耦接于所述第一晶体管的所述第一端；及
第二端，耦接于所述第一晶体管的所述第二端。
8.如权利要求7所述的升压保护电路，其特征在于，所述电容是金属氧化物半导体(Metal-Oxide-Semiconductor)电容。
9.如权利要求7所述的升压保护电路，其特征在于，当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第一晶体管为导通，所述第二晶体管为截止，及所述第四晶体管为截止，以避免所述第四晶体管的所述第二端输出所述写入电压。
10.如权利要求9所述的升压保护电路，其特征在于，所述第四晶体管的所述控制端的电压近似所述写入电压，且所述第一晶体管的所述控制端的电压近似所述写入电压的一半。
11.如权利要求10所述的升压保护电路，其特征在于，所述第四晶体管的所述第一端与所述控制端间产生寄生电容，以使当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第四晶体管的所述控制端的所述电压的升压速度快于所述第一晶体管的所述控制端的所述电压的升压速度。
12.如权利要求1所述的升压保护电路，其特征在于，还包括：
第五晶体管，包括：
第一端，耦接于所述第二晶体管的所述第二端；
控制端，耦接于所述第一晶体管的所述第二端；及
第二端，用以接收所述接地电压。
13.如权利要求12所述的升压保护电路，其特征在于，所述第五晶体管是N型金属氧化物半导体场效晶体管。
14.如权利要求12所述的升压保护电路，其特征在于，当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第一晶体管为导通，所述第二晶体管为截止，所述第四晶体管为截止，及所述第五晶体管为导通，以避免所述第四晶体管的所述第二端输出所述写入电压。
15.如权利要求14所述的升压保护电路，其特征在于，所述第四晶体管的所述控制端的电压近似所述写入电压，且所述第一晶体管的所述控制端的电压近似所述写入电压的一半。
16.如权利要求15所述的升压保护电路，其特征在于，所述第四晶体管的所述第一端与所述控制端间产生寄生电容，以使当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第四晶体管的所述控制端的所述电压的升压速度快于所述第一晶体管的所述控制端的所述电压的升压速度。
17.一种升压保护电路，其特征在于，包括：
第一晶体管，包括：
第一端，用以接收写入电压；
控制端；及
第二端；
一电容，包括：
第一端，耦接于所述第一晶体管的所述第一端；及
第二端，耦接于所述第一晶体管的所述第二端；
第二晶体管，包括：
第一端，耦接于所述第一晶体管的所述第一端；
控制端，耦接于所述第一晶体管的所述第二端；及
第二端，耦接于所述第一晶体管的所述控制端；
第三晶体管，包括：
第一端，耦接于所述第一晶体管的所述第二端；
控制端，用以接收工作电压；及
第二端，用以接收接地电压；
第四晶体管，包括：
第一端，耦接于所述第一晶体管的所述第一端；
控制端，耦接于所述第二晶体管的所述第二端；及
第二端；
第五晶体管，包括：
第一端，耦接于所述第四晶体管的所述第二端；
控制端，用于接收所述工作电压；及
第二端，用以接收所述接地电压；及
第六晶体管，包括：
第一端，耦接于所述第一晶体管的所述第一端；
控制端，耦接于所述第五晶体管的所述第一端；及
第二端，用以在所述第六晶体管导通时输出所述写入电压。
18.如权利要求17所述的升压保护电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第四晶体管及所述第六晶体管是P型金属氧化物半导体场效晶体管。
19.如权利要求17所述的升压保护电路，其特征在于，所述第三晶体管及所述第五晶体管所述是N型金属氧化物半导体场效晶体管。
20.如权利要求17所述的升压保护电路，其特征在于，所述电容是金属氧化物半导体(Metal-Oxide-Semiconductor)电容。
21.如权利要求17所述的升压保护电路，其特征在于，当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第一晶体管为导通，所述第二晶体管为截止，所述第四晶体管为导通，及所述第六晶体管为截止，以避免所述第六晶体管的所述第二端输出所述写入电压。
22.如权利要求21所述的升压保护电路，其特征在于，所述第二晶体管的所述控制端的电压近似所述写入电压，且所述第二晶体管的所述第二端的电压近似所述写入电压的一半。
23.一种升压串行系统，其特征在于，包括：
至少一个升压保护电路，用以接收至少一个驱动电压，并据以输出至少一个输出电压；及
内部电路，耦接于所述至少一个升压保护电路，用以接收工作电压及所述至少一个输出电压；
其中当驱动电压非预期地升压且所述工作电压尚未升压时，对应的升压保护电路执行电路保护功能，以避免所述驱动电压输出至所述内部电路。
24.如权利要求23所述的升压串行系统，其特征在于，所述至少一个驱动电压包括输入/输出电压(I/O Voltage)及/或写入电压。
CN201710142598.1A 2016-01-19 2017-03-10 升压保护电路 Active CN108288477B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662280137P 2016-01-19 2016-01-19
US15/402,242 2017-01-10
US15/402,242 US10176883B2 (en) 2016-01-19 2017-01-10 Power-up sequence protection circuit for avoiding unexpected power-up voltage

Publications (2)

Publication Number Publication Date
CN108288477A true CN108288477A (zh) 2018-07-17
CN108288477B CN108288477B (zh) 2020-11-27

Family

ID=57123841

Family Applications (7)

Application Number Title Priority Date Filing Date
CN201610996764.XA Active CN106981300B (zh) 2016-01-19 2016-11-11 一次编程存储器胞与存储器阵列以及相关随机码产生方法
CN201710025661.3A Active CN107045886B (zh) 2016-01-19 2017-01-13 非易失性存储器
CN201710035042.2A Active CN106981313B (zh) 2016-01-19 2017-01-17 反熔丝型一次编程存储器单元的编程方法
CN201710035101.6A Active CN107039057B (zh) 2016-01-19 2017-01-17 具有高可靠度的电源切换装置
CN201710044102.7A Active CN107045463B (zh) 2016-01-19 2017-01-19 具有纠错码的存储器架构以及其操作方法
CN201710142598.1A Active CN108288477B (zh) 2016-01-19 2017-03-10 升压保护电路
CN201710165629.5A Active CN108320773B (zh) 2016-01-19 2017-03-20 自动设时复位脉冲生成器及具有脉冲生成器的存储器装置

Family Applications Before (5)

Application Number Title Priority Date Filing Date
CN201610996764.XA Active CN106981300B (zh) 2016-01-19 2016-11-11 一次编程存储器胞与存储器阵列以及相关随机码产生方法
CN201710025661.3A Active CN107045886B (zh) 2016-01-19 2017-01-13 非易失性存储器
CN201710035042.2A Active CN106981313B (zh) 2016-01-19 2017-01-17 反熔丝型一次编程存储器单元的编程方法
CN201710035101.6A Active CN107039057B (zh) 2016-01-19 2017-01-17 具有高可靠度的电源切换装置
CN201710044102.7A Active CN107045463B (zh) 2016-01-19 2017-01-19 具有纠错码的存储器架构以及其操作方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201710165629.5A Active CN108320773B (zh) 2016-01-19 2017-03-20 自动设时复位脉冲生成器及具有脉冲生成器的存储器装置

Country Status (5)

Country Link
US (6) US9613714B1 (zh)
EP (4) EP3614387B1 (zh)
JP (3) JP6302020B2 (zh)
CN (7) CN106981300B (zh)
TW (7) TWI610309B (zh)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10127993B2 (en) * 2015-07-29 2018-11-13 National Chiao Tung University Dielectric fuse memory circuit and operation method thereof
US10181357B2 (en) * 2015-08-18 2019-01-15 Ememory Technology Inc. Code generating apparatus and one time programming block
WO2017117663A1 (en) * 2016-01-08 2017-07-13 Sidense Corp. Puf value generation using an anti-fuse memory array
US10020268B2 (en) 2016-04-13 2018-07-10 Ememory Technology Inc. Random number generator device and control method thereof
US10090027B2 (en) * 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
EP3270539B1 (en) 2016-07-10 2021-03-10 IMEC vzw Breakdown-based physical unclonable function
US10122538B2 (en) * 2016-10-12 2018-11-06 Ememory Technology Inc. Antifuse physically unclonable function unit and associated control method
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
US10446562B1 (en) * 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
JP6349008B1 (ja) * 2017-04-13 2018-06-27 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 乱数発生装置及びその制御方法
US11615859B2 (en) * 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10776521B2 (en) 2017-04-21 2020-09-15 Apple Inc. Security techniques based on memory timing characteristics
US10276239B2 (en) * 2017-04-27 2019-04-30 Ememory Technology Inc. Memory cell and associated array structure
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
EP3407336B1 (en) * 2017-05-22 2022-08-17 Macronix International Co., Ltd. Unchangeable phyisical unclonable function in non-volatile memory
US10276253B2 (en) * 2017-08-04 2019-04-30 Micron Technology, Inc. Apparatuses and methods including anti-fuses and for reading and programming of same
US10623192B2 (en) * 2017-08-25 2020-04-14 Synopsys, Inc. Gate oxide breakdown in OTP memory cells for physical unclonable function (PUF) security
JP6538908B2 (ja) 2017-09-12 2019-07-03 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． エントロピービットを用いたセキュリティシステム
US10915464B2 (en) 2017-09-12 2021-02-09 Ememory Technology Inc. Security system using random number bit string
CN109658963B (zh) * 2017-10-11 2020-11-17 华邦电子股份有限公司 电阻式存储器存储装置的操作方法
TWI652683B (zh) 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器
CN107945824A (zh) * 2017-11-21 2018-04-20 上海华虹宏力半导体制造有限公司 用于sonos存储器的复位电路及复位方法
US11063772B2 (en) 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
CN110018810B (zh) 2018-01-10 2021-05-18 力旺电子股份有限公司 随机码产生器
US11050575B2 (en) 2018-01-10 2021-06-29 Ememory Technology Inc. Entanglement and recall system using physically unclonable function technology
US10505521B2 (en) * 2018-01-10 2019-12-10 Ememory Technology Inc. High voltage driver capable of preventing high voltage stress on transistors
TWI696111B (zh) * 2018-01-10 2020-06-11 力旺電子股份有限公司 隨機碼產生器
US11055065B2 (en) * 2018-04-18 2021-07-06 Ememory Technology Inc. PUF-based true random number generation system
US10714199B1 (en) * 2018-05-09 2020-07-14 Synopsys, Inc. PUF latch for OTP memory arrays and method of operation
CN110489351B (zh) * 2018-05-14 2021-03-09 英韧科技(上海)有限公司 芯片指纹管理装置及安全芯片
TWI669714B (zh) * 2018-05-29 2019-08-21 力旺電子股份有限公司 電壓控制裝置及記憶體系統
US10923483B2 (en) 2018-05-31 2021-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. EFuse
US10839872B2 (en) * 2018-07-03 2020-11-17 Ememory Technology Inc. Random bit cell using an initial state of a latch to generate a random bit
CN109087679A (zh) * 2018-07-27 2018-12-25 上海华力集成电路制造有限公司 存储单元及其构成的存储阵列和otp
US11170115B2 (en) * 2018-07-30 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for secure external access of the PUF information to an authorized entity
CN109062830B (zh) * 2018-08-02 2021-10-22 中国科学院微电子研究所 一种非易失性存储器的控制系统
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
EP3680800B1 (en) * 2018-08-10 2021-10-27 Shenzhen Weitongbo Technology Co., Ltd. Physical unclonable function (puf) device
US11176969B2 (en) 2018-08-20 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit including a first program device
US11380693B2 (en) * 2018-08-20 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including anti-fuse cell structure
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US10748591B2 (en) 2019-01-13 2020-08-18 Ememory Technology Inc. Random code generator
US11514174B2 (en) 2019-01-23 2022-11-29 Micron Technology, Inc. Memory devices with cryptographic components
US11294640B2 (en) 2019-03-13 2022-04-05 Ememory Technology Inc. Random number generator
US10924112B2 (en) 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
CN110164499B (zh) * 2019-05-24 2023-02-28 中国科学院微电子研究所 一种非易失性存储器的控制系统
US11152380B2 (en) * 2019-08-06 2021-10-19 Globalfoundries Singapore Pte. Ltd. Memory device and a method for forming the memory device
CN115085759A (zh) 2019-10-17 2022-09-20 立积电子股份有限公司 射频装置
US10984878B1 (en) * 2020-02-11 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd One-time programmable memory bit cell
US11663455B2 (en) * 2020-02-12 2023-05-30 Ememory Technology Inc. Resistive random-access memory cell and associated cell array structure
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
US11468945B2 (en) * 2020-10-15 2022-10-11 Arm Limited 3D storage architecture with tier-specific controls
US12069873B2 (en) * 2020-12-18 2024-08-20 Ememory Technology Inc. Resistive memory cell and associated cell array structure
US11329836B1 (en) * 2021-03-12 2022-05-10 Globalfoundries U.S. Inc. Twin cell memory-based physically unclonable function
US11594541B2 (en) * 2021-03-26 2023-02-28 Nanya Technology Corporation One-time programmable memory array and manufacturing method thereof
CN113129985B (zh) * 2021-03-29 2024-05-03 深圳市国微电子有限公司 一种物理不可克隆单元及读取电路
CN115241181A (zh) 2021-04-23 2022-10-25 联华电子股份有限公司 单次可编程存储器元件
US20230047939A1 (en) * 2021-08-13 2023-02-16 Ememory Technology Inc. Fuse-type one time programming memory cell
FR3133699A1 (fr) * 2022-03-21 2023-09-22 Stmicroelectronics (Rousset) Sas Mémoire morte programmable
TW202410050A (zh) * 2022-08-24 2024-03-01 振生半導體股份有限公司 多狀態的一次性可程式化記憶體電路
CN118354602A (zh) * 2023-01-06 2024-07-16 长鑫存储技术有限公司 一种反熔丝结构和存储器
TWI828568B (zh) * 2023-03-27 2024-01-01 華邦電子股份有限公司 物理不可複製函數代碼產生裝置及物理不可複製函數代碼的產生方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191616B1 (en) * 1995-05-10 2001-02-20 Micron Technology, Inc. Low power, high speed level shifter
US20030098712A1 (en) * 2001-11-28 2003-05-29 Fujitsu Limited Level conversion circuit for which an operation at power voltage rise time is stabilized
US7205820B1 (en) * 2004-07-08 2007-04-17 Pmc-Sierra, Inc. Systems and methods for translation of signal levels across voltage domains
US20080068910A1 (en) * 2006-09-20 2008-03-20 Mediatek Inc. Memory circuits preventing false programming
US20090096484A1 (en) * 2007-10-12 2009-04-16 Mediatek Inc. Level shifters
CN102187577A (zh) * 2008-09-05 2011-09-14 快捷半导体有限公司 对电源不敏感的电压电平转换器
US8063662B2 (en) * 2007-07-06 2011-11-22 Analog Devices, Inc. Methods and apparatus for predictable level shifter power-up state

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0666115B2 (ja) * 1983-09-26 1994-08-24 株式会社東芝 半導体記憶装置
JPS62180607A (ja) 1986-02-04 1987-08-07 Fujitsu Ltd 半導体集積回路
US4787066A (en) * 1987-08-03 1988-11-22 Sgs-Thomson Microelectronics, Inc. Non-volatile shadow storage cell with improved level shifting circuit and reduced tunnel device count for improved reliability
US4825410A (en) 1987-10-26 1989-04-25 International Business Machines Corporation Sense amplifier control circuit
GB8923037D0 (en) 1989-10-12 1989-11-29 Inmos Ltd Timing control for a memory
US5243226A (en) * 1991-07-31 1993-09-07 Quicklogic Corporation Programming of antifuses
US5316971A (en) 1992-09-18 1994-05-31 Actel Corporation Methods for programming antifuses having at least one metal electrode
JPH0845269A (ja) * 1994-07-27 1996-02-16 Hitachi Ltd 半導体記憶装置
US6023431A (en) * 1996-10-03 2000-02-08 Micron Technology, Inc. Low current redundancy anti-fuse method and apparatus
JP2001351398A (ja) * 2000-06-12 2001-12-21 Nec Corp 記憶装置
EP1186924A3 (en) * 2000-09-05 2003-08-13 Matsushita Electric Industrial Co., Ltd. Optical signal reading apparatus using light leaked out of light transmission path
US6584526B1 (en) * 2000-09-21 2003-06-24 Intel Corporation Inserting bus inversion scheme in bus path without increased access latency
KR100375219B1 (ko) 2000-11-09 2003-03-07 삼성전자주식회사 반도체 메모리 장치의 데이터 라인 프리챠지 회로
US7187228B1 (en) 2001-06-22 2007-03-06 Quicklogic Corporation Method of programming an antifuse
FR2836751A1 (fr) * 2002-02-11 2003-09-05 St Microelectronics Sa Cellule memoire a programmation unique non destructrice
JP2003257180A (ja) * 2002-03-04 2003-09-12 Nec Electronics Corp ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）及びその動作方法
JP2004310904A (ja) * 2003-04-07 2004-11-04 Renesas Technology Corp 不揮発性半導体記憶装置
JP2005276348A (ja) * 2004-03-25 2005-10-06 Fujitsu Ltd 半導体記憶装置、及びプリチャージ制御方法
TWI267863B (en) * 2004-04-12 2006-12-01 Samsung Electronics Co Ltd High voltage generating circuit preserving charge pumping efficiency
US20050289435A1 (en) * 2004-06-29 2005-12-29 Mulla Dean A Fast approximate DINV calculation in parallel with coupled ECC generation or correction
JP4383987B2 (ja) * 2004-08-18 2009-12-16 株式会社東芝 Ｍｏｓ型電気ヒューズとそのプログラム方法
JP4709525B2 (ja) * 2004-10-14 2011-06-22 株式会社東芝 不揮発性半導体記憶装置
US7190626B2 (en) * 2005-05-13 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory system with bit-line discharging mechanism
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
US7280425B2 (en) * 2005-09-30 2007-10-09 Intel Corporation Dual gate oxide one time programmable (OTP) antifuse cell
US7359265B2 (en) 2006-01-04 2008-04-15 Etron Technology, Inc. Data flow scheme for low power DRAM
JP4894854B2 (ja) * 2006-02-27 2012-03-14 富士通株式会社 データ送信装置、データ送受信システム及びデータ送受信システムの制御方法
WO2007104335A1 (en) * 2006-03-16 2007-09-20 Freescale Semiconductor, Inc. A wordline driver for a non-volatile memory device, a non-volatile memory device and method
KR100694972B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 센싱 노드용 프리차지 전압을 선택적으로 변경하는 기능을가지는 플래시 메모리 장치 및 그 독출 동작 방법
TWI344152B (en) * 2006-09-21 2011-06-21 Mediatek Inc Memory circuits and malfunction protection methods thereof
US7508694B2 (en) * 2006-09-27 2009-03-24 Novelics, Llc One-time-programmable memory
KR100825788B1 (ko) * 2006-10-31 2008-04-28 삼성전자주식회사 메모리 셀 센싱 이전에 비트라인의 프리차아지 전압 레벨을유지할 수 있는 플래쉬 메모리 장치의 센스 앰프 회로 및플래쉬 메모리 셀 센싱 방법
US20080316660A1 (en) 2007-06-20 2008-12-25 Ememory Technology Inc. Electrostatic discharge avoiding circuit
JP5112846B2 (ja) * 2007-12-27 2013-01-09 セイコーインスツル株式会社 電源切替回路
US8255758B2 (en) * 2008-01-21 2012-08-28 Apple Inc. Decoding of error correction code using partial bit inversion
US8031506B2 (en) 2008-03-21 2011-10-04 Broadcom Corporation One-time programmable memory cell
TWI430275B (zh) 2008-04-16 2014-03-11 Magnachip Semiconductor Ltd 用於程式化非揮發性記憶體裝置之方法
US8127204B2 (en) * 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8910009B1 (en) * 2008-09-08 2014-12-09 Marvell International Ltd. Method and apparatus for enhancing error detection in data transmission
US8395923B2 (en) * 2008-12-30 2013-03-12 Intel Corporation Antifuse programmable memory array
US8125842B2 (en) 2009-03-31 2012-02-28 Agere Systems Inc. Tracking circuit for reducing faults in a memory
CN101923896A (zh) * 2009-06-12 2010-12-22 威刚科技（苏州）有限公司 电子存储装置及其纠错方法
US9013910B2 (en) * 2009-07-30 2015-04-21 Ememory Technology Inc. Antifuse OTP memory cell with performance improvement prevention and operating method of memory
JP4937316B2 (ja) * 2009-08-21 2012-05-23 株式会社東芝 不揮発性半導体記憶装置
US20110246857A1 (en) 2010-04-02 2011-10-06 Samsung Electronics Co., Ltd. Memory system and method
US8279693B2 (en) * 2010-04-09 2012-10-02 Qualcomm Incorporated Programmable tracking circuit for tracking semiconductor memory read current
JP5343916B2 (ja) * 2010-04-16 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ
US8217705B2 (en) * 2010-05-06 2012-07-10 Micron Technology, Inc. Voltage switching in a memory device
KR101115623B1 (ko) * 2010-07-09 2012-02-15 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이의 동작 방법
JP5466594B2 (ja) * 2010-07-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体記憶装置及びアンチヒューズのプログラム方法
US9224496B2 (en) * 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
CN102375698B (zh) * 2010-08-23 2014-06-25 群联电子股份有限公司 数据串分派与传送方法、存储器控制器与存储器储存装置
US8339831B2 (en) * 2010-10-07 2012-12-25 Ememory Technology Inc. Single polysilicon non-volatile memory
US8300450B2 (en) 2010-11-03 2012-10-30 International Business Machines Corporation Implementing physically unclonable function (PUF) utilizing EDRAM memory cell capacitance variation
JP2012109329A (ja) * 2010-11-16 2012-06-07 Elpida Memory Inc 半導体装置及びその制御方法
EP2671155B1 (en) * 2011-01-31 2017-10-11 Everspin Technologies, Inc. Method of reading and writing to a spin torque magnetic random access memory with error correcting code
KR101953088B1 (ko) * 2011-01-31 2019-03-04 에버스핀 테크놀러지스, 인크. 스핀 토크 자기 랜덤 액세스 메모리에 대한 기록 방법
JP5204868B2 (ja) * 2011-04-12 2013-06-05 シャープ株式会社 半導体記憶装置
JP5269151B2 (ja) * 2011-06-09 2013-08-21 シャープ株式会社 半導体記憶装置
US8724363B2 (en) 2011-07-04 2014-05-13 Ememory Technology Inc. Anti-fuse memory ultilizing a coupling channel and operating method thereof
KR20130011058A (ko) * 2011-07-20 2013-01-30 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
KR101115756B1 (ko) * 2011-09-23 2012-03-06 권의필 고집적 프로그램이 가능한 비휘발성 메모리 및 그 제조 방법
US8508971B2 (en) * 2011-11-08 2013-08-13 Wafertech, Llc Semiconductor device with one-time programmable memory cell including anti-fuse with metal/polycide gate
KR20130092174A (ko) * 2012-02-10 2013-08-20 에스케이하이닉스 주식회사 불휘발성 반도체 메모리 장치 및 이 장치의 데이터 센싱 방법
US8698922B2 (en) * 2012-02-14 2014-04-15 Omni Vision Technologies, Inc. Black level correction for imaging pixels
JP5395203B2 (ja) * 2012-03-23 2014-01-22 力晶科技股▲ふん▼有限公司 レベルシフト回路及びそれを用いた半導体デバイス
FR2990291A1 (fr) * 2012-05-03 2013-11-08 St Microelectronics Sa Procede de controle du claquage d'un antifusible
US8681528B2 (en) * 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method
US9142275B2 (en) * 2012-10-31 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Wordline tracking for boosted-wordline timing scheme
US8830766B2 (en) 2013-01-23 2014-09-09 Lsi Corporation Margin free PVT tolerant fast self-timed sense amplifier reset circuit
US20140293673A1 (en) 2013-03-28 2014-10-02 Ememory Technology Inc. Nonvolatile memory cell structure and method for programming and reading the same
US9281074B2 (en) 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US20150007337A1 (en) * 2013-07-01 2015-01-01 Christian Krutzik Solid State Drive Physical Uncloneable Function Erase Verification Device and Method
JP6106043B2 (ja) * 2013-07-25 2017-03-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR20150019442A (ko) * 2013-08-14 2015-02-25 삼성전자주식회사 퓨즈 셀들의 프로그래밍 방법 및 메모리 복구 방법
KR101489758B1 (ko) 2013-08-26 2015-02-04 한국전자통신연구원 플래시 메모리의 동작 제어 방법 및 장치
CN104464816B (zh) * 2013-09-21 2019-03-01 上峰科技股份有限公司 单次可编程记忆体及其操作方法和编程方法以及电子系统
EP3349343B1 (en) * 2013-11-08 2019-07-17 Delta Electronics (Thailand) Public Co., Ltd. Resistorless precharging
US9685958B2 (en) * 2013-11-14 2017-06-20 Case Western Reserve University Defense against counterfeiting using antifuses
US20150143130A1 (en) * 2013-11-18 2015-05-21 Vixs Systems Inc. Integrated circuit provisioning using physical unclonable function
CN103730164B (zh) * 2013-12-27 2017-01-04 深圳市国微电子有限公司 一种可编程存储单元
JP6380827B2 (ja) * 2014-01-27 2018-08-29 富士電機株式会社 遅延回路
US9501352B2 (en) * 2014-03-05 2016-11-22 Kabushiki Kaisha Toshiba Memory device
US9823860B2 (en) * 2014-03-14 2017-11-21 Nxp B.V. One-time programming in reprogrammable memory
US9349472B2 (en) * 2014-03-25 2016-05-24 Integrated Silicon Solution, Inc. Flash memory device with sense-amplifier-bypassed trim data read
JP6200370B2 (ja) * 2014-04-23 2017-09-20 ルネサスエレクトロニクス株式会社 データバス駆動回路、それを備えた半導体装置及び半導体記憶装置
US9768957B2 (en) * 2014-04-23 2017-09-19 Cryptography Research, Inc. Generation and management of multiple base keys based on a device generated key
US9778903B2 (en) * 2014-05-12 2017-10-03 Micron Technology, Inc. Apparatuses and methods for timing domain crossing
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
KR102169197B1 (ko) * 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
KR20160071054A (ko) * 2014-12-11 2016-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9627088B2 (en) * 2015-02-25 2017-04-18 Ememory Technology Inc. One time programmable non-volatile memory and read sensing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191616B1 (en) * 1995-05-10 2001-02-20 Micron Technology, Inc. Low power, high speed level shifter
US20030098712A1 (en) * 2001-11-28 2003-05-29 Fujitsu Limited Level conversion circuit for which an operation at power voltage rise time is stabilized
US7205820B1 (en) * 2004-07-08 2007-04-17 Pmc-Sierra, Inc. Systems and methods for translation of signal levels across voltage domains
US20080068910A1 (en) * 2006-09-20 2008-03-20 Mediatek Inc. Memory circuits preventing false programming
US8063662B2 (en) * 2007-07-06 2011-11-22 Analog Devices, Inc. Methods and apparatus for predictable level shifter power-up state
US20090096484A1 (en) * 2007-10-12 2009-04-16 Mediatek Inc. Level shifters
CN102187577A (zh) * 2008-09-05 2011-09-14 快捷半导体有限公司 对电源不敏感的电压电平转换器

Also Published As

Publication number Publication date
CN106981300A (zh) 2017-07-25
TW201727634A (zh) 2017-08-01
JP6389287B2 (ja) 2018-09-12
TWI614766B (zh) 2018-02-11
TW201727662A (zh) 2017-08-01
CN107039057A (zh) 2017-08-11
EP3196887B1 (en) 2019-12-04
TWI613663B (zh) 2018-02-01
US9613714B1 (en) 2017-04-04
CN107045463B (zh) 2020-07-17
TWI637397B (zh) 2018-10-01
CN106981300B (zh) 2021-01-12
TWI610309B (zh) 2018-01-01
TW201826277A (zh) 2018-07-16
TWI640990B (zh) 2018-11-11
TW201830389A (zh) 2018-08-16
JP6302020B2 (ja) 2018-03-28
TW201728082A (zh) 2017-08-01
EP3196887A1 (en) 2017-07-26
US20170207773A1 (en) 2017-07-20
TW201727657A (zh) 2017-08-01
CN106981313A (zh) 2017-07-25
EP3614387B1 (en) 2020-09-30
US20170206946A1 (en) 2017-07-20
CN107039057B (zh) 2019-04-05
TWI610312B (zh) 2018-01-01
US20170206134A1 (en) 2017-07-20
CN108288477B (zh) 2020-11-27
TWI627833B (zh) 2018-06-21
TW201801091A (zh) 2018-01-01
JP2018110002A (ja) 2018-07-12
EP3196888B1 (en) 2019-12-25
CN107045886A (zh) 2017-08-15
EP3614387A1 (en) 2020-02-26
JP6479226B2 (ja) 2019-03-06
EP3196889A1 (en) 2017-07-26
US9792968B2 (en) 2017-10-17
CN106981313B (zh) 2020-06-02
US20170206965A1 (en) 2017-07-20
US10062446B2 (en) 2018-08-28
EP3196888A1 (en) 2017-07-26
CN108320773B (zh) 2020-12-18
US9799410B2 (en) 2017-10-24
JP2017139046A (ja) 2017-08-10
US20170206980A1 (en) 2017-07-20
US9830991B2 (en) 2017-11-28
CN108320773A (zh) 2018-07-24
CN107045886B (zh) 2020-05-19
US10176883B2 (en) 2019-01-08
JP2017130184A (ja) 2017-07-27
CN107045463A (zh) 2017-08-15

Similar Documents

Publication Publication Date Title
CN108288477A (zh) 升压保护电路
CN106158018B (zh) 非易失性记忆胞结构及其装置
US7630226B2 (en) Semiconductor device
US8009483B2 (en) Nonvolatile memory cell and data latch incorporating nonvolatile memory cell
EP2946474B1 (en) N-well switching circuit
TW201401740A (zh) 昇壓電路
CN102118156A (zh) 一种用于otp外围电路的电平转换电路及转换方法
CN101986389A (zh) 闪存单元、闪存装置及其编程方法
US10388346B2 (en) Memory cell and array having device, P-type transistor and N-type transistor
JP2016091573A (ja) 半導体記憶装置
US20200350000A1 (en) Efuse memory cell and efuse memory, and write/read methods thereof
CN109857358A (zh) 计算机系统及其显示接口电路与显示接口方法
CN103106922A (zh) 分离栅存储阵列的编程方法
CN101207277A (zh) 电子保险丝电路
CN106328190B (zh) 静态随机存储单元
CN105206298B (zh) Sram存储单元、存储阵列及存储器
CN105336364B (zh) Sram存储单元、存储阵列及存储器
CN102148057A (zh) Sram单元、sram存储器
JP2009283602A (ja) 不揮発性半導体メモリ
CN207009084U (zh) 一种能够自行物理销毁的非易失存储芯片
CN105336363B (zh) Sram存储单元、存储阵列及存储器
TW201916016A (zh) 解決應力電壓之記憶體裝置
KR20140074551A (ko) 레귤레이터 및 이를 포함한 반도체 장치
US11309025B2 (en) Semiconductor circuit and semiconductor circuit system to suppress disturbance in the semiconductor circuit
JP2015019158A (ja) 半導体回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant