CN110018810B - 随机码产生器 - Google Patents

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Abstract

一种随机码产生器，包括：一地址Y译码器、一地址X译码器、一PUF乱度库、一处理电路与一密钥储存电路。该地址Y译码器包括多条Y控制线连接至该PUF乱度库，且该地址Y译码器根据一第一地址Y信号来选择性地动作该些Y控制线。该地址X译码器包括多条X控制线连接至该PUF乱度库，且该地址X译码器根据一第一地址X信号来选择性地动作该些X控制线。该PUF乱度库根据动作的Y控制线与X控线来产生一输出数据。于该随机码产生器的一正常运作时，该处理电路接收输出数据，然后根据密钥储存电路提供的至少一乱度密钥来处理输出资料并产生一随机码。

Description

随机码产生器
技术领域
本发明是一种随机码产生器，且特别是有关于一种由物理不可复制(physicallyunclonable function，简称PUF)记忆胞数组所组成的随机码产生器。
背景技术
物理不可复制技术(physically unclonable function，简称PUF技术)是一种创新的方式用来保护半导体芯片内部的数据，防止半导体芯片的内部数据被窃取。根据PUF技术，半导体芯片内的随机码产生器(random code generator)能够提供一随机码(randomcode)。此随机码可作为半导体芯片(semiconductor chip)上特有的身分码(ID code)，用来保护内部的数据。
一般来说，PUF技术是利用半导体芯片的制造变异(manufacturing variation)来获得独特的随机码。此制造变异包括半导体的制程变异(process variation)。亦即，就算有精确的制程步骤可以制作出半导体芯片，但是其随机码几乎不可能被复制(duplicate)。因此，具有PUF技术的半导体芯片通常被运用于高安全防护的应用(applications withhigh security requirements)。
美国专利号US 9,613,714公开运用于一次编程(one time programmable，简称OTP)记忆胞与记忆胞数组的PUF技术以及相关的随机码产生方法。在该PUF技术中，利用制造OTP记忆胞时的制程变异，使得编程后的(programmed)OTP记忆胞产生无法预测的储存状态，并可以作为一位的随机码。再者，运用于PUF技术的OTP记忆胞又可称为PUF记忆胞(PUFcell)，OTP记忆胞数组又可称为PUF记忆胞数组(PUF cell array)。
一般来说，当PUF记忆胞数组(programmed PUF cell array)经过编程动作后，其记录的内容已经决定了。因此，编程后的PUF记忆胞数组又可称为PUF乱度库(PUF entropypool)。
然而，在此领域的技术人员可利用各种方法来来直接读取编程后的PUF记忆胞数组(PUF乱度库)中所记录的内容并且获得随机码。一但随机码的内容被取得之后即可得知半导体芯片上特有的身分码(ID code)，而半导体芯片内的机密数据即可能被窃取。
发明内容
本发明的主要目的在于提出一种随机码产生器，包括：一地址Y译码器，具有多条Y控制线，且该地址Y译码器根据一第一地址Y信号来选择性地动作该些Y控制线；一地址X译码器，具有多条X控制线，且该地址X译码器根据一第一地址X信号来选择性地动作该些X控制线；一PUF乱度库，连接至该些Y控制线与该些X控制线，其中该PUF乱度库根据动作的Y控制线与X控线来产生一输出数据；一处理电路，连接至该PUF乱度库以接收一输出数据；以及一密钥储存电路，连接至该PUF乱度库以接收多个乱度密钥。于该随机码产生器的一正常运作时，该密钥储存电路提供至少一乱度密钥至该处理电路，使得该处理电路根据该至少一乱度密钥来处理该输出数据并产生一随机码。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
附图说明
图1为本发明随机码产生器的第一实施例。
图2A～2E为处理电路的各种示例
图3A～3C为顺序逻辑电路的其他示例。
图4A～4D为纠结逻辑电路的各种示例。
图5为加密逻辑电路的另一示例。
图6为本发明随机码产生器的第二实施例。
图7为本发明随机码产生器的第三实施例。
图8为本发明随机码产生器的第四实施例。
附图标记列表
100、600、700、800：随机码产生器
105、605、705、805：地址Y译码器
106、606、706、806：地址X译码器
110：PUF乱度库
120：处理电路
130、630：密钥储存电路
220、320、330、340：顺序逻辑电路
221、232、234、254、256、322、324、332：缓存器
230、430、440、450、460：纠结逻辑电路
250、550：加密逻辑电路
252：数据加密标准电路
262、272：第一逻辑电路
264、274：第二逻辑电路
276：第三逻辑电路
334、336、342、344、346：缓存器
348：对照表
432、442、452、462：哈希电路
552：进阶加密标准电路
807：地址Y产生器
808：地址X产生器
8000～8255、9000～9255：互斥或门
具体实施方式
请参照图1，其所绘示为本发明随机码产生器的第一实施例。随机码产生器100包括PUF乱度库(PUF entropy pool)110、地址Y译码器(address Y decoder)105、地址X译码器(address X decoder)106、密钥储存电路(entropy key storage circuit)130以及处理电路(processing circuit)120。其中，PUF乱度库110为具有m×n个PUF记忆胞C(0,0)～C(m-1,n-1)的PUF记忆胞数组。亦即，PUF乱度库110具有K个乱度的密度，且K＝m×n(PUFentropy pool has a density of K entropy and K＝m×n)。基本上，密钥储存电路130有很多种实施方式。举例来说，密钥储存电路130由多个缓存器(register)所组成。当然，密钥储存电路130也可以整合于处理电路120中。
假设PUF乱度库110中包括256×256个PUF记忆胞，亦即m＝n＝256。地址Y译码器105具有256条Y控制线Y0～Y255连接至PUF乱度库110，地址Y译码器105根据地址Y信号Addr_Y(address Y signal)来动作256条Y控制线Y0～Y255其中之一。再者，地址X译码器106具有256条X控制线X～X255连接至PUF乱度库110，地址X译码器106根据地址X信号Addr_X(address X signal)来动作256条X控制线X0～X255其中之一。
再者，地址Y信号Addr_Y与地址X信号Addr_X皆为8位(bits)，且地址Y信号Addr_Y与地址X信号Addr_X可选定PUF乱度库110中的任一PUF记忆胞。举例来说，当地址Y信号Addr_Y为“00000000”且地址X信号Addr_X为“00000000”时，Y控制线Y0与X控制线X0动作。因此，PUF乱度库110中的PUF记忆胞C(0,0)会被选定，使得PUF乱度库110输出PUF记忆胞C(0,0)的储存内容作为输出数据Do。
再者，假设需要PUF乱度库110输出第0行的256位的数据时，则可固定地址Y信号Addr_Y为“00000000”，并且地址X信号Addr_X由“00000000”依序递增至“11111111”。此时，Y控制线Y0动作且256条的X控制线X0～X255依序动作。因此，PUF乱度库110中第0行的PUF记忆胞C(0,0)至PUF记忆胞C(0,255)的储存内容会成为输出数据Do。
同理，假设需要PUF乱度库110输出第1行的前128位的数据时，则可固定地址Y信号Addr_Y为“00000001”，并且地址X信号Addr_X由“00000000”依序递增至“01111111”。此时，Y控制线Y1动作且128条的X控制线X0～X127依序动作。因此，PUF乱度库110中第1行的PUF记忆胞C(1,0)至PUF记忆胞C(1,127)的储存内容会成为输出数据Do。
由以上的说明可知，利用地址Y信号Addr_Y与地址X信号Addr_X即可控制PUF乱度库110产生最少1位的输出数据Do，最多256×256位的输出数据Do。以下以输出数据Do为256位为例来进行说明，但本发明不限定于此。
根据本发明的实施例，于随机码产生器100正常运作(normal operation)之前的初始化运作(initialization)时，PUF乱度库110可提供多个乱度密钥(entropy key)Key_1～Key_x至密钥储存电路130。举例来说，于随机码产生器100的初始化(initialize)运作时，利用地址Y信号Addr_Y与地址X信号Addr_X来控制PUF乱度库110输出一行256个位的数据至密钥储存电路130作为第一乱度密钥Key_1。因此，利用控制PUF乱度库110输出x行的数据成为x笔乱度密钥Key1～Key_x。
再者，当随机码产生器100正常运作时，密钥储存电路130可提供至少一乱度密钥至处理电路120。也就是说，当随机码产生器100正常运作时，PUF乱度库110产生的输出数据Do会输入处理电路120。再者，密钥储存电路130提供至少一乱度密钥至处理电路120，使得处理电路120根据至少一乱度密钥来处理输出数据Do并产生随机码Code_r。以下以图2A～2E来详细说明处理电路120的各种示例。
如图2A所示，处理电路120中包括顺序逻辑电路(sequence logic circuit)220。顺序逻辑电路220可基于对非称性交换(asymmetric swapping)来进行顺序调整程序。顺序逻辑电路220包括一缓存器221，例如左至右方向位移(L→R)的循环移位寄存器(circularshift register)。
如图2A所示，缓存器221接收并储存输出数据Do，亦即位b255～位b0中的内容为p255～p0。另外，缓存器221接收的第一乱度密钥Key_1。当顺序逻辑电路220进行顺序调整程序时，缓存器221根据第一乱度密钥Key_1的数值来进行右移动作(shifted right)，亦即由左至右方向位移(L→R)。而顺序调整程序后，缓存器221即可产生随机码Code_r。
假设第一乱度密钥Key_1的数值为“10”，则缓存器221右移10个位。因此，顺序逻辑电路220进行顺序调整程序后，输出数据Do的位b9的内容p9成为随机码Code_r的最高位(MSB)，输出数据位b10的内容p10成为随机码Code_r的最低位(LSB)。
明显地，顺序逻辑电路220进行顺序调整程序后，输出数据Do已经异于随机码Code_r。
如图2B所示，处理电路120中包括纠结逻辑电路(entanglement logic circuit)230。其中，纠结逻辑电路230包括二个缓存器232、234与多个互斥或门(XOR gate)9000～9255。纠结逻辑电路230将输出数据Do与第一乱度密钥Key_1进行互斥或运算(XORoperation)后，即产随机码Code_r。
举例来说，缓存器232接收的输出数据Do，亦即p255～p0；缓存器234接收的第一乱度密钥Key_1，亦即k255～k0。如图2B所示，输出数据Do的位b0的内容p0与第一乱度密钥的位b0的内容k0利用互斥或门9000进行互斥或运算后，产生随机码Code_r的位b0的内容c0。利用相同的运作方式，也可以产生随机码Code_r的其他位c255～c1。
明显地，纠结逻辑电路230产生的随机码Code_r已经异于输出数据Do。
如图2C所示，处理电路120中包括加密逻辑电路(encryption logic circuit)250。加密逻辑电路250包括二个缓存器252、254与一数据加密标准电路(data encryptionstandard circuit，简称DES电路)252。
缓存器254储存输出数据Do，且缓存器256储存接收第一乱度密钥Key_1，数据加密标准电路252接收输出数据Do与第一乱度密钥Key_1。再者，根据DES标准，数据加密标准电路252利用输出数据Do与第一乱度密钥Key_1来进行加密程序，并产生随机码Code_r。
明显地，加密逻辑电路250产生的随机码Code_r已经异于输出数据Do。
再者，上述的顺序逻辑电路220、纠结逻辑电路230与加密逻辑电路250也可以任选其二，并组成处理电路120。
如图2D所示，处理电路120中包括第一逻辑电路262与第二逻辑电路264。第一逻辑电路262接收输出数据Do以及第一乱度密钥Key_1，并产生第一处理数据Dp1。再者，第二逻辑电路264接收第一处理数据Dp1以及第二乱度密钥Key_2，并产生随机码Code_r。
举例来说，当第一逻辑电路262与第二逻辑电路264为加密逻辑电路250与纠结逻辑电路230时，加密逻辑电路250产生的第一处理数据Dp1即为加密数据(encrypted data)，而纠结逻辑电路230产生随机码Code_r。
同理，第一逻辑电路262与第二逻辑电路264可为纠结逻辑电路230与加密逻辑电路250。再者，第一逻辑电路262与第二逻辑电路264也可为顺序逻辑电路220与纠结逻辑电路230，或者纠结逻辑电路230与顺序逻辑电路220。另外，第一逻辑电路262与第二逻辑电路264可为顺序逻辑电路220与加密逻辑电路250，或者加密逻辑电路250与顺序逻辑电路220。
再者，组合上述的顺序逻辑电路220、纠结逻辑电路230与加密逻辑电路250可以成为处理电路120。
如图2E所示，处理电路120中包括第一逻辑电路272、第二逻辑电路274与第三逻辑电路276。第一逻辑电路272接收输出数据Do以及第一乱度密钥Key_1，并产生第一处理数据Dp1。再者，第二逻辑电路264接收第一处理数据Dp1以及第二乱度密钥Key_2，并产生第二处理数据Dp2。再者，第三逻辑电路264接收第二处理数据Dp2以及第三乱度密钥Key_2，并产生随机码Code_r。
相同地，图2E中并不限定于顺序逻辑电路220、纠结逻辑电路230与加密逻辑电路250的组合顺序。举例来说，当第一逻辑电路272、第二逻辑电路274与第三逻辑电路376为顺序逻辑电路220、纠结逻辑电路230与加密逻辑电路250时，顺序逻辑电路220产生的第一处理数据Dp1即为顺序调整数据(sequence adjusted data)，纠结逻辑电路230产生的第二处理数据即为纠结数据(entangled data)，且加密逻辑电路250产生随机码Code_r。
由以上的说明可知，当随机码产生器100正常运作时，利用地址Y信号Addr_Y与地址X信号Addr_X来控制PUF乱度库110产生输出数据Do。再者，PUF乱度库110产生的输出数据Do会输入处理电路120。而处理电路120会根据密钥储存电路130所提供的乱度密钥来将输出资料Do处理成为随机码Code_r，并使得输出数据Do异于随机码Code_r。
另外，由图2A的说明可知，顺序逻辑电路220可以改变输出数据Do中每个位的排列次序。再者，本发明并不限定于图2A中顺序逻辑电路220的架构，以下另外提出其他架构的顺序逻辑电路。
请参照图3A，其所绘示为顺序逻辑电路的另一示例。顺序逻辑电路220基于对称性交换(symmetric swapping)来进行顺序调整程序。顺序逻辑电路320包括二个缓存器322、324。缓存器322接收256位的输出数据Do，且输出数据Do被区分为四个部分P1～P4。举例来说，缓存器322中位b255～b192中的内容为输出数据Do的第一部分P1、位b191～128中的内容为输出数据Do的第二部分P2、位b127～b64中的内容为输出数据Do的第三部分P3、位b63～b0中的内容为输出数据Do的第四部分P4。
再者，顺序逻辑电路320可进行顺序调整程序。如图3A所示，第一部分P1与第二部分P2对调，且第三部分P3与第四部分P4对调后，产生随机码Code_r并储存于缓存器324。因此，于顺序调整程序程序后，缓存器324中位b255～b192中的内容为输出数据Do的第二部分P2、位b191～128中的内容为输出数据Do的第一部分P1、位b127～b64中的内容为输出数据Do的第四部分P4、位b63～b0中的内容为输出数据Do的第三部分P3。
当然，上述的顺序调整程序仅是一个示例。在此领域的技术人员也可以基于对称性交换(symmetric swapping)来设计其他顺序调整程序。举例来说，于进行顺序调整程序时，将输出数据Do的第四部分P4与第一部分P1对调，且第三部分P3与第二部分P2对调。之后，产生随机码Code_r。
请参照图3B，其所绘示为顺序逻辑电路的再一示例。顺序逻辑电路220基于非对称性交换来进行顺序调整程序。顺序逻辑电路330包括三个缓存器332、334、336与多个互斥或门8000～8255。缓存器332接收输出数据Do，位b255～位b0中的内容为p255～p0。再者，缓存器334接收第一乱度密钥Key_1。
如图3B所示，由第一乱度密钥Key_1中取出一字节(byte)，并与缓存器332的位b255～b0进行互斥或运算并形成新的位。
举例来说，假设由第一乱度密钥Key_1中取出的一字节(byte)为“10101010”时，位b255(“11111111”)与第一乱度密钥Key_1(“10101010”)进行互斥或运算后为位b85(“01010101”)，所以缓存器336中位b58的内容储存p255。位b254(“11111110”)与第一乱度密钥Key_1(“10101010”)进行互斥或运算后为位b84(“01010100”)，所以缓存器336中位b54的内容储存p254。位b1(“00000001”)与第一乱度密钥Key_1(“10101010”)进行互斥或运算后为位b171(“10101011”)，所以缓存器336中位b171的内容储存p1。位b0(“00000000”)与第一乱度密钥Key_1(“10101010”)进行互斥或运算后为位b170(“10101010”)，所以缓存器336中位b170的内容储存p0。其余依此类推，不再赘述。
因此，于进行顺序调整程序后，缓存器336中的内容即为随机码Code_r。
请参照图3C，其所绘示为顺序逻辑电路的又一示例。顺序逻辑电路340同时基于对称性交换或者非对称性交换来进行顺序调整程序。顺序逻辑电路340包括三个缓存器342、344、346以及一对照表(look up table)348。其中，缓存器342接收输出数据Do，缓存器344接收第一乱度密钥Key_1，缓存器346产生随机码Code_r。再者，对照表348中记录顺序逻辑电路340所使用的操作模式(operation mode)。
举例来说，根据对照表348的内容，当第一乱度密钥Key_1的数值为奇数时，顺序逻辑电路340基于对称性交换进行图3A所示的顺序调整程序来产生随机码Code_r。另外，当第一乱度密钥Key_1的数值为偶数时，顺序逻辑电路340基于非对称性交换进行图2A或图3B所示的顺序调整程序来产生随机码Code_r。
当然，照表348的内容并不限定于仅有二种操作模式。在此领域的技术人员可以设计更多的操作模式，运用于顺序逻辑电路340。
另外，本发明并不限定于图2B中纠结逻辑电路230的架构，以下另外提出其他架构的纠结逻辑电路。
请参照图4A，其所绘示为纠结逻辑电路的另一示例。纠结逻辑电路430中包括哈希电路432，且哈希电路432可进行一哈希函数(Hash Function，H(X))的运算。其中，哈希函数可将任意长度(arbitrary size)的数据映像至固定长度(fixed size)的哈希值(Hashvalue)。举例来说，哈希函数可为SHA-256哈希函数。也就是说，将任意长度的数据提供至SHA-256哈希函数后，SHA-256哈希函数即可产生256位哈希值，而265位的哈希值即可作为随机码Code_r。
如图4A所示，哈希电路432可接收输出数据Do，并对输出数据Do进行一哈希函数运算后，产生256位哈希值即作为随机码Code_r。亦即，随机码Code_r＝H(Do)。
请参照图4B，其所绘示为纠结逻辑电路的另一示例。纠结逻辑电路440的哈希电路442先接收输出数据Do与第一乱度密钥Key_1，并分别对输出数据Do与第一乱度密钥Key_1进行哈希函数运算后，产生256位的第一哈希值H(Do)与256位的第二哈希值H(Key_1)。
接着，将第一哈希值H(Do)与第二哈希值H(Key_1)组成512位的合成数据(mergeddata)H(Do)+H(Key_1)。而哈希电路442再次接收512位的合成数据H(Do)+H(Key_1)，并对合成数据H(Do)+H(Key_1)进行哈希函数运算后，产生256位第三哈希值H(H(Do)+H(Key_1))即作为随机码Code_r。亦即，随机码Code_r＝H(H(Do)+H(Key_1))。
当然，图4B的纠结逻辑电路440也可以利用输出资料Do与更多的乱度密钥来进行哈希函数运算。举例来说，哈希电路442先各别对输出数据Do、第一乱度密钥Key_1、第二乱度密钥Key_2与第三乱度密钥Key_3进行哈希函数运算后，组成共1024位的合成数据。之后，将1024位的合成数据再次进行哈希函数运算后，产生256位的哈希值并作为随机码Code_r。
请参照图4C，其所绘示为纠结逻辑电路的再一示例。纠结逻辑电路450接收输出数据Do与第一乱度密钥Key_1，并将输出数据Do与第一乱度密钥Key_1进行互斥或运算后，产生256位的运算数据
Figure BDA0001912710780000091
接着，哈希电路452接收256位的运算数据
Figure BDA0001912710780000092
并进行哈希函数运算后，产生256位的哈希值
Figure BDA0001912710780000093
并作为随机码Code_r。亦即，随机码
Figure BDA0001912710780000094
当然，图4C的纠结逻辑电路450也可以利用输出资料Do与更多的乱度密钥来进行哈希函数运算。举例来说，纠结逻辑电路450接收输出数据Do、第一乱度密钥Key_1、第二乱度密钥Key_2、第三乱度密钥Key_3与第四乱度密钥Key_4，并对输出数据Do、第一乱度密钥Key_1、第二乱度密钥Key_2、第三乱度密钥Key_3与第四乱度密钥Key_4进行互斥或算后，产生256位的运算数据。之后，将256位的运算数据进行哈希函数运算后，产生256位的哈希值并作为随机码Code_r。
请参照图4D，其所绘示为纠结逻辑电路的又一示例。纠结逻辑电路460的哈希电路462先接收输出数据Do与第一乱度密钥Key_1，并分别对输出数据Do与第一乱度密钥Key_1进行哈希函数运算后，产生256位的第一哈希值H(Do)与256位的第二哈希值H(Key_1)。
接着，纠结逻辑电路460对第一哈希值H(Do)与第二哈希值H(Key_1)进行互斥或运算后，产生256位的随机码Code_r。
当然，图4D的纠结逻辑电路460也可以利用输出资料Do与更多的乱度密钥来进行哈希函数运算。举例来说，哈希电路462先各别对输出数据Do、第一乱度密钥Key_1、第二乱度密钥Key_2与第三乱度密钥Key_3进行哈希函数运算后，产生四笔256位的哈希值。之后，将四笔256位的哈希值进行互斥或运算后，产生256位的随机码Code_r。
另外，本发明并不限定于图2C中加密逻辑电路250的架构，以下另外提出其他架构的加密逻辑电路。
请参照图5，其所绘示为加密逻辑电路的另一示例。加密逻辑电路550包括二个缓存器554、556与一进阶加密标准电路(advanced encryption standard circuit，简称AES电路)552。缓存器554接收输出数据Do，且缓存器556接收第一乱度密钥Key_1。当加密逻辑电路550进行加密程序时，进阶加密标准电路552接收输出数据Do与第一乱度密钥Key_1后，产生随机码Code_r。
由以上的说明可知，第一实施例的随机码产生器100中，地址Y译码器105根据地址Y信号Addr_Y来动作Y控制线Y0～Y255，且地址X译码器106根据地址X信号Addr_X来动作X控制线X0～X255。
本发明更可对地址Y信号Addr_Y与地址X信号Addr_X进行打乱动作(scrambleaction)，并以打乱的地址Y信号Addr_Y以及打乱的地址X信号Addr_X来动作Y控制线Y0～Y255与X控制线X0～X255。
请参照图6，其所绘示为本发明随机码产生器的第二实施例。随机码产生器600包括PUF乱度库110、地址Y译码器605、地址X译码器606、密钥储存电路630以及处理电路120。相较于第一实施例的随机码产生器100，第二实施例的随机码产生器600的差异在于地址Y译码器605、地址X译码器606与密钥储存电路630。以下仅说明地址Y译码器605、地址X译码器606与密钥储存电路630之间的运作关系，其他部分则不再赘述。
根据本发明的第二实施例，密钥储存电路630除了提供多个乱度密钥至处理电路120之外，更提供乱度密钥至地址Y译码器605与地址X译码器606。举例来说，密钥储存电路630提供第一乱度密钥Key_1至地址Y译码器605，并提供第二乱度密钥Key_2地址X译码器606。
再者，地址Y译码器605先对接收的地址Y信号Addr_Y与第一乱度密钥Key_1进行打乱动作后产生打乱的地址Y信号(scrambled address Y signal)，而地址Y译码器605根据打乱的地址Y信号来动作Y控制线Y0～Y255。同理，地址X译码器606先对接收的地址X信号Addr_X与第二乱度密钥Key_2进行打乱动作后产生打乱的地址X信号(scrambled addressX signal)，而地址X译码器606根据打乱的地址X信号来动作X控制线X0～X255。其中，打乱动作是将地址信号与乱度密钥进行互斥或运算(XOR operation)。
举例来说，假设第一乱度密钥Key_1为“11001100”，第二乱度密钥Key_2为“00111100”。当地址Y译码器605接收的地址Y信号Addr_Y为“01010101”时，则打乱的地址Y信号即为“10011001”，亦即(“11001100”⊕“01010101”＝“10011001”)，因此地址Y译码器605动作Y控制线Y153。
同理，当地址X译码器606接收的地址X信号Addr_X为“01010101”时，则打乱的地址X信号即为“01101001”，亦即(“00111100”⊕“01010101”＝“01101001”)，因此地址X译码器606动作X控制线X105。
由以上的说明可知，第二实施例的随机码产生器600中，利用密钥储存电路630所提供的乱度密钥来对地址Y信号Addr_Y与地址X信号Addr_X进行打乱动作。然而本发明定不限定于此。
请参照图7，其所绘示为本发明随机码产生器的第三实施例。随机码产生器700包括PUF乱度库110、地址Y译码器705、地址X译码器706、密钥储存电路130以及处理电路120。相较于第一实施例的随机码产生器100，第三实施例的随机码产生器700的差异在于地址Y译码器705与地址X译码器706。以下仅说明地址Y译码器705与地址X译码器706的运作关系，其他部分则不再赘述。
根据本发明的第三实施例，随机码产生器700的地址Y译码器705接收地址Y信号Addr_Y与第一挑战信号(challenging signal)Dc1，地址X译码器706接收地址X信号Addr_X与第二挑战信号Dc2。其中，第一挑战信号Dc1与第二挑战信号Dc2由随机码产生器700外部所输入。
再者，地址Y译码器705对地址Y信号Addr_Y与第一挑战信号Dc1进行打乱动作后产生打乱的地址Y信号，使得地址Y译码器705根据打乱的地址Y信号来动作Y控制线Y0～Y255。同理，地址X译码器706对地址X信号Addr_X与第二挑战信号Dc2进行打乱动作后产生打乱的地址X信号，使得地址X译码器706根据打乱的地址X信号来动作X控制线X0～X255。相同地，打乱动作是将地址信号与挑战信号进行互斥或运算，其详细动作不再赘述。
再者，本发明的随机码产生器更可以连续地产生随机码流(random codestream)。请参照图8，其所绘示为本发明随机码产生器的第四实施例。随机码产生器800包括PUF乱度库110、地址Y译码器805、地址Y产生器807、地址X译码器806、地址X产生器808、密钥储存电路130以及处理电路120。
相较于第一实施例的随机码产生器100，第四实施例的随机码产生器800的差异在于地址Y译码器805、地址Y产生器807、地址X译码器806、地址X产生器808。以下仅说明地址Y译码器805、地址Y产生器807、地址X译码器806、地址X产生器808的运作关系，其他部分则不再赘述。
根据本发明的第四实施例，地址Y产生器807接收频率信号CLK1，并产生地址Y信号Addr_Y至地址Y译码器805。地址X产生器808接收频率信号CLK2，并产生地址X信号Addr_X至地址X译码器806。因此，地址Y产生器807可根据频率信号CLK1持续地产生地址Y信号Addr_Y；而地址X产生器808可根据频率信号CLK2持续地产生地址X信号Addr_X。
其中，地址Y产生器807与地址X产生器806可由线性反馈移位寄存器(linearfeedback shift register，简称LFSR)，使得地址Y产生器807产生随机的地址Y信号Addr_Y，且地址X产生器808产生随机的地址X信号Addr_X。因此，随着频率信号CLK1与频率信号CLK2的变化，处理电路120即可产生随机码流(random code stream)。
当然，除了利用线性反馈移位寄存器来实现之外，地址Y产生器807与地址X产生器806也可由确定性随机数发生器(deterministic random bit generator，简称DRBG)来实现，亦可使地址Y产生器807产生随机的地址Y信号Addr_Y，且地址X产生器808产生随机的地址X信号Addr_X。
由以上的说明可知，本发明提出一种随机码产生器。由PUF乱度库110所产生的输出数据Do会经由处理电路120进一步处理成为随机码Code_r。由于PUF乱度库110所产生的输出数据Do不会被作为随机码，因此随机码不容易被破解并使得半导体芯片具有较佳的数据安全防护能力(data security)。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作各种之更动与润饰。因此，本发明所要求的保护范围当以权利要求限定为准。

Claims (20)

1.一种随机码产生器，包括：
一地址Y译码器，具有多条Y控制线，且该地址Y译码器根据一第一地址Y信号来选择性地动作该些Y控制线；
一地址X译码器，具有多条X控制线，且该地址X译码器根据一第一地址X信号来选择性地动作该些X控制线；
一PUF乱度库，连接至该些Y控制线与该些X控制线，其中该PUF乱度库根据动作的Y控制线与X控线来产生一输出数据；
一处理电路，连接至该PUF乱度库以接收该输出数据；以及
一密钥储存电路，连接至该PUF乱度库以接收多个乱度密钥；
其中，于该随机码产生器的一正常运作时，该密钥储存电路提供至少一乱度密钥至该处理电路，使得该处理电路根据该至少一乱度密钥来处理该输出数据并产生一随机码；
其中，该地址Y译码器接收一第二地址Y信号并进行一打乱动作后产生该第一地址Y信号；以及，该地址X译码器接收一第二地址X信号并进行该打乱动作后产生该第一地址X信号。
2.如权利要求1所述的随机码产生器，其中于该随机码产生器的一初始化运作时，该PUF乱度库提供该些乱度密钥至该密钥储存电路。
3.如权利要求1所述的随机码产生器，其中该处理电路包括一顺序逻辑电路，接收该输出数据与一第一乱度密钥并产生一顺序调整数据。
4.如权利要求3所述的随机码产生器，其中该处理电路包括一纠结逻辑电路，接收该顺序调整数据与一第二乱度密钥并产生一纠结数据。
5.如权利要求4所述的随机码产生器，其中该处理电路包括一加密逻辑电路，接收该纠结数据与一第三乱度密钥并产生一加密数据，且该加密数据为该随机码。
6.如权利要求3所述的随机码产生器，其中该处理电路包括一加密逻辑电路，接收该顺序调整数据与一第二乱度密钥并产生一加密数据。
7.如权利要求6所述的随机码产生器，其中该处理电路包括一纠结逻辑电路，接收该加密数据与一第三乱度密钥并产生一纠结数据，且该纠结数据为该随机码。
8.如权利要求1所述的随机码产生器，其中该处理电路包括一纠结逻辑电路，接收该输出数据与一第一乱度密钥并产生一纠结数据。
9.如权利要求8所述的随机码产生器，其中该处理电路包括一顺序逻辑电路，接收该纠结数据与一第二乱度密钥并产生一顺序调整数据。
10.如权利要求9所述的随机码产生器，其中该处理电路包括一加密逻辑电路，接收该顺序调整数据与一第三乱度密钥并产生一加密数据，且该加密数据为该随机码。
11.如权利要求8所述的随机码产生器，其中该处理电路包括一加密逻辑电路，接收该纠结数据与一第二乱度密钥并产生一加密数据。
12.如权利要求11所述的随机码产生器，其中该处理电路包括一顺序调整电路，接收该加密数据与一第三乱度密钥并产生一顺序调整数据，且该顺序调整数据为该随机码。
13.如权利要求1所述的随机码产生器，其中该处理电路包括一加密逻辑电路，接收该输出数据与一第一乱度密钥并产生一加密数据。
14.如权利要求13所述的随机码产生器，其中该处理电路包括一顺序逻辑电路，接收该加密数据与一第二乱度密钥并产生一顺序调整数据。
15.如权利要求14所述的随机码产生器，其中该处理电路包括一纠结逻辑电路，接收该顺序调整数据与一第三乱度密钥并产生一纠结数据，且该纠结数据为该随机码。
16.如权利要求13所述的随机码产生器，其中该处理电路包括一纠结逻辑电路，接收该加密数据与一第二乱度密钥并产生一纠结数据。
17.如权利要求16所述的随机码产生器，其中该处理电路包括一顺序调整电路，接收该纠结数据与一第三乱度密钥并产生一顺序调整数据，且该顺序调整数据为该随机码。
18.如权利要求1所述的随机码产生器，其中该地址Y译码器与该地址X译码器连接至该密钥储存电路；该地址Y译码器接收该第二地址Y信号与一第一乱度密钥并进行该打乱动作后产生该第一地址Y信号；以及，该地址X译码器接收该第二地址X信号与一第二乱度密钥并进行该打乱动作后产生该第一地址X信号。
19.如权利要求1所述的随机码产生器，其中该地址Y译码器接收该第二地址Y信号与一第一挑战信号并进行该打乱动作后产生该第一地址Y信号；以及，该地址X译码器接收该第二地址X信号与一第二挑战信号并进行该打乱动作后产生该第一地址X信号。
20.一种随机码产生器，包括：
一地址Y译码器，具有多条Y控制线，且该地址Y译码器根据一第一地址Y信号来选择性地动作该些Y控制线；
一地址X译码器，具有多条X控制线，且该地址X译码器根据一第一地址X信号来选择性地动作该些X控制线；
一PUF乱度库，连接至该些Y控制线与该些X控制线，其中该PUF乱度库根据动作的Y控制线与X控线来产生一输出数据；
一处理电路，连接至该PUF乱度库以接收该输出数据；以及
一密钥储存电路，连接至该PUF乱度库以接收多个乱度密钥；
其中，于该随机码产生器的一正常运作时，该密钥储存电路提供至少一乱度密钥至该处理电路，使得该处理电路根据该至少一乱度密钥来处理该输出数据并产生一随机码；
其中，该地址Y译码器连接至一地址Y产生器以接收该第一地址Y信号；该地址X译码器连接至一地址X产生器以接收该第一地址X信号；且该地址Y产生器与该地址X产生器为一确定性随机数发生器或者一线性反馈移位寄存器。
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