JP2019121403A - ランダムコード発生装置 - Google Patents

Abstract

【課題】本発明の実施形態はランダムコード発生装置を供する。【解決手段】ランダムコード発生装置は、複数のＹ制御ラインを有して第１のＹアドレス信号に従って前記複数のＹ制御ラインを選択的にアクティベートさせるＹアドレスデコーダ、複数のＸ制御ラインを有して第１のＸアドレス信号に従って前記複数のＸ制御ラインを選択的にアクティベートさせるＸアドレスデコーダ、ＰＵＦエントロピープール、処理回路、及びエントロピーキー格納回路を有する。前記ＰＵＦエントロピープールは、前記のアクティベートしたＹ制御ライン及び前記のアクティベートしたＸ制御ラインに従って出力データを生成する。当該ランダムコード発生装置が通常動作状態であるとき、前記処理回路は、前記少なくとも１つのエントロピーキーに従って、前記出力データを処理してランダムコードにする。【選択図】図１

Description

本発明は、ランダムコード発生装置に関し、より詳細には、物理複製不能関数（ＰＵＦ）セルアレイを備えるランダムコード発生装置に関する。

物理複製不能関数（ＰＵＦ）技術は、半導体チップのデータを保護する新たな方法である。つまりＰＵＦ技術を利用することで、半導体チップのデータが盗まれるのを防ぐことができる。ＰＵＦ技術によると、半導体チップには、ランダムコードを供するランダムコード発生装置又は機構が備えられている。ランダムコードは、保護機能を実現する半導体チップの独自の識別コード（ＩＤコード）である。

一般的に、ＰＵＦ技術は、半導体チップの製造変数に従ってその半導体チップの独自のランダムコードを取得する。この製造関数は、半導体プロセスの変数を含む。つまり、たとえＰＵＦ半導体チップが厳密な製造プロセスによって製造される場合でも、ランダムコードは複製できない。従ってＰＵＦ半導体チップは、セキュリティ要求の高い用途で適切に利用される。しかも特許文献１は、ＰＵＦ技術、対応ＰＵＦアレイ、及び関連ランダムコード発生方法を開示する。一旦ＰＵＦセルアレイが無作為化されて登録されると、記録された中身が決定される。従って登録されたＰＵＦセルアレイはＰＵＦエントロピープールとも呼ばれる。

米国特許第９６１３７１４号公報

しかし当業者は、様々な方法を用いて登録されたＰＵＦセルアレイ（又はＰＵＦエントロピープール）の記録された中身を直接読み取ることでランダムコードを取得することができる。ランダムコードの中身が取得された後、半導体チップの独自の識別コード（ＩＤコード）が得られる。この状況下では、半導体チップ内の機密データが盗まれる恐れがある。

本発明の実施形態はランダムコード発生装置を供する。当該ランダムコード発生装置は、Ｙアドレスデコーダ、Ｘアドレスデコーダ、ＰＵＦエントロピープール、処理回路、及びエントロピーキー格納回路を有する。前記Ｙアドレスデコーダは複数のＹ制御ラインを有する。前記Ｙアドレスデコーダは、第１のＹアドレス信号に従って前記複数のＹ制御ラインを選択的にアクティベートさせる。前記Ｘアドレスデコーダは複数のＸ制御ラインを有する。前記Ｘアドレスデコーダは、第１のＸアドレス信号に従って前記複数のＸ制御ラインを選択的にアクティベートさせる。前記ＰＵＦエントロピープールは、前記複数のＹ制御ライン及び前記複数のＸ制御ラインに接続される。前記ＰＵＦエントロピープールは、前記のアクティベートしたＹ制御ライン及び前記のアクティベートしたＸ制御ラインに従って出力データを生成する。前記処理回路は、前記出力データを受信するように前記ＰＵＦエントロピープールに接続される。前記エントロピーキー格納回路は、前記ＰＵＦエントロピープールから複数のエントロピーキーを受信するように前記ＰＵＦエントロピープールに接続される。当該ランダムコード発生装置が通常動作状態であるとき、前記エントロピーキー格納回路は、前記複数のエントロピーキーのうちの少なくとも１つのエントロピーキーを前記処理回路へ供し、かつ、前記処理回路は、前記少なくとも１つのエントロピーキーに従って、前記出力データを処理してランダムコードにする。

本発明の多数の目的、特徴、及び利点は、添付図面を参照しながら以降の本発明の実施形態の詳細を読むことで容易に明らかになる。しかし本願で用いられている図面は、説明目的であり、限定と解されてはならない。

本発明の上記目的及び利点は、以降の本発明の実施形態の詳細な説明及び添付図面を検討した当業者には容易に明らかになる。
本発明の第１実施形態によるランダムコード発生装置のアーキテクチャを表す概略的ブロック図である。 本発明のランダムコード発生装置で用いられる典型的な処理回路を概略的に表している。 本発明のランダムコード発生装置で用いられる典型的な処理回路を概略的に表している。 本発明のランダムコード発生装置で用いられる典型的な処理回路を概略的に表している。 本発明のランダムコード発生装置で用いられる典型的な処理回路を概略的に表している。 本発明のランダムコード発生装置で用いられる典型的な処理回路を概略的に表している。 本発明のランダムコード発生装置で用いられるシーケンス論理回路の他の例を概略的に表している。 本発明のランダムコード発生装置で用いられるシーケンス論理回路の他の例を概略的に表している。 本発明のランダムコード発生装置で用いられるシーケンス論理回路の他の例を概略的に表している。 本発明のランダムコード発生装置で用いられるエンタングルメント論理回路の他の例を概略的に表している。 本発明のランダムコード発生装置で用いられるエンタングルメント論理回路の他の例を概略的に表している。 本発明のランダムコード発生装置で用いられるエンタングルメント論理回路の他の例を概略的に表している。 本発明のランダムコード発生装置で用いられるエンタングルメント論理回路の他の例を概略的に表している。 本発明のランダムコード発生装置で用いられる暗号化論理回路の他の例を概略的に表している。 本発明の第２実施形態によるランダムコード発生装置のアーキテクチャを表す概略的ブロック図である。 本発明の第３実施形態によるランダムコード発生装置のアーキテクチャを表す概略的ブロック図である。 本発明の第４実施形態によるランダムコード発生装置のアーキテクチャを表す概略的ブロック図である。

図１は、本発明の第１実施形態によるランダムコード発生装置のアーキテクチャを表す概略的ブロック図である。ランダムコード発生装置１００は、ＰＵＦエントロピープール１１０、Ｙアドレスデコーダ１０５、Ｘアドレスデコーダ１０６、エントロピーキー格納回路１３０、及び処理回路１２０を有する。ＰＵＦエントロピープール１１０は、ｍ×ｎのＰＵＦセルＣ_{（０，０）}〜Ｃ_{(ｍ−１,ｎ−１)}を有するＰＵＦセルである。ＰＵＦエントロピープール１１０は、密度Ｋのエントロピーを有する。ここでＫはｍ×ｎである。エントロピーキー格納回路１３０は、多くの実施例を有する。たとえばエントロピーキー格納回路１３０は、複数のレジスタを有する。他の実施形態では、エントロピーキー格納回路１３０は、処理回路１２０に統合される。

たとえばＰＵＦエントロピープール１１０は、２５６×２５６ＰＵＦセルを有する。つまりｍ＝ｎ＝２５６である。Ｙアドレスデコーダ１０５は、２５６のＹ制御ラインＹ０〜Ｙ２５５を有する。Ｙ制御ラインＹ０〜Ｙ２５５は、ＰＵＦエントロピープール１１０に接続される。Ｙアドレスデコーダ１０５は、Ｙアドレス信号Ａｄｄｒ＿Ｙに従って、２５６のＹ制御ラインＹ０〜Ｙ２５５のうちの一をアクティベートさせる。Ｘアドレスデコーダ１０６は、２５６のＸ制御ラインＸ０〜Ｘ２５５を有する。Ｘ制御ラインＸ０〜Ｘ２５５は、ＰＵＦエントロピープール１１０に接続される。Ｘアドレスデコーダ１０６は、Ｘアドレス信号Ａｄｄｒ＿Ｘに従って、２５６のＸ制御ラインＸ０〜Ｘ２５５のうちの一をアクティベートさせる。

Ｙアドレス信号Ａｄｄｒ＿ＹとＸアドレス信号Ａｄｄｒ＿Ｘの各々は、８ビットを含む。Ｙアドレス信号Ａｄｄｒ＿Ｙ及びＸアドレス信号Ａｄｄｒ＿Ｘに従って、ＰＵＦエントロピープール１１０中の任意のＰＵＦセルが選択される。たとえばＹアドレス信号Ａｄｄｒ＿Ｙが“００００００００”で、かつ、Ｘアドレス信号Ａｄｄｒ＿Ｘが“００００００００”である場合、Ｙ制御ラインＹ０及びＸ制御ラインＸ０がアクティベートされる。その間、ＰＵＦエントロピープール１１０内のＰＵＦセルＣ_{（０，０）}が選択される。その結果、ＰＵＦセルＣ_{（０，０）}内に格納された中身が、出力データＤｏとしてＰＵＦエントロピープール１１０から出力される。

ＰＵＦエントロピープール１１０から第０列内の２５６ビットデータを出力するため、Ｙアドレス信号Ａｄｄｒ＿Ｙは“００００００００”で固定され、かつ、Ｘアドレス信号Ａｄｄｒ＿Ｘは、“００００００００”から“１１１１１１１１”へ順次増加する。つまりＹ制御ラインＹ０がアクティベートされ、かつ、２５６のＸ制御ラインＸ０〜Ｘ２５５が順次アクティベートされる。その結果、ＰＵＦエントロピープール１１０のＰＵＦセルの第０列Ｃ_{（０，０）}〜Ｃ_{(０,２５５)}内に格納される中身は、出力データＤｏとして出力される。

ＰＵＦエントロピープール１１０から第１列内の最初の１２８ビットデータを出力するため、Ｙアドレス信号Ａｄｄｒ＿Ｙは“０００００００１”で固定され、かつ、Ｘアドレス信号Ａｄｄｒ＿Ｘは、“００００００００”から“０１１１１１１１”へ順次増加する。つまりＹ制御ラインＹ１がアクティベートされ、かつ、１２８のＸ制御ラインＸ０〜Ｘ１２７が順次アクティベートされる。その結果、ＰＵＦエントロピープール１１０のＰＵＦセルの第１列Ｃ_{（１，０）}〜Ｃ_{(１,１２７)}内に格納される中身は、出力データＤｏとして出力される。

上述したように、ＰＵＦエントロピープール１１０は、Ｙアドレス信号Ａｄｄｒ＿Ｙ及びＸアドレス信号Ａｄｄｒ＿Ｘに従って、出力データＤｏを生成する。出力データＤｏは、最小１ビットで最大２５６×２５６ビットを有する。以降、２５６ビットを有する出力データＤｏを図示する際の例として取り上げることにする。出力データＤｏの例は限定されないことに留意して欲しい。

ランダムコード発生装置１００が通常動作状態となる前、初期化プロセスが実行される。初期化プロセスの間、ＰＵＦエントロピープール１１０は、複数のエントロピーキーＫｅｙ＿１〜Ｋｅｙ＿ｘをエントロピーキー格納回路１３０へ供する。たとえばランダムコード発生装置１００の初期化プロセスの間、２５６ビットデータの一列は、ＰＵＦエントロピープール１１０からエントロピーキー格納回路１３０へ出力され、かつ、第１エントロピーキーＫｅｙ＿１として用いられる。同様に、２５６ビットデータのｘ列は、ＰＵＦエントロピープール１１０からエントロピーキー格納回路１３０へ出力され、かつ、エントロピーキーＫｅｙ＿１〜Ｋｅｙ＿ｘとして用いられる。

ランダムコード発生装置１００が通常動作状態であるとき、エントロピーキー格納回路１３０は、少なくとも１つのエントロピーキーを処理回路１２０へ供する。つまりランダムコード発生装置１００が通常動作状態であるとき、ＰＵＦエントロピープール１１０からの出力データＤｏは、処理回路１２０へ入力される。しかもエントロピーキー格納回路１３０は、少なくとも１つのエントロピーキーを処理回路１２０へ供する。少なくとも１つのエントロピーキーに従って、処理回路１２０は、出力データＤｏを処理してランダムコードＣｏｄｅ＿ｒを生成する。図２Ａ〜図２Ｅを参照しながら、処理回路１２０の複数の例について説明する。

図２Ａに示されているように、処理回路１２０はシーケンス論理回路２２０を有する。シーケンス論理回路２２０は、非対称的な交換をしながらシーケンス調節プロセスを実行する。シーケンス論理回路２２０はレジスタ２２１を有する。レジスタ２２１は環状シフトレジスタである。つまりレジスタ２２１内のビットは左から右へシフトされる（Ｌ→Ｒ）。

出力データＤｏは、レジスタ２２１によって受信され、かつ、格納される。つまりビットｂ２５５〜ｂ０の中身はｐ２５５〜ｐ０である。しかもレジスタ２２１は、第１エントロピーキーＫｅｙ＿１を受け取る。シーケンス論理回路２２０がシーケンス調節プロセスを実行する間、レジスタ２２１内の中身は、第１エントロピーキーＫｅｙ＿１の値に従って、右側へシフトされる。つまりレジスタ２２１内の中身は左から右へシフトされる（Ｌ→Ｒ）。シーケンス調節プロセスが完了した後、レジスタ２２１はランダムコードＣｏｄｅ＿ｒを生成する。

たとえば第１エントロピーキーＫｅｙ＿１の値は“１０”である。つまり右側へシフトされるビットの数は１０である。シーケンス論理回路２２０がシーケンス調節プロセスを実行した後、出力データＤｏのビットｂ９の中身ｐ９はランダムコードＣｏｄｅ＿ｒの最上位ビット（ＭＳＢ）となり、かつ、出力データＤｏのビットｂ１０の中身ｐ１０はランダムコードＣｏｄｅ＿ｒの最下位ビット（ＬＳＢ）となる。

明らかに、シーケンス調節プロセスが完了した後、シーケンス論理回路２２０によって生成されるランダムコードＣｏｄｅ＿ｒは、出力データＤｏとは異なる。

図２Ｂに示されているように、処理回路１２０はエンタングルメント論理回路２３０を有する。エンタングルメント論理回路２３０は、２つのレジスタ２３２，２３４及び複数のＸＯＲゲート９０００〜９２５５を有する。エンタングルメント論理回路２３０が、出力データＤｏ及び第１エントロピーキーＫｅｙ＿１にＸＯＲ操作を実行した後、ランダムコードＣｏｄｅ＿ｒが生成される。

たとえば、レジスタ２３２は出力データＤｏ（つまりｐ２５５〜ｐ０）を受け取り、レジスタ２３４は第１エントロピーキーＫｅｙ＿１（つまりｋ２５５〜ｋ０）を受け取る。出力データＤｏのビットｂ０の中身ｐ０及び第１エントロピーキーＫｅｙ＿１のビットｂ０の中身ｋ０についてのＸＯＲ操作が、ＸＯＲゲート９０００によって実行された後、ランダムコードＣｏｄｅ＿ｒのビットｂ０の中身ｃ０が生成される。上記プロセスが反復して行われた後、ランダムコードＣｏｄｅ＿ｒの他のビットｃ２５５〜ｃ１が生成される。

明らかに、エンタングルメント論理回路２３０によって生成されるランダムコードＣｏｄｅ＿ｒは、出力データＤｏとは異なる。

図２Ｃに示されているように、処理回路１２０は暗号化論理回路２５０を有する。暗号化論理回路２５０は、２つのレジスタ２５４，２５６及びデータ暗号化標準回路（ＤＥＳ）２５２を有する。

レジスタ２５４は、出力データＤｏを受け取り、かつ、格納する。

レジスタ２５６は、第１エントロピーキーＫｅｙ＿１を受け取り、かつ、格納する。データ暗号化標準回路２５２は、出力データＤｏ及び第１エントロピーキーＫｅｙ＿１を受け取る。ＤＥＳ標準に従って、データ暗号化標準回路２５２は、出力データＤｏ及び第１エントロピーキーＫｅｙ＿１に従って暗号化プロセスを実行してランダムコードＣｏｄｅ＿ｒを生成する。

明らかに、シーケンス調節プロセスが完了した後、暗号化論理回路２５０によって生成されるランダムコードＣｏｄｅ＿ｒは、出力データＤｏとは異なる。

他の実施形態では、処理回路１２０は、シーケンス論理回路２２０、エンタングルメント論理回路２３０、及び暗号化論理回路２５０のうちの任意の２つの結合を含む。

図２Ｄに示されているように、処理回路１２０は、第１論理回路２６２及び第２論理回路２６４を有する。第１論理回路２６２は、出力データＤｏ及び第１エントロピーキーＫｅｙ＿１を受け取り、かつ、第１処理済みデータＤｐ１を生成する。第２論理回路２６４は、第１処理済みデータＤｐ１及び第２エントロピーキーＫｅｙ＿２を受け取り、かつ、ランダムコードＣｏｄｅ＿ｒを生成する。

ある実施形態では、第１論理回路２６２は暗号化論理回路２５０で、かつ、第２論理回路２６４はエンタングルメント論理回路２３０である。暗号化論理回路２５０によって生成される第１処理済みデータＤｐ１は暗号化データである。ランダムコードＣｏｄｅ＿ｒは、エンタングルメント論理回路２３０によって生成される。

他の実施形態では、第１論理回路２６２はエンタングルメント論理回路２３０で、かつ、第２論理回路２６４は暗号化論理回路２５０である。他の実施形態では、第１論理回路２６２はシーケンス論理回路２２０で、かつ、第２論理回路２６４はエンタングルメント論理回路２３０である。他の実施形態では、第１論理回路２６２はエンタングルメント論理回路２３０で、かつ、第２論理回路２６４はシーケンス論理回路２２０である。他の実施形態では、第１論理回路２６２はシーケンス論理回路２２０で、かつ、第２論理回路２６４は暗号化論理回路２５０である。他の実施形態では、第１論理回路２６２は暗号化論理回路２５０で、かつ、第２論理回路２６４はシーケンス論理回路２２０である。

他の実施形態では、処理回路１２０は、シーケンス論理回路２２０、エンタングルメント論理回路２３０、及び暗号化論理回路２５０の結合を含む。

図２Ｅに示されているように、処理回路１２０は、第１論理回路２７２、第２論理回路２７４、及び第３論理回路２７６を有する。第１論理回路２７２は、出力データＤｏ及び第１エントロピーキーＫｅｙ＿１を受け取り、かつ、第１処理済みデータＤｐ１を生成する。第２論理回路２７４は、第１処理済みデータＤｐ１及び第２エントロピーキーＫｅｙ＿２を受け取り、かつ、第２処理済みデータＤｐ２を生成する。第３論理回路２７６は、第２処理済みデータＤｐ２及び第３エントロピーキーＫｅｙ＿３を受け取り、かつ、ランダムコードＣｏｄｅ＿ｒを生成する。

ある実施形態では、第１論理回路２７２はシーケンス論理回路２２０で、第２論理回路２７４はエンタングルメント論理回路２３０で、かつ、第３論理回路２７６は暗号化論理回路２５０である。シーケンス論理回路２２０によって生成される第１処理済みデータＤｐ１はシーケンス調節済みデータである。エンタングルメント論理回路２３０によって生成される第２処理済みデータＤｐ２はエンタングルメント済みデータである。ランダムコードＣｏｄｅ＿ｒは、暗号化論理回路２５０によって生成される。

上述したように、ランダムコード発生装置１００が通常動作状態であるとき、ＰＵＦエントロピープール１１０は、ＰＵＦエントロピープール１１０は、Ｙアドレス信号Ａｄｄｒ＿Ｙ及びＸアドレス信号Ａｄｄｒ＿Ｘに従って、出力データＤｏを生成する。ＰＵＦエントロピープール１１０からの出力データＤｏは、処理回路１２０へ入力される。しかもエントロピーキー格納回路１３０は、少なくとも１つのエントロピーキーを処理回路１２０へ供する。少なくとも１つのエントロピーキーによって、処理回路１２０は、出力データＤｏを処理してランダムコードＣｏｄｅ＿ｒにする。

しかも図２Ａに示されているように、シーケンス論理回路２２０は、出力データＤｏのビットの順序を変更し得る。しかもシーケンス論理回路２２０の例は限定されない。シーケンス論理回路２２０の他の例は以下で表される。

図３Ａ〜図３Ｃは、本発明のランダムコード発生装置で用いられるシーケンス論理回路の他の例を概略的に表している。

図３Ａを参照してください。シーケンス論理回路３２０は、対称的に交換しながらシーケンス調節プロセスを実行する。シーケンス論理回路３２０は、２つのレジスタ３２２と３２４を有する。レジスタ３２２は、２５６ビットの出力データＤｏを受け取る。出力データＤｏは４つの部分Ｐ１〜Ｐ４に分割される。レジスタ３２２内のビットｂ２５５〜ｂ１９２の中身は、出力データＤｏの第１部分Ｐ１である。レジスタ３２２内のビットｂ１９１〜ｂ１２８の中身は、出力データＤｏの第２部分Ｐ２である。レジスタ３２２内のビットｂ１２７〜ｂ６４の中身は、出力データＤｏの第３部分Ｐ３である。レジスタ３２２内のビットｂ６３〜ｂ０の中身は、出力データＤｏの第４部分Ｐ４である。

シーケンス論理回路３２０がシーケンス調節プロセスを実行する間、第１部分Ｐ１及び第２部分Ｐ２は相互に交換され、かつ、第３部分Ｐ３及び第４部分Ｐ４は相互に交換される。その結果、ランダムコードＣｏｄｅ＿ｒが生成され、かつ、レジスタ３２４に格納される。シーケンス調節プロセスが完了した後、レジスタ３２４内のビットｂ２５５〜ｂ１９２の中身は出力データＤｏの第２部分Ｐ２で、レジスタ３２４内のビットｂ１９１〜ｂ１２８の中身は出力データＤｏの第１部分Ｐ１で、レジスタ３２４内のビットｂ１２７〜ｂ６４の中身は出力データＤｏの第４部分Ｐ４で、かつ、レジスタ３２４内のビットｂ６３〜ｂ０の中身は出力データＤｏの第３部分Ｐ３である。

シーケンス調節プロセスの例は限定されない。つまり対称的に交換するシーケンス調節プロセスの他の例も可能である。たとえば他の実施形態では、出力データＤｏもまた４つの部分Ｐ１〜Ｐ４に分割される。シーケンス調節プロセスが実行される間、第４部分Ｐ４及び第１部分Ｐ１は相互に交換され、かつ、第３部分Ｐ３及び第２部分Ｐ２は相互に交換される。その結果、ランダムコードＣｏｄｅ＿ｒが生成される。

図３Ｂを参照してください。シーケンス論理回路３３０は、対称的に交換しながらシーケンス調節プロセスを実行する。シーケンス論理回路３３０は、３つのレジスタ３３２，３３４，３３６及び複数のＸＯＲゲート８０００〜８２５５を有する。レジスタ３３２は、出力データＤｏを受け取る。ビットｂ２５５〜ｂ０の中身はｐ２５５〜ｂ０である。レジスタ３３４は、第１エントロピーキーＫｅｙ＿１を受け取る。

第１エントロピーキーＫｅｙ＿１の１バイト及びレジスタ３３２のビットｂ２５５〜ｂ０についてのＸＯＲ操作が実行された後、新たなビットが生成される。

たとえば第１エントロピーキーＫｅｙ＿１の１バイトは“１０１０１０１０”である。ビットｂ２５５（“１１１１１１１１”）及び第１エントロピーキーＫｅｙ＿１（“１０１０１０１０”）でＸＯＲ操作が実行された後、新たなビットはｂ８５（“０１０１０１０１”）である。その結果レジスタ３３６内のビットｂ８５の中身はｐ２５５となる。同様に、ビットｂ２５４（“１１１１１１１０”）及び第１エントロピーキーＫｅｙ＿１（“１０１０１０１０”）でＸＯＲ操作が実行された後、新たなビットはｂ８４（“０１０１０１００”）である。その結果、レジスタ３３６内のビットｂ８４の中身はｐ２５４となる。同様に、ビットｂ１（“０００００００１”）及び第１エントロピーキーＫｅｙ＿１（“１０１０１０１０”）でＸＯＲ操作が実行された後、新たなビットはｂ１７１（“０１０１０１００”）である。その結果、レジスタ３３６内のビットｂ１７１の中身はｐ１となる。同様に、ビットｂ０（“００００００００”）及び第１エントロピーキーＫｅｙ＿１（“１０１０１０１０”）でＸＯＲ操作が実行された後、新たなビットはｂ１７０（“１０１０１０１０”）である。その結果、レジスタ３３６内のビットｂ１７０の中身はｐ０となる。他は同じようにして導き出すことができる。

その結果、シーケンス調節プロセスが完了した後、レジスタ３３６の中身はランダムコードＣｏｄｅ＿ｒとなる。

図３Ｃを参照してください。シーケンス論理回路３４０は、対称的な交換と非対称的な交換の両方でシーケンス調節プロセスを実行する。シーケンス論理回路３４０は、３つのレジスタ３４２，３４４，３４６及びルックアップテーブル３４８を有する。レジスタ３４２は、出力データＤｏを受け取る。レジスタ３４４は、第１エントロピーキーＫｅｙ＿１を受け取る。レジスタ３４６は、ランダムコードＣｏｄｅ＿ｒを生成する。しかも、シーケンス論理回路３４０の動作モードは、ルックアップテーブル３４８内に記録される。

ルックアップテーブル３４８の中身によると、第１エントロピーキーＫｅｙ＿１の値が奇数のとき、シーケンス論理回路３４０は、対称的に交換しながら（図３Ａ参照）シーケンス調節プロセスを実行してＣｏｄｅ＿ｒを生成する。他方、第１エントロピーキーＫｅｙ＿１の値が偶数のとき、シーケンス論理回路３４０は、非対称的に交換しながらシーケンス調節プロセスを実行してランダムコードＣｏｄｅ＿ｒを生成する（図２Ａ又は図３Ｂ参照）。

ルックアップテーブル３４８内に記録されるシーケンス論理回路３４０の動作モードの数は限定されないことに留意して欲しい。つまりルックアップテーブル３４８の中身は、より多くのシーケンス論理回路３４０の動作モードを含んでよい。

図２Ｂに示されているエンタングルメント論理回路２３０は変更されてよい。他のエンタングルメント論理回路の例について以降で説明する。

図４Ａ〜図４Ｄは、本発明のランダムコード発生装置で用いられるエンタングルメント論理回路の他の例を概略的に表している。

図４Ａに示されているように、エンタングルメント論理回路４３０はハッシュ回路４３２を有する。ハッシュ回路４３２は、ハッシュ関数Ｈ（Ｘ）の動作を実行する。ハッシュ関数Ｈ（Ｘ）によって、任意のサイズを有するデータが、サイズが一定のハッシュ値にマッピングされる。たとえばハッシュ関数Ｈ（Ｘ）はＳＨＡ２５６ハッシュ関数である。任意のサイズを有するデータがＳＨＡ２５６ハッシュ関数に入力された後、２５６ビットのハッシュ値が生成される。２５６ビットのハッシュ値はランダムコードＣｏｄｅ＿ｒとして用いられてよい。

図４Ａに示されているように、ハッシュ回路４３２は、出力データＤｏを受け取る。ハッシュ回路４３２が出力データＤｏにハッシュ関数操作を実行した後、２５６ビットのハッシュ値が生成されてランダムコードＣｏｄｅ＿ｒとして用いられる。つまりランダムコードＣｏｄｅ＿ｒ＝Ｈ（Ｄｏ）である。

図４Ｂに示されているように、エンタングルメント論理回路４４０はハッシュ回路４４２を有する。ハッシュ回路４４２は、出力データＤｏ及び第１エントロピーキーＫｅｙ＿１を受け取る。ハッシュ回路４４２が出力データＤｏ及び第１エントロピーキーＫｅｙ＿１にハッシュ関数操作を実行した後、２５６ビットの第１ハッシュ値Ｈ（Ｄｏ）及び２５６ビットの第２ハッシュ値Ｈ（Ｋｅｙ＿１）が生成される。

その後２５６ビットの第１ハッシュ値Ｈ（Ｄｏ）及び２５６ビットの第２ハッシュ値Ｈ（Ｋｅｙ＿１）は、統合されて５１２ビットの統合データＨ（Ｄｏ）＋Ｈ（Ｋｅｙ＿１）となる。続いて５１２ビットの統合データＨ（Ｄｏ）＋Ｈ（Ｋｅｙ＿１）は、ハッシュ回路４４２によって受け取られる。ハッシュ回路４４２が統合データＨ（Ｄｏ）＋Ｈ（Ｋｅｙ＿１）にハッシュ関数操作を実行した後、２５６ビットの第３ハッシュ値Ｈ（Ｈ（Ｄｏ）＋Ｈ（Ｋｅｙ＿１））が生成されてランダムコードＣｏｄｅ＿ｒとして用いられる。つまりランダムコードＣｏｄｅ＿ｒ＝Ｈ（Ｈ（Ｄｏ）＋Ｈ（Ｋｅｙ＿１））である。

図４Ｂの変形例では、エンタングルメント論理回路４４０は、出力データＤｏ及び２つ以上のエントロピーキーを受け取る。たとえばハッシュ回路４４２が、出力データＤｏ、第１エントロピーキーＫｅｙ＿１、第２エントロピーキーＫｅｙ＿２、及び第３エントロピーキーＫｅｙ＿３にハッシュ関数操作を実行した後、１０２４ビットの統合データが生成される。ハッシュ回路４４２が、１０２４ビットの統合データにハッシュ関数操作を実行した後、２５６ビットのハッシュ値が生成されてランダムコードＣｏｄｅ＿ｒとして用いられる。

図４Ｃの変形例では、エンタングルメント論理回路４５０は、出力データＤｏ及び２つ以上のエントロピーキーを受け取る。たとえばハッシュ回路４５２は、出力データＤｏ、第１エントロピーキーＫｅｙ＿１、第２エントロピーキーＫｅｙ＿２、第３エントロピーキーＫｅｙ＿３、及び第４エントロピーキーＫｅｙ＿４にハッシュ関数操作を実行する。出力データＤｏ、第１エントロピーキーＫｅｙ＿１、第２エントロピーキーＫｅｙ＿２、第３エントロピーキーＫｅｙ＿３、及び第４エントロピーキーＫｅｙ＿４にＸＯＲ操作が実行された後、２５６ビットの操作データが生成される。ハッシュ回路４５２が２５６ビットの操作データにハッシュ関数操作を実行した後、２５６ビットのハッシュ値が生成されてランダムコードＣｏｄｅ＿ｒとして用いられる。

図４Ｄに示されているように、エンタングルメント論理回路４６０はハッシュ回路４６２を有する。ハッシュ回路４６２は、出力データＤｏ及び第１エントロピーキーＫｅｙ＿１を受け取る。ハッシュ回路４６２が出力データＤｏ及び第１エントロピーキーＫｅｙ＿１にハッシュ関数操作を実行した後、２５６ビットの第１ハッシュ値Ｈ（Ｄｏ）及び２５６ビットの第２ハッシュ値Ｈ（Ｋｅｙ＿１）が生成される。

エンタングルメント論理回路４６０が、第１ハッシュ値Ｈ（Ｄｏ）及び２５６ビットの第２ハッシュ値Ｈ（Ｋｅｙ＿１）にＸＯＲ操作を実行した後、２５６ビットのランダムコードＣｏｄｅ＿ｒが生成される。

図４Ｄの変形例では、エンタングルメント論理回路４６０は、出力データＤｏ及び２つ以上のエントロピーキーを受け取る。たとえばハッシュ回路４６２が、出力データＤｏ、第１エントロピーキーＫｅｙ＿１、第２エントロピーキーＫｅｙ＿２、及び第３エントロピーキーＫｅｙ＿３にそれぞれハッシュ関数操作を実行した後、４つの２５６ビットのハッシュ値が生成される。続いて４つの２５６ビットのハッシュ値にＸＯＲ操作が実行される。その結果２５６ビットのランダムコードＣｏｄｅ＿ｒが生成される。

図２Ｃに示されている暗号化論理回路２５０は変更されてよい。他の暗号化論理回路の例について以降で説明する。

図５は、本発明のランダムコード発生装置で用いられる暗号化論理回路の他の例を概略的に表している。暗号化論理回路５５０は、２つのレジスタ５５４，５５６及び改良型暗号化標準回路（ＡＥＳ）５５２を有する。レジスタ５５４は出力データＤｏを受け取る。レジスタ５５６は第１エントロピーキーＫｅｙ＿１を受け取る。暗号化論理回路５５０が暗号化プロセスを実行する間、改良型暗号化標準回路５５２は、出力データＤｏ及び第１エントロピーキーＫｅｙ＿１を受け取り、ランダムコードＣｏｄｅ＿ｒを生成する。

上記記載から、本発明の第１実施形態はランダムコード発生装置１００を供する。Ｙアドレスデコーダ１０５は、Ｙアドレス信号Ａｄｄｒ＿Ｙに従って、２５６のＹ制御ラインＹ０〜Ｙ２５５をアクティベートさせる。Ｘアドレスデコーダ１０６は、Ｘアドレス信号Ａｄｄｒ＿Ｘに従って、２５６のＸ制御ラインＸ０〜Ｘ２５５をアクティベートさせる。

他の実施形態では、Ｙアドレス信号Ａｄｄｒ＿Ｙ及びＸアドレス信号Ａｄｄｒ＿Ｘは、スクランブル作用に服する。それに加えて、２５６のＹ制御ラインＹ０〜Ｙ２５５はスクランブルされたＹアドレス信号い従ってアクティベートされ、かつ、２５６のＸ制御ラインＸ０〜Ｘ２５５はスクランブルされたＹアドレス信号に従ってアクティベートされる。

図６は、本発明の第２実施形態によるランダムコード発生装置のアーキテクチャを表す概略的ブロック図である。ランダムコード発生装置６００は、ＰＵＦエントロピープール１１０、Ｙアドレスデコーダ６０５、Ｘアドレスデコーダ６０６、エントロピーキー格納回路６３０、及び処理回路１２０を有する。ランダムコード発生装置１００と比較すると、ランダムコード発生装置６００のＹアドレスデコーダ６０５、Ｘアドレスデコーダ６０６、及びエントロピーキー格納回路６３０が異なる。簡明を期すため、以降ではＹアドレスデコーダ６０５、Ｘアドレスデコーダ６０６、及びエントロピーキー格納回路６３０の関係についてのみ説明する。

この実施形態では、エントロピーキー格納回路６３０は、複数のエントロピーキーを処理回路１２０へ供する。しかもエントロピーキー格納回路６３０はさらに、Ｙアドレスデコーダ６０５及びＸアドレスデコーダ６０６へエントロピーキーを供する。たとえばエントロピーキー格納回路６３０は、第１エントロピーキーＫｅｙ＿１をＹアドレスデコーダ６０５へ供し、かつ、第２エントロピーキーＫｅｙ＿２をＸアドレスデコーダ６０６へ供する。

最初にＹアドレスデコーダ６０５は、Ｙアドレス信号Ａｄｄｒ＿Ｙ及び第１エントロピーキーＫｅｙ＿１にスクランブル作用を実行するので、スクランブルＹアドレス信号が生成される。Ｙアドレスデコーダ６０５は、スクランブルＹアドレス信号に従って２５６のＹ制御ラインＹ０〜Ｙ２５５をアクティベートさせる。同様に、Ｘアドレスデコーダ６０６は、Ｘアドレス信号Ａｄｄｒ＿Ｘ及び第２エントロピーキーＫｅｙ＿２にスクランブル作用を実行するので、スクランブルＸアドレス信号が生成される。Ｘアドレスデコーダ６０６は、スクランブルＸアドレス信号に従って２５６のＸ制御ラインＸ０〜Ｘ２５５をアクティベートさせる。ある実施形態では、スクランブル作用は、アドレス信号（つまりＹアドレス信号又はＸアドレス信号）とそのアドレス信号に係るエントロピーキーへのＸＯＲ操作を意味する。

上述の説明から、本発明の第２実施形態はランダムコード発生装置６００を供する。Ｙアドレス信号Ａｄｄｒ＿Ｙ及びＸアドレス信号Ａｄｄｒ＿Ｘは、エントロピーキー格納回路６３０に従ってスクランブルされる。

図７は、本発明の第３実施形態によるランダムコード発生装置のアーキテクチャを表す概略的ブロック図である。ランダムコード発生装置７００は、ＰＵＦエントロピープール１１０、Ｙアドレスデコーダ７０５、Ｘアドレスデコーダ７０６、エントロピーキー格納回路１３０、及び処理回路１２０を有する。ランダムコード発生装置１００と比較すると、ランダムコード発生装置７００のＹアドレスデコーダ７０５及びＸアドレスデコーダ７０６が異なる。簡明を期すため、以降ではＹアドレスデコーダ７０５とＸアドレスデコーダ７０６との関係についてのみ説明する。

この実施形態では、Ｙアドレスデコーダ７０５は、Ｙアドレス信号Ａｄｄｒ＿Ｙ及び第１チャンレンジ信号Ｄｃ１を受け取り、かつ、Ｘアドレスデコーダ７０６は、Ｙアドレス信号Ａｄｄｒ＿Ｘ及び第２チャンレンジ信号Ｄｃ２を受け取る。第１チャンレンジ信号Ｄｃ１及び第２チャンレンジ信号Ｄｃ２は、ランダムコード発生装置７００外の外部装置によって供される。

最初に、Ｙアドレスデコーダ７０５は、Ｙアドレス信号Ａｄｄｒ＿Ｙ及び第１チャンレンジ信号Ｄｃ１にスクランブル作用を実行することで、スクランブルＹアドレス信号が生成される。Ｙアドレスデコーダ７０５は、スクランブルＹアドレス信号に従って２５６のＹ制御ラインＹ０〜Ｙ２５５をアクティベートさせる。同様にＸアドレスデコーダ７０６は、Ｘアドレス信号Ａｄｄｒ＿Ｘ及び第２チャンレンジ信号Ｄｃ２にスクランブル作用を実行することで、スクランブルＸアドレス信号が生成される。Ｘアドレスデコーダ７０６は、スクランブルＸアドレス信号に従って２５６のＸ制御ラインＸ０〜Ｘ２５５をアクティベートさせる。ある実施形態では、スクランブル作用は、アドレス信号（つまりＹアドレス信号又はＸアドレス信号）とそのアドレス信号に係るチャレンジ信号へのＸＯＲ操作を意味する。

しかもランダムコード発生装置は、ランダムコード流を生成する機能を有する。図８は、本発明の第４実施形態によるランダムコード発生装置のアーキテクチャを表す概略的ブロック図である。ランダムコード発生装置８００は、ＰＵＦエントロピープール１１０、Ｙアドレスデコーダ８０５、Ｙアドレス発生装置８０７、Ｘアドレスデコーダ８０６、Ｘアドレス発生装置８０８、エントロピーキー格納回路１３０、及び処理回路１２０を有する。ランダムコード発生装置１００と比較すると、ランダムコード発生装置８００のＹアドレスデコーダ８０５、Ｙアドレス発生装置８０７、Ｘアドレスデコーダ８０６、Ｘアドレス発生装置８０８が異なる。簡明を期すため、以降ではＹアドレスデコーダ８０５、Ｙアドレス発生装置８０７、Ｘアドレスデコーダ８０６、及びＸアドレス発生装置８０８との関係についてのみ説明する。

この実施形態では、Ｙアドレス発生装置８０７は、クロック信号ＣＬＫ１を受け取り、かつ、Ｙアドレスデコーダ８０５によってＹアドレス信号Ａｄｄｒ＿Ｙを生成する。Ｘアドレス発生装置８０８は、クロック信号ＣＬＫ２を受け取り、かつ、Ｘアドレスデコーダ８０６によってＸアドレス信号Ａｄｄｒ＿Ｘを生成する。Ｙアドレス発生装置８０７は、クロック信号ＣＬＫ１に従ってＹアドレス信号Ａｄｄｒ＿Ｙを連続的に生成する。Ｘアドレス発生装置８０８は、クロック信号ＣＬＫ２に従ってＸアドレス信号Ａｄｄｒ＿Ｘを連続的に生成する。

ある実施形態では、Ｙアドレス発生装置８０７及びＸアドレス発生装置８０８は、線形帰還シフトレジスタ（ＬＦＳＲ）である。そのため、Ｙアドレス発生装置８０７はＹアドレス信号Ａｄｄｒ＿Ｙを生成し、かつ、Ｘアドレス発生装置８０８はＹアドレス信号Ａｄｄｒ＿Ｘを生成する。従って処理回路１２０は、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２に従ってランダムコード流を生成する。

他の実施形態では、Ｙアドレス発生装置８０７及びＸアドレス発生装置８０８は、決定論的乱数生成器である（ＤＲＢＧ）。そのため、Ｙアドレス発生装置８０７はＹアドレス信号Ａｄｄｒ＿Ｙを生成し、かつ、Ｘアドレス発生装置８０８はＹアドレス信号Ａｄｄｒ＿Ｘを生成する。

上述の説明から、本発明はランダムコード発生装置を供する。ＰＵＦエントロピープール１１０からの出力データＤｏは、処理回路１２０によって処理されてランダムコードＣｏｄｅ＿ｒとなる。ＰＵＦエントロピープール１１０からの出力データＤｏはランダムコードとして用いられないので、ランダムコードは容易には解読されない。その結果、ＰＵＦ半導体チップは、高いセキュリティ要求が課される用途において適切に用いられる。

本発明は現在のところ最も実用的かつ好適な実施形態と考えられるもので説明されてきたが、本発明は開示された実施形態に限定される必要がないことに留意して欲しい。対照的に、最広義の解釈と整合する添付の請求項の技術思想及び技術的範囲に含まれる様々な修正型及び同様の構成を網羅することで、そのようなすべての修正型及び同様の構造を含むことが意図されている。

Claims (20)

1. 複数のＹ制御ラインを有して、第１のＹアドレス信号に従って前記複数のＹ制御ラインを選択的にアクティベートさせるＹアドレスデコーダ、
   複数のＸ制御ラインを有して、第１のＸアドレス信号に従って前記複数のＸ制御ラインを選択的にアクティベートさせるＸアドレスデコーダ、
   前記複数のＹ制御ライン及び前記複数のＸ制御ラインに接続されて、前記のアクティベートしたＹ制御ライン及び前記のアクティベートしたＸ制御ラインに従って出力データを生成するＰＵＦエントロピープール、
   前記出力データを受信するように前記ＰＵＦエントロピープールに接続される処理回路、並びに、
   前記ＰＵＦエントロピープールから複数のエントロピーキーを受信するように前記ＰＵＦエントロピープールに接続されるエントロピーキー格納回路、
   を有する、ランダムコード発生装置であって、
   当該ランダムコード発生装置が通常動作状態であるとき、前記エントロピーキー格納回路は、前記複数のエントロピーキーのうちの少なくとも１つのエントロピーキーを前記処理回路へ供し、前記処理回路は、前記少なくとも１つのエントロピーキーに従って、前記出力データを処理してランダムコードにする、
   ランダムコード発生装置。
2. 請求項１に記載のランダムコード発生装置であって、当該ランダムコード発生装置の初期化プロセス中、前記ＰＵＦエントロピープールは、前記複数のエントロピーキーを前記エントロピーキー格納回路へ供する、ランダムコード発生装置。
3. 請求項１に記載のランダムコード発生装置であって、
   前記処理回路は、シーケンス論理回路を有し、
   前記シーケンス論理回路は、前記出力データ及び前記複数のエントロピーキーのうちの第１エントロピーキーを受け取り、シーケンス調節済みデータを生成する、
   ランダムコード発生装置。
4. 請求項３に記載のランダムコード発生装置であって、
   前記処理回路は、エンタングルメント論理回路をさらに有し、
   前記エンタングルメント論理回路は、前記シーケンス調節済みデータ及び前記複数のエントロピーキーのうちの第２エントロピーキーを受け取り、エンタングルメント済みデータを生成する、
   ランダムコード発生装置。
5. 請求項４に記載のランダムコード発生装置であって、
   前記処理回路は、暗号化論理回路をさらに有し、
   前記暗号化論理回路は、前記エンタングルメント済みデータ及び前記複数のエントロピーキーのうちの第３エントロピーキーを受け取り、暗号化済みデータを生成し、
   前記暗号化済みデータデータはランダムコードである、
   ランダムコード発生装置。
6. 請求項３に記載のランダムコード発生装置であって、
   前記処理回路は、暗号化論理回路をさらに有し、
   前記暗号化論理回路は、前記シーケンス調節済みデータ及び前記複数のエントロピーキーのうちの第２エントロピーキーを受け取り、暗号化済みデータを生成する、
   ランダムコード発生装置。
7. 請求項６に記載のランダムコード発生装置であって、
   前記処理回路は、エンタングルメント論理回路をさらに有し、
   前記エンタングルメント論理回路は、前記暗号化済みデータ及び前記複数のエントロピーキーのうちの第３エントロピーキーを受け取り、エンタングルメント済みデータを生成し、
   前記エンタングルメント済みデータはランダムコードである、
   ランダムコード発生装置。
8. 請求項１に記載のランダムコード発生装置であって、
   前記処理回路は、エンタングルメント論理回路をさらに有し、
   前記エンタングルメント論理回路は、前記出力データ及び前記複数のエントロピーキーのうちの第１エントロピーキーを受け取り、エンタングルメント済みデータを生成する、
   ランダムコード発生装置。
9. 請求項８に記載のランダムコード発生装置であって、
   前記処理回路は、シーケンス論理回路を有し、
   前記シーケンス論理回路は、前記エンタングルメント済みデータ及び前記複数のエントロピーキーのうちの第２エントロピーキーを受け取り、シーケンス調節済みデータを生成する、
   ランダムコード発生装置。
10. 請求項９に記載のランダムコード発生装置であって、
    前記処理回路は、暗号化論理回路をさらに有し、
    前記暗号化論理回路は、前記シーケンス調節済みデータ及び前記複数のエントロピーキーのうちの第３エントロピーキーを受け取り、暗号化済みデータを生成し、
    前記暗号化済みデータはランダムコードである、
    ランダムコード発生装置。
11. 請求項８に記載のランダムコード発生装置であって、
    前記処理回路は、暗号化論理回路をさらに有し、
    前記暗号化論理回路は、前記エンタングルメント済みデータ及び前記複数のエントロピーキーのうちの第２エントロピーキーを受け取り、暗号化済みデータを生成する、
    ランダムコード発生装置。
12. 請求項１１に記載のランダムコード発生装置であって、
    前記処理回路は、シーケンス論理回路を有し、
    前記シーケンス論理回路は、前記暗号化済みデータ及び前記複数のエントロピーキーのうちの第３エントロピーキーを受け取り、シーケンス調節済みデータを生成し、
    前記シーケンス調節済みデータはランダムコードである、
    ランダムコード発生装置。
13. 請求項１に記載のランダムコード発生装置であって、
    前記処理回路は、暗号化論理回路をさらに有し、
    前記暗号化論理回路は、前記出力データ及び前記複数のエントロピーキーのうちの第１エントロピーキーを受け取り、暗号化済みデータを生成する、
    ランダムコード発生装置。
14. 請求項１３に記載のランダムコード発生装置であって、
    前記処理回路は、シーケンス論理回路をさらに有し、
    前記シーケンス論理回路は、前記暗号化済みデータ及び前記複数のエントロピーキーのうちの第２エントロピーキーを受け取り、シーケンス調整済みデータを生成する、
    ランダムコード発生装置。
15. 請求項１４に記載のランダムコード発生装置であって、
    前記処理回路は、エンタングルメント論理回路をさらに有し、
    前記エンタングルメント論理回路は、前記シーケンス調整済みデータ及び前記複数のエントロピーキーのうちの第３エントロピーキーを受け取り、エンタングルメント済みデータを生成し、
    前記エンタングル済み済みデータはランダムコードである、
    ランダムコード発生装置。
16. 請求項１３に記載のランダムコード発生装置であって、
    前記処理回路は、エンタングルメント論理回路をさらに有し、
    前記エンタングルメント論理回路は、前記暗号化済みデータ及び前記複数のエントロピーキーのうちの第２エントロピーキーを受け取り、エンタングルメント済みデータを生成する、
    ランダムコード発生装置。
17. 請求項１６に記載のランダムコード発生装置であって、
    前記処理回路は、シーケンス論理回路を有し、
    前記シーケンス論理回路は、前記エンタングルメント済みデータ及び前記複数のエントロピーキーのうちの第３エントロピーキーを受け取り、シーケンス調節済みデータを生成し、
    前記シーケンス調節済みデータはランダムコードである、
    ランダムコード発生装置。
18. 請求項１に記載のランダムコード発生装置であって、
    前記Ｙアドレスデコーダ及び前記Ｘアドレスデコーダは、前記エントロピーキー格納回路に接続されることで、前記エントロピーキー格納回路から前記複数のエントロピーキーのうちの第１エントロピーキー及び第２エントロピーキーを受け取り、
    前記Ｙアドレスデコーダが、第２Ｙアドレス信号及び前記第１エントロピーキーにスクランブル作用を実行した後、前記第１Ｙアドレス信号が生成され、
    前記Ｘアドレスデコーダが、第２Ｘアドレス信号及び前記第２エントロピーキーにスクランブル作用を実行した後、前記第１Ｘアドレス信号が生成される、
    ランダムコード発生装置。
19. 請求項１に記載のランダムコード発生装置であって、
    前記Ｙアドレスデコーダ及び前記Ｘアドレスデコーダは、
    前記Ｙアドレスデコーダが、第２Ｙアドレス信号及び第１チャレンジ信号にスクランブル作用を実行した後、前記第１Ｙアドレス信号が生成され、
    前記Ｘアドレスデコーダが、第２Ｘアドレス信号及び第１チャレンジ信号にスクランブル作用を実行した後、前記第１Ｘアドレス信号が生成される、
    ランダムコード発生装置。
20. 請求項１に記載のランダムコード発生装置であって、
    前記Ｙアドレスデコーダは、Ｙアドレス発生装置に接続されることで、前記Ｙアドレス発生装置から前記第１Ｙアドレス信号を受け取り、
    前記Ｘアドレスデコーダは、Ｘアドレス発生装置に接続されることで、前記Ｘアドレス発生装置から前記第１Ｘアドレス信号を受け取り、
    前記Ｙアドレス発生装置及び前記Ｘアドレス発生装置は、決定論的乱数生成器又は線形帰還シフトレジスタである、
    ランダムコード発生装置。

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