JP7006887B2 - 乱数発生器及び出力乱数を生成する方法 - Google Patents

乱数発生器及び出力乱数を生成する方法 Download PDF

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Description

本開示は、乱数生成に関し、特に、乱数発生器及び出力乱数を生成する方法に関する。
乱数は、情報セキュリティ及び統計的サンプリングの分野で広く使用されている。乱数の生成とは、指定された分布に準拠する一連の予測されない独立した数の生成である。疑似乱数発生器は、シード（seed）を使用して一連の数を生成する。ランダムシードが不十分な場合に、ランダムシーケンスが不十分になり得、これは、暗号化システムの安全性が失われたり、又はサンプリング結果が不正確になったりする可能性がある。
本発明の実施形態によれば、乱数発生器は、静的（static）乱数発生器、少なくとも１つの動的エントロピー・ソース、カウンタ、及び結合回路を含む。静的乱数発生器は、初期乱数プール及び静的乱数プールを含み、且つ初期乱数プール及び静的乱数プールの一方から静的乱数列（random number sequence）を出力するために使用される。少なくとも１つの動的エントロピー・ソースは、動的エントロピー・ビットを生成するために使用される。カウンタは、少なくとも１つの動的エントロピー・ソースに結合され、且つ動的エントロピー・ビットに従って動的（dynamic）乱数列を生成するために使用される。結合回路は、静的乱数発生器及びカウンタに結合され、静的乱数列を受け取り、静的乱数列及び動的乱数列に従って真の乱数列をライブ乱数プールに出力するために使用される。静的乱数プールは、ライブ乱数プールが完全に更新されたときに更新される。
本発明の別の実施形態によれば、出力乱数を生成する方法は、初期化フェーズ中に、初期乱数プールから初期の静的乱数列を生成し、初期の静的乱数列及び初期の動的乱数列に従って初期の真の乱数列を生成し、且つ初期の真の乱数列に従って静的乱数プールを開始するステップと；動作フェーズ中に、出力乱数（output random number）を出力し、静的乱数プールから後続の静的乱数列を生成し、後続の静的乱数列及び後続の動的乱数列に従って後続の真の乱数列を生成し、且つ後続の真の乱数列に従って静的乱数プールを更新するステップと、を含む。
本発明のこれら及び他の目的は、様々な図及び図面に示される好ましい実施形態の以下の詳細な説明を読んだ後に、当業者には間違いなく明らかになるであろう。
本発明の実施形態による乱数発生器のブロック図である。 本発明の別の実施形態による乱数発生器のブロック図である。 図１及び図２のカウンタのブロック図である。 図１及び図２の例示的な動的エントロピー・ソースのブロック図である。 図１及び図２の乱数発生器のための出力乱数を生成する方法のフローチャートである。 図５のステップＳ５０２を実施する方法のフローチャートである。 図５のステップＳ５０４を実施する方法のフローチャートである。
本明細書で使用される場合、「真に（完全に）ランダム（truly random）」又は「真の（完全な）ランダム（true random）」という用語は、ハミング重み及びデバイス間（ＩＤ）ハミング距離が実質的に５０％であり、且つ実質的には最小エントロピー（min-entropy）が１であるビット・ストリーム又はデータシーケンスを指す。ハミング重みは、ビット・ストリーム内の非ゼロのシンボルの期待値をパーセント形式で測定する。ＩＤハミング距離は、同じチャレンジに応答して２つの静的エントロピー・ソースによって生成された２つの静的エントロピー・ビット・ストリーム同士の間のハミング距離を測定する。最小エントロピーは、ビット・ストリームのエントロピーの下限であり、ビット・ストリームの予測不能性を測定する。
図１は、本発明の実施形態による乱数発生器１のブロック図である。乱数発生器１は、初期乱数プールからのデータに従って最初にライブ乱数プール（lively random number pool）を更新し、次に連続的且つ反復ベースでライブ乱数プールからのデータに従って静的乱数プールを更新することができる。さらに、乱数発生器１は、外部回路、例えば、決定論的乱数生成器（deterministic random bit generator）又は暗号システムの要求に応じて、ライブ乱数プールから出力乱数Ｓｒｎｏを抽出することができる。初期乱数プールは、乱数発生器１を使用する全てのデバイスの固定データを含み得る。デバイスは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）であり得る。静的乱数プールは、常に変化し、全てのデバイスに固有であり得る。
乱数発生器１は、静的乱数発生器１５、動的エントロピー・ソース１２（１）～１２（Ｎ）（Ｎは正の整数である）、カウンタ１４、結合回路１６、ライブ乱数プール１７、及び更新回路１８を含み得る。静的乱数発生器１５は、初期乱数プール１０、静的乱数プール１１、及びマルチプレクサ１３を含み得る。動的エントロピー・ソース１２（１）～１２（Ｎ）は、カウンタ１４に結合され得る。初期乱数プール１０及び静的乱数プール１１は、マルチプレクサ１３に結合され得る。マルチプレクサ１３及びカウンタ１４は、結合回路１６に結合され得る。結合回路１６は、ライブ乱数プール１７に結合され得る。更新回路１８は、ライブ乱数プール１７及び静的乱数プール１１に結合される。実施形態では、複数の動的エントロピー・ソース１２（１）～１２（Ｎ）が使用されるが、乱数発生器１においてただ１つの動的エントロピー・ソース１２（１）を適用することも、本発明の範囲内である。
乱数発生器１は、初期化フェーズ及び動作フェーズで動作することができる。初期化フェーズ中に、初期乱数プール１０は、初期の静的乱数列Ｓｓｒｎ（０）を生成し得、マルチプレクサ１３は、選択信号Ｓｅｌに従って、初期乱数プール１０からの初期の静的乱数列Ｓｓｒｎ（０）を静的乱数列Ｓｓｒｎとして選択する。初期化フェーズは、乱数発生器１の電源投入時又は起動時に採用され得る。選択信号Ｓｅｌは、外部制御回路から生成され得る。動作フェーズ中に、静的乱数プール１１は、後続の乱数列Ｓｓｒｎ（１）を生成することができ、マルチプレクサ１３は、選択信号Ｓｅｌに従って、静的乱数プール１１からの後続の乱数列Ｓｓｒｎ（１）を静的乱数列Ｓｓｒｎとして選択することができる。動作フェーズは、静的乱数プール１１の開始時又は更新時に採用され得る。この実施形態では、初期乱数プール１０からのデータと静的乱数プール１１からのデータとの間で選択するために、マルチプレクサ１３が採用されるが、マルチプレクサ１３が乱数発生器１から除去され、代わりに選択回路を含めて、適切なタイミングに従って初期乱数プール１０及び静的乱数プール１１の一方を有効にして、そこから静的乱数列Ｓｓｒｎを出力することも本発明の範囲内である。
初期乱数プール１０は、物理的クローン不可関数（ＰＵＦ）セルアレイ、不揮発性メモリ、揮発性メモリ、又は複数の静的エントロピー・ビットを含む固定論理回路であり得る。複数の静的エントロピー・ビットは、独立同分布確率変数（ＩＩＤ）であり得る。初期の静的乱数列Ｓｓｒｎ（０）は、所定のデータ長、例えば３２ビットを有することができる。例えば、初期乱数プール１０は、３２ビット×３２ビットのワンタイム・プログラマブル（ＯＴＰ）メモリセルであり得、メモリセルの各行、列、又は対角線が、真にランダムなエントロピー・ビットを含み得る。ＯＴＰメモリセルはアンチヒューズベース（antifuse-based）であり得、真にランダムなエントロピー・ビットは、製造セットアップ中にＯＴＰメモリセルにプログラムされ得る。初期乱数プール１０がＳＲＡＭ（static random access memory）又はレジスタ・バンク等の揮発性メモリである場合に、真にランダムなエントロピー・ビットは、初期の静的乱数列Ｓｓｒｎ（０）を生成するための要求を受信すると、初期乱数プール１０にプログラムされ得る。真にランダムなエントロピー・ビットは、値が固定され、乱数発生器１を使用する全てのデバイスと同じである。初期乱数プール１０は、所定の選択アルゴリズムに従って、初期の静的乱数列Ｓｓｒｎ（０）を出力する。例えば、初期静的エントロピー・ソース１０は、メモリセルの行からの３２ビットのエントロピー・ビットを所定の行順序で選択して、初期の静的乱数列Ｓｓｒｎ（０）として機能させることができる。いくつかの実施形態では、初期乱数プール１０は、電源投入時又は起動時に初期乱数のセットを生成する決定論的乱数生成器（ＤＲＢＧ）であってもよい。
静的乱数プール１１は、レジスタ・バンクであり得、且つ初期乱数プール１０のサイズと等しいか又は異なるサイズを有し得る。いくつかの実施形態では、静的乱数プール１１と初期乱数プール１０との両方が、１ｋビットのサイズであり得る。
動的エントロピー・ソース１２（１）～１２（Ｎ）は、それぞれリアルタイムで動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）を生成することができる。動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）は、それぞれ長さが１ビットであり得る。
カウンタ１４は、動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）の少なくとも１つに従って、動的乱数列Ｓｄを生成することができる。カウンタ１４は、線形フィードバック・シフト・レジスタ（ＬＦＳＲ）又はデジタル・カウンタ、例えば３２ビットのＬＦＳＲであってもよい。動的乱数列Ｓｄは、静的乱数列Ｓｓｒｎのデータ長と等しい、例えば３２ビットのデータ長を有することができる。初期化フェーズ中に、カウンタ１４は、初期の動的乱数列Ｓｄを生成することができ、動作フェーズ中に、カウンタ１４は、後続の動的乱数列Ｓｄを生成することができる。いくつかの実施形態では、カウンタ１４は、電源投入時又は起動時に初期乱数プール１０によって生成されるシード列（seed sequence）によってシードされてもよく、シード列は、長さが３２ビットであってもよい。他の実施形態では、カウンタ１４は、起動時又は起動時に固定シード列によって初期化されてもよく、固定シード列は、長さが３２ビットであってもよい。カウンタ１４は、動的エントロピー・ソース１２（１）～１２（Ｎ）から動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）を受け取り、結合回路１６からフィードバック経路Ｐｆｂを介して真の乱数列Ｓｔｒｎ内の所定のビットを受け取り、動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）と真の乱数列Ｓｔｒｎ内の所定のビットとを組み合わせて再シード制御ビットを生成し、且つ再シード制御ビットに従ってカウンタ１４の再シードを制御することができる。例えば、カウンタ１４は、動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）及び真の乱数列Ｓｔｒｎ内の所定のビットに対してＸＯＲ演算を実行して、再シード制御ビットを生成することができる。再シード制御ビットが論理レベル「０」である場合に、カウンタ１４はカウントを続行することができ、再シード制御ビットが論理レベル「１」である場合に、カウンタ１４は新しいシード列によって再シードすることができる。一部の実施形態では、新しいシード列は、初期乱数プール１０によって生成され得る。他の実施形態では、新しいシード列は、結合回路１６の出力データシーケンスによって提供され得る。その結果、カウンタ１４は、ランダムに再シードされ得る。いくつかの実施形態では、カウンタ１４は、動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）の一部を使用して、再シード制御ビットを生成することができる。
結合回路１６は、静的乱数列Ｓｓｒｎ及び動的乱数列Ｓｄをビット単位で結合して、真の乱数列Ｓｔｒｎを生成することができる。結合回路１６は、ＸＯＲゲート、或いはデータ暗号化規格（ＤＥＳ）アルゴリズム、高度暗号化規格（ＡＥＳ）アルゴリズム、又はハッシュ関数を使用するプロセッサであり得る。例えば、結合回路１６は、３２ビットの静的乱数列Ｓｓｒｎ及び３２ビットの動的乱数列Ｓｄをビット単位で結合して、３２ビットの真の乱数列Ｓｔｒｎを生成することができる。真の乱数をある乱数と組み合わせることで真の乱数が生成され、静的乱数列Ｓｓｒｎは真にランダムであるため、真の乱数列Ｓｄｒは、動的乱数列Ｓｄが真にランダムであろうがなかろうが、真にランダムであり得る。さらに、動的乱数列Ｓｄを使用して、静的乱数列Ｓｓｒｎをランダム化し、デバイスに固有の真の乱数列Ｓｔｒｎを生成することができる。
初期化フェーズ中に、静的乱数列Ｓｓｒｎは、初期の静的乱数列Ｓｓｒｎ（０）であり得、結合回路１６は、初期の静的乱数列Ｓｓｒｎ（０）と初期の動的乱数列Ｓｄとを結合することにより、初期の真の乱数列Ｓｔｒｎを生成することができる。動作フェーズ中に、静的乱数列Ｓｓｒｎは、後続の静的乱数列Ｓｓｒｎ（１）であり得、結合回路１６は、後続の静的乱数列Ｓｓｒｎ（１）と後続の動的乱数列Ｓｄとを結合することにより、後続の真の乱数列Ｓｔｒｎを生成することができる。
ライブ乱数プール１７は、真の乱数列Ｓｔｒｎに従って更新され得る。初期化フェーズ中に、ライブ乱数プール１７は、初期の真の乱数列Ｓｔｒｎに従って更新され得る。動作フェーズ中に、ライブ乱数プール１７は、後続の真の乱数列Ｓｔｒｎに従って更新され得、要求に応じて出力乱数Ｓｒｎｏを出力し、それによってデータのセキュリティを高めることができる。ライブ乱数プール１７は、結合回路１６から複数の真の乱数列Ｓｔｒｎを順次受け取り、それが完全に更新されるまで受け取った真の乱数列Ｓｔｒｎを格納することができる。いくつかの実施形態では、ライブ乱数プール１７は、ライブ乱数プール１７内の乱数の量が目標量、例えば１ｋビットに達すると、完全に更新される。他の実施形態では、ライブ乱数プール１７は、ライブ乱数プール１７の更新期間が目標期間、例えば３２クロックサイクルに達すると、完全に更新される。ライブ乱数プール１７は、レジスタ・バンクであり得、初期乱数プール１０のサイズと等しいか又は異なるサイズを有し得る。いくつかの実施形態では、ライブ乱数プール１７と初期乱数プール１０との両方は、サイズが１ｋビットであり得る。
ライブ乱数プール１７が完全に更新されると、更新回路１８は、乱数Ｓｓｒｎ（２）をライブ乱数プール１７から静的乱数プール１１に更新することができる。いくつかの実施形態では、更新回路１８は、乱数Ｓｓｒｎ（２）をライブ乱数プール１７から直接転送して、静的乱数プール１１内のデータと置き換えることができる。他の実施形態では、更新回路１８は、圧縮及び非線形関数を、ライブ乱数プール１７からの乱数Ｓｓｒｎ（２）に適用して、更新された真の乱数Ｓｓｒｎ’（２）を生成し、更新された真の乱数Ｓｓｒｎ’（２）を静的乱数プール１１に更新することができる。圧縮は、ＭＤ５アルゴリズム、ＳＨＡ１アルゴリズム、ＳＨＡ２アルゴリズム、及び／又はＳＨＡ３アルゴリズム等の暗号化ハッシュ関数であり得る。非線形関数は、置換ボックス（Ｓボックス）及び／又はブロック暗号であり得る。このようにして、静的乱数プール１１は常に更新され得る。例えば、静的乱数プール１１は、ライブ乱数プール１７が完全に更新される度に更新され得る。
乱数発生器１を採用するデバイスがスリープモード又は低電力モードに入ると、静的乱数プール１１内の乱数は、記憶のために不揮発性メモリに送信され得る。その後、デバイスが通常の動作モードに戻ると、静的乱数プール１１は、不揮発性メモリからの乱数を復元して、動作を続行する。
乱数発生器１は、初期化フェーズにおいて、ライブ乱数プール１７を介して、初期乱数プール１０内の真の乱数の固定セットから静的乱数プール１１内の真の乱数の一意のセットを生成し、動作フェーズに進み、静的乱数プール１１からの乱数を使用して真の乱数の新しいセットを生成し、且つライブ乱数プール１７を介して出力乱数Ｓｒｎｏを出力しながら、新しい真の乱数のセットをライブ乱数プール１７を介して静的乱数プール１１に更新して、データのセキュリティを高めながら乱数リソースを節約する。
図２は、本発明の別の実施形態による乱数発生器２のブロック図である。乱数発生器２は、圧縮回路２０がさらに含まれる点で乱数発生器１と異なり、以下の議論はこの違いに焦点が当てられる。
圧縮回路２０は、結合回路１６とライブ乱数プール１７との間に結合され得る。圧縮回路２０は、真の乱数列Ｓｔｒｎを圧縮状態の真の乱数列Ｓｔｒｎ’に圧縮し、データセキュリティをさらに高めることができる。圧縮回路２０は、ＸＯＲゲートを含み得る。一部の実施形態では、圧縮回路２０は、３２ビットの真の乱数列Ｓｔｒｎを８ビットの圧縮状態の真の乱数列Ｓｔｒｎ’に圧縮する８つの４入力ＸＯＲゲートを含み得る。他の実施形態では、圧縮回路２０は、１２８ビットバッファと、これに結合された３２個の４入力ＸＯＲゲートとを含み得る。１２８ビットバッファは、４つの３２ビットの真の乱数列Ｓｔｒｎを、４クロックサイクルのバッファ期間で順次格納することができる。４つの３２ビットの真の乱数列Ｓｔｒｎがバッファされた後に、３２個の４入力ＸＯＲゲートのそれぞれは、４つの３２ビットの真の乱数列Ｓｔｒｎの４つの対応するビットを、圧縮状態の真の乱数列Ｓｔｒｎ’内の対応する１ビットに圧縮し、これにより、３２ビットの圧縮状態の真の乱数列Ｓｔｒｎ’を生成することができる。次に、圧縮状態の真の乱数列Ｓｔｒｎ’は、ライブ乱数プール１７に送信され、更新される。実施形態では、特定の量及び特定のタイプのＸＯＲゲートが使用されるが、他の量及び／又は他のタイプのＸＯＲゲートを使用して圧縮回路２０を実装してもよく、例えば４つの８入力ＸＯＲゲートを使用してもよい。同様に、設計要件を満たすために、バッファの他のサイズとバッファ期間を採用してもよい。
乱数発生器１と比較して、乱数発生器２は、データのセキュリティを高めるために圧縮回路２０を使用する。
図３は、乱数発生器１及び２で使用するためのカウンタ１４のブロック図を示す。カウンタ１４は、条件付きフィードバック回路１４０及び線形フィードバック・シフト・レジスタ（ＬＦＳＲ）１４２を含み得る。条件付きフィードバック回路１４０は、動的エントロピー・ソース１２（１）～１２（Ｎ）及び結合回路１６に結合され得る。ＬＦＳＲ１４２は、条件付きフィードバック回路１４０と結合回路１６との間に結合され得る。
条件付きフィードバック回路１４０は、結合回路１６からフィードバック経路Ｐｆｂを介してｉ番目の真の乱数列Ｓｔｒｎを受け取り、ｉ番目の動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）及び真の乱数列Ｓｔｒｎの所定のビットに従って再シード制御ビットＢｃを生成することができる。条件付きフィードバック回路１４０は、再シード制御ビットＢｃを生成するために、ｉ番目の動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）及びその所定のビットに対してＸＯＲ演算を実行するＸＯＲゲートを含み得る。ＬＦＳＲ１４２は、再シード制御ビットＢｃに従って再シードされて、ｉ番目の動的乱数列Ｓｄを生成することができる。条件付きフィードバック回路１４０は、動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）又は真の乱数列Ｓｔｒｎの所定のビットの更新時に、再シード制御ビットＢｃを生成し得る。すなわち、再シード制御ビットＢｃを各クロックサイクルで更新してもよく、ＬＦＳＲ１４２は、再シード制御ビットＢｃの値に応じて各クロックサイクルで再シードしてもよい。
図４は、図１及び図２の例示的な動的エントロピー・ソース１２（ｎ）のブロック図であり、ｎは１～Ｎの範囲の正の整数である。動的エントロピー・ソース１２（ｎ）は、第１の発振器４０、第２の発振器４２、及び結合回路４４を含み得る。結合回路４４は、フリップフロップを含み得る。第１の発振器４０及び第２の発振器４２は、フリップフロップ４４０に結合され得る。
第１の発振器４０は、第１の周波数で発振する第１の発振信号ＯＳＣ１を生成することができる。第２の発振器４２は、第２の周波数で発振する第２の発振信号ＯＳＣ２を生成することができる。結合回路４４は、第１の発振信号ＯＳＣ１と第２の発振信号ＯＳＣ２とを結合して、動的エントロピー・ビットＥ（ｎ）を生成することができる。第１の発振器４０及び第２の発振器４２は、リング発振器であってもよい。
いくつかの実施形態では、フリップフロップ４４０は、第２の発振信号ＯＳＣ２を使用して第１の発振信号ＯＳＣ１をサンプリングして、動的エントロピー・ビットＥ（ｎ）を生成することができる。いくつかの実施形態では、第１の周波数及び第２の周波数は異なり、第１の周波数及び第２の周波数のそれぞれは、第１の発振信号ＯＳＣ１及び第２の発振信号ＯＳＣ２のレベル遷移をミスアライメントする素数の倍数であり得る。例えば、第１の周波数は３ＭＨｚであり得、第２の周波数は５ＭＨｚであり得る。１つの素数倍数は別の素数倍数によって完全に除算されない場合があるため、フリップフロップ４４０は、動的エントロピー・ビットＥ（ｎ）を順次生成し得る。他の実施形態では、第１の周波数及び第２の周波数は実質的に等しく、例えば、第１の周波数と第２の周波数とは両方とも３ＭＨｚであってもよい。第１の発振器４０及び第２の発振器４２のデバイス、経路指定及び電圧及び動作温度環境が完全に同一ではない可能性があるので、第１の発振信号ＯＳＣ１及び第２の発振信号ＯＳＣ２は継続的に互いに競合してフリップフロップ４４０に到達し、それにより、任意の論理レベル「０」又は論理レベル「１」を動的エントロピー・ビットＥ（ｎ）として順次生成することができる。
図５は、乱数発生器１及び２で使用するための出力乱数Ｓｒｎｏを生成する方法５００のフローチャートである。方法５００は、出力乱数Ｓｒｎｏを生成するステップＳ５０２及びＳ５０４を含む。ステップＳ５０２は、初期乱数プール１０内の固定の真の乱数を使用してライブ乱数プール１７を更新するために使用される。ステップＳ５０４は、出力乱数Ｓｒｎｏを生成し、静的乱数プール１１を常に更新するために使用される。あらゆる合理的なステップ変更又は調整は、本開示の範囲内である。ステップＳ５０２及びＳ５０４は以下のように説明される。
ステップＳ５０２：初期化フェーズ中に、初期乱数プール１０から初期の静的乱数列Ｓｓｒｎ（０）を生成し、初期の静的乱数列Ｓｓｒｎ（０）及び初期の動的乱数列Ｓｄに従って初期の真の乱数列Ｓｔｒｎを生成し、且つ初期の真の乱数列Ｓｔｒｎに従って静的乱数プール１１を開始する。
ステップＳ５０４：動作フェーズ中に、ライブ乱数プール１７から出力乱数Ｓｒｎｏを出力し、静的乱数プール１１から後続の静的乱数列Ｓｓｒｎ（１）を生成し、後続の静的乱数列Ｓｓｒｎ（１）及び後続の動的乱数列Ｓｄに従って後続の真の乱数列Ｓｔｒｎを生成し、後続の真の乱数列Ｓｔｒｎ（１）に従って静的乱数プール１１を更新する。
方法５００の詳細は、前の段落で提供されており、ここでは繰り返さない。方法５００は、初期フェーズにおいて、初期乱数プール１０内の真の乱数の固定セットを使用して、初期の真の乱数列Ｓｔｒｎを生成し、初期の真の乱数列Ｓｔｒｎで静的乱数プール１１を開始する。動作フェーズの後の方で、方法５００は、静的乱数プール１１を一定の方法で更新しながら、静的乱数プール１１を使用して出力乱数Ｓｒｎｏを出力し、データのセキュリティを確保しながら乱数リソースを節約する。
図６は、図５のステップＳ５０２を実施する方法のフローチャートである。この方法は、初期乱数プール１０内の真の乱数の固定セットを使用して、静的乱数プール１１を開始するステップＳ６０２～Ｓ６１２を含む。あらゆる合理的なステップ変更又は調整は、本開示の範囲内である。ステップＳ６０２～Ｓ６１２は以下のように説明される。
ステップＳ６０２：初期乱数プール１０は、初期の静的乱数列Ｓｓｒｎ（０）を生成する。
ステップＳ６０４：動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）を生成し、動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）に従って初期の動的乱数列Ｓｄを生成する。
ステップＳ６０６：初期の静的乱数列Ｓｓｒｎ（０）と初期の動的乱数列Ｓｄとを組み合わせて、初期の真の乱数列Ｓｔｒｎを生成する。
ステップＳ６０８：初期の真の乱数列Ｓｔｒｎに従ってライブ乱数プール１７を更新する。
ステップＳ６１０：ライブ乱数プール１７が完全に更新されたか？そうならば、ステップＳ６１２に進む。そうでなければ、ステップＳ６０２に進む。
ステップＳ６１２：静的乱数プール１１を更新する。ステップＳ５０４に進む。
方法の詳細は前の段落で提供されており、ここでは繰り返さない。この方法は、初期乱数プール１０内の真の乱数の固定セットを使用して、初期の真の乱数列Ｓｔｒｎを生成し、静的乱数プール１１を更新する。従って、この方法を使用するデバイスは、初期乱数プール１０内の真の乱数の固定セットから、真の乱数の一意のセットを導き出し、データのセキュリティを確保しながらリソースを節約することができる。
図７は、図５のステップＳ５０４を実施する方法のフローチャートである。この方法は、静的乱数プール１１を連続的且つ反復的に更新し、且つライブ乱数プール１７から出力乱数Ｓｒｎｏを出力するためのステップＳ７０１～Ｓ７１２を含む。ステップＳ７０１は、出力乱数Ｓｒｎｏを出力するために使用される。ステップＳ７０２～Ｓ７１０は、真の乱数の以前のセットに基づいて、真の乱数の新しいセットを生成するために使用される。ステップＳ７１２は、真の乱数の新しいセットをライブ乱数プール１７に更新するために使用される。あらゆる合理的なステップの変更又は調整は、本開示の範囲内である。ステップＳ７０１～Ｓ７１２は以下のように説明される。
ステップＳ７０１：ライブ乱数プール１７は、出力乱数Ｓｒｎｏを出力する。
ステップＳ７０２：静的乱数プール１１は、後続の静的乱数列Ｓｓｒｎ（１）を生成する。
ステップＳ７０４：動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）を生成し、動的エントロピー・ビットＥ（１）～Ｅ（Ｎ）に従って後続の動的乱数列Ｓｄを生成する。
ステップＳ７０６：後続の静的乱数列Ｓｓｒｎ（１）と後続の動的乱数列Ｓｄとを組み合わせて、後続の真の乱数列Ｓｔｒｎを生成する。
ステップＳ７０８：後続の真の乱数列Ｓｔｒｎに従ってライブ乱数プール１７を更新する。
ステップＳ７１０：ライブ乱数プール１７が完全に更新されたか？そうならば、ステップＳ７１２に進む。そうでなければ、ステップＳ７０２に進む。
ステップＳ７１２：ライブ乱数プール１７内の乱数を使用して静的乱数プール１１を更新する。ステップＳ７０２に進む。
方法の詳細は前の段落で提供されており、ここでは繰り返さない。この方法は、静的乱数プール１１からの真の乱数の以前のセットを使用して、静的乱数プール１１を継続的且つ反復的に更新し、定期的に変化するライブ乱数プール１７から出力乱数Ｓｒｎｏを出力し、データのセキュリティをさらに高めながらリソースを節約する。
当業者は、本発明の教示を保持しながら、装置及び方法の多くの修正及び変更を行うことができることを容易に認めるであろう。従って、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されると解釈すべきである。

Claims (18)

  1. 乱数発生器であって、当該乱数発生器は、
    初期乱数プール及び静的乱数プールを含み、且つ前記初期乱数プール及び前記静的乱数プールの一方から静的乱数列を出力するように構成される静的乱数発生器と、
    動的エントロピー・ビットを生成するように構成される少なくとも１つの動的エントロピー・ソースと、
    該少なくとも１つの動的エントロピー・ソースに結合され、且つ前記動的エントロピー・ビットに従って動的乱数列を生成するように構成されるカウンタと、
    前記静的乱数発生器及び前記カウンタに結合され、前記静的乱数列を受け取り、且つ前記静的乱数列及び前記動的乱数列に従って真の乱数列をライブ乱数プールに出力するように構成される結合回路と、を含み、
    前記静的乱数プールは、ライブ乱数プールが完全に更新されたときに更新されるように構成され、
    前記静的乱数プール及び前記ライブ乱数プールに結合される更新回路をさらに含み、該更新回路は、前記ライブ乱数プールが完全に更新されたときに、圧縮及び非線形関数を前記ライブ乱数プールからの乱数に適用して、更新された真の乱数を生成し、該更新された真の乱数を前記静的乱数プールに更新するように構成される、乱数発生器。
  2. 前記静的乱数発生器は、前記初期乱数プール及び前記静的乱数プールに結合されるマルチプレクサをさらに含み、該マルチプレクサは、前記静的乱数プールからの初期の静的乱数列、及び前記静的乱数プールからの後続の静的乱数列の一方を前記静的乱数列として選択するように構成される、請求項１に記載の乱数発生器。
  3. 前記ライブ乱数プールは、前記真の乱数列で更新される、請求項１に記載の乱数発生器。
  4. 前記ライブ乱数プールは、該ライブ乱数プールで更新された乱数の量が目標量に達すると、完全に更新される、請求項１に記載の乱数発生器。
  5. 前記ライブ乱数プールは、該ライブ乱数プールの更新期間が目標期間に達すると、完全に更新される、請求項１に記載の乱数発生器。
  6. 前記静的乱数プールで更新された乱数を記憶するように構成された不揮発性メモリをさらに含む、請求項１に記載の乱数発生器。
  7. 前記初期乱数プールは、物理的クローン不可関数（ＰＵＦ）セルアレイ、又は独立同分布確率変数（ＩＩＤ）を有するプールである、請求項１に記載の乱数発生器。
  8. 静的乱数を生成し、且つ該静的乱数を前記初期乱数プールに出力するように構成される決定論的乱数生成器をさらに含む、請求項１に記載の乱数発生器。
  9. 乱数発生器であって、当該乱数発生器は、
    初期乱数プール及び静的乱数プールを含み、且つ前記初期乱数プール及び前記静的乱数プールの一方から静的乱数列を出力するように構成される静的乱数発生器と、
    動的エントロピー・ビットを生成するように構成される少なくとも１つの動的エントロピー・ソースと、
    該少なくとも１つの動的エントロピー・ソースに結合され、且つ前記動的エントロピー・ビットに従って動的乱数列を生成するように構成されるカウンタと、
    前記静的乱数発生器及び前記カウンタに結合され、前記静的乱数列を受け取り、且つ前記静的乱数列及び前記動的乱数列に従って真の乱数列をライブ乱数プールに出力するように構成される結合回路と、を含み、
    前記静的乱数プールは、ライブ乱数プールが完全に更新されたときに更新されるように構成され、
    前記カウンタは、
    前記少なくとも１つの動的エントロピー・ソース及び前記結合回路に結合され、且つ前記動的エントロピー・ビット及び前記真の乱数列内の所定のビットに従って再シード制御ビットを生成するように構成される条件付きフィードバック回路と、
    前記条件付きフィードバック回路と前記結合回路との間に結合され、且つ前記再シード制御ビットに従って再シードされるように構成される線形フィードバック・シフト・レジスタと、をさらに含む、乱数発生器。
  10. 前記条件付きフィードバック回路は、各クロックサイクルで前記再シード制御ビットを生成するように構成される、請求項９に記載の乱数発生器。
  11. 乱数発生器であって、当該乱数発生器は、
    初期乱数プール及び静的乱数プールを含み、且つ前記初期乱数プール及び前記静的乱数プールの一方から静的乱数列を出力するように構成される静的乱数発生器と、
    動的エントロピー・ビットを生成するように構成される少なくとも１つの動的エントロピー・ソースと、
    該少なくとも１つの動的エントロピー・ソースに結合され、且つ前記動的エントロピー・ビットに従って動的乱数列を生成するように構成されるカウンタと、
    前記静的乱数発生器及び前記カウンタに結合され、前記静的乱数列を受け取り、且つ前記静的乱数列及び前記動的乱数列に従って真の乱数列をライブ乱数プールに出力するように構成される結合回路と、を含み、
    前記静的乱数プールは、ライブ乱数プールが完全に更新されたときに更新されるように構成され、
    前記結合回路と前記ライブ乱数プールとの間に結合され、且つ前記真の乱数列を圧縮状態の真の乱数列に圧縮するように構成される圧縮回路をさらに含み、
    前記ライブ乱数プールは、前記圧縮状態の真の乱数列で更新される、乱数発生器。
  12. 出力乱数を生成する方法であって、当該方法は、
    初期化フェーズ中に、初期乱数プールから初期の静的乱数列を生成し、該初期の静的乱数列及び初期の動的乱数列に従って初期の真の乱数列を生成し、且つ該初期の真の乱数列に従って静的乱数プールを開始するステップと、
    動作フェーズ中に、出力乱数を出力し、前記静的乱数プールから後続の静的乱数列を生成し、該後続の静的乱数列及び後続の動的乱数列に従って後続の真の乱数列を生成し、且つ該後続の真の乱数列に従って前記静的乱数プールを更新するステップと、を含み、
    前記初期化フェーズ中に、前記初期の真の乱数列に従って前記静的乱数プールを開始するステップは、
    前記初期の真の乱数列に従ってライブ乱数プールを更新するステップと、
    該ライブ乱数プールが完全に更新されたときに前記静的乱数プールを更新するステップと、を含み、
    前記動作フェーズ中に、前記出力乱数を出力するステップは、
    前記ライブ乱数プールから前記出力乱数を出力するステップを含み、
    前記動作フェーズ中に、前記後続の真の乱数列に従って前記静的乱数プールを更新するステップは、
    前記後続の真の乱数列に従って前記ライブ乱数プールを更新するステップと、
    前記ライブ乱数プールが完全に更新されたときに前記静的乱数プールを更新するステップと、を含み、
    前記ライブ乱数プールが完全に更新されたときに前記静的乱数プールを更新するステップは、
    前記ライブ乱数プールが完全に更新されたときに、更新回路が、圧縮及び非線形関数を前記ライブ乱数プールからの乱数に適用して更新された真の乱数を生成するステップと、前記更新回路が、前記更新された真の乱数を前記静的乱数プールに更新するステップとを含む、方法。
  13. 出力乱数を生成する方法であって、当該方法は、
    初期化フェーズ中に、初期乱数プールから初期の静的乱数列を生成し、該初期の静的乱数列及び初期の動的乱数列に従って初期の真の乱数列を生成し、且つ該初期の真の乱数列に従って静的乱数プールを開始するステップと、
    動作フェーズ中に、出力乱数を出力し、前記静的乱数プールから後続の静的乱数列を生成し、該後続の静的乱数列及び後続の動的乱数列に従って後続の真の乱数列を生成し、且つ該後続の真の乱数列に従って前記静的乱数プールを更新するステップと、を含み、
    前記初期化フェーズ中に、前記初期の真の乱数列に従って前記静的乱数プールを開始するステップは、
    前記初期の真の乱数列に従ってライブ乱数プールを更新するステップと、
    該ライブ乱数プールが完全に更新されたときに前記静的乱数プールを更新するステップと、を含み、
    前記動作フェーズ中に、前記出力乱数を出力するステップは、
    前記ライブ乱数プールから前記出力乱数を出力するステップを含み、
    前記動作フェーズ中に、前記後続の真の乱数列に従って前記静的乱数プールを更新するステップは、
    前記後続の真の乱数列に従って前記ライブ乱数プールを更新するステップと、
    前記ライブ乱数プールが完全に更新されたときに前記静的乱数プールを更新するステップと、を含み、
    前記初期の真の乱数列を圧縮状態の真の乱数列に圧縮する圧縮回路をさらに含み、
    前記初期の真の乱数列に従って前記ライブ乱数プールを更新するステップは、前記圧縮状態の真の乱数列で前記ライブ乱数プールを更新するステップをさらに含む、方法。
  14. 前記初期の真の乱数列に従って前記ライブ乱数プールを更新するステップは、前記初期の真の乱数列で前記ライブ乱数プールを更新するステップを含む、請求項１２又は１３に記載の方法。
  15. 前記ライブ乱数プールは、該ライブ乱数プールで更新された乱数の量が目標量に達すると、完全に更新される、請求項１２又は１３に記載の方法。
  16. 前記ライブ乱数プールは、該ライブ乱数プールの更新期間が目標期間に達すると、完全に更新される、請求項１２又は１３に記載の方法。
  17. 前記静的乱数プールからの乱数を不揮発性メモリに記憶するステップをさらに含む、請求項１２又は１３に記載の方法。
  18. 条件付きフィードバック回路が、動的エントロピー・ビット及び前記後続の真の乱数列内の所定のビットに従って再シード制御ビットを生成するステップと、
    前記初期化フェーズ中に、前記再シード制御ビットに従って線形フィードバック・シフト・レジスタを再シードして、前記初期の動的乱数列を生成するステップと、
    前記動作フェーズ中に、前記再シード制御ビットに従って前記線形フィードバック・シフト・レジスタを再シードして、前記後続の動的乱数列を生成するステップと、をさらに含む、請求項１２又は１３に記載の方法。
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