JP2008003438A - 乱数生成装置、乱数生成制御方法、メモリアクセス制御装置、および、通信装置 - Google Patents

乱数生成装置、乱数生成制御方法、メモリアクセス制御装置、および、通信装置 Download PDF

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Abstract

【課題】スクランブル鍵に推測が容易な値が設定されることを防止する。
【解決手段】乱数生成器１０１はGold系列の疑似乱数を生成し、スイッチ２０２を介して、乱数格納器２０３に出力し、格納させる。ビット列検査器２０１は、乱数格納器２０３に格納された疑似乱数が、スクランブル鍵としての使用が禁止されている所定の値と一致する場合、スイッチ２０２をオンにし、所定のビット数の疑似乱数を乱数生成器１０１から乱数格納器２０３に出力させ、疑似乱数の値を変更させ、禁止されている値と一致しない場合、スイッチ２０４をオンにし、乱数格納器２０３に格納されている疑似乱数を、スクランブル鍵バッファに出力させる。本発明は、リーダライタに適用することができる。
【選択図】図７

Description

本発明は、乱数生成装置、乱数生成制御方法、メモリアクセス制御装置、および、通信装置に関し、特に、データのスクランブルに用いるスクランブル鍵に推測が容易な値が設定されることを防止するようにした乱数生成装置、乱数生成制御方法、メモリアクセス制御装置、および、通信装置に関する。
従来、乱数列中で同じ値が連続する回数の種類を調べ、その種類の数に基づいて、出力される乱数の周期性を検査し、乱数生成回路の異常を判定することが提案されている（例えば、特許文献１参照）。
特開２００５−２４９９６９号公報
ところで、各種のデータにスクランブルをかける場合に用いるスクランブル鍵として乱数が用いられる場合がある。そのようなスクランブル鍵に、例えば、000・・・000および111・・・111のように同じ値が連続するビット列、0101・・・0101、0101・・・010、1010・・・1010、および、1010・・・101のように異なる値が１つずつ交互に繰り返されるビット列などが設定された場合、データのスクランブルのかけ方を解析することにより、他の値が設定された場合と比べて、スクランブル鍵の値が容易に推測される可能性がある。
しかしながら、特許文献１に記載の発明は、乱数生成回路が発生する乱数の周期性の異常を検査するためのものであり、スクランブル鍵として適切な値であるかを検査することについては考慮されていない。
本発明は、このような状況に鑑みてなされたものであり、スクランブル鍵に推測が容易な値が設定されることを防止するためのものである。
本発明の第１の側面の乱数生成装置は、乱数または疑似乱数を生成し、出力する乱数生成装置であって、乱数生成手段により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成手段に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を出力するように制御する乱数出力制御手段が設けられている。
前記乱数生成手段には、Gold系列の疑似乱数を生成させることができる。
前記乱数出力制御手段には、同じ値が連続するビット列、および、異なる値が１つずつ交互に繰り返されるビット列とは異なる乱数または疑似乱数を出力するように制御させることができる。
本発明の第１の側面の乱数生成制御方法は、乱数または疑似乱数を生成し、出力する乱数生成装置の乱数生成制御方法であって、乱数生成部により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成部に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を出力するように制御するステップを含む。
本発明の第２の側面のメモリアクセス制御装置は、スクランブル鍵を用いて、入力された論理アドレスにスクランブルをかけることにより、実際にメモリにアクセスする物理アドレスを割り当てるメモリアクセス制御装置であって、乱数生成手段により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成手段に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を前記スクランブル鍵として出力するように制御する乱数出力制御手段が設けられている。
本発明の第３の側面の通信装置は、スクランブル鍵を用いて、入力された論理アドレスにスクランブルをかけることにより、実際にメモリにアクセスする物理アドレスを割り当てるメモリアクセス制御手段を有し、非接触ICカード機能を有する装置と通信を行う通信装置であって、乱数生成手段により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成手段に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を前記スクランブル鍵として出力するように制御する乱数出力制御手段が設けられている。
本発明の第１の側面においては、生成された乱数または疑似乱数が所定の値と等しい場合、新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を出力するように制御される。
本発明の第２の側面においては、生成された乱数または疑似乱数が所定の値と等しい場合、新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数をスクランブル鍵として出力するように制御される。
本発明の第３の側面においては、生成された乱数または疑似乱数が所定の値と等しい場合、新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数をスクランブル鍵として出力するように制御される。
本発明の第１の側面乃至第３の側面によれば、所定の値と異なる値の乱数を出力することができる。また、本発明の第１の側面乃至第３の側面によれば、データのスクランブルに用いるスクランブル鍵に推測が容易な値が設定されることを防止することができる。
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、発明の詳細な説明に記載されていることを確認するためのものである。従って、発明の詳細な説明中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
本発明の第１の側面の乱数生成装置（例えば、図７の乱数出力器４２）は、乱数または疑似乱数を生成し、出力する乱数生成装置であって、乱数生成手段（例えば、図７の乱数生成器１０１）により生成された乱数が所定の値と等しい場合、前記乱数生成手段に新たな乱数を生成させ、前記所定の値と異なる乱数を出力するように制御する乱数出力制御手段（例えば、図７のビット列検査器２０１）を備える。
本発明の第１の側面の乱数生成制御方法は、乱数または疑似乱数を生成し、出力する乱数生成装置（例えば、図７の乱数出力器４２）の乱数生成制御方法であって、乱数生成部（例えば、図７の乱数生成器１０１）により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成部に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を出力するように制御する（例えば、図８のステップＳ１０２およびＳ１０３）ステップを含む。
本発明の第２の側面のメモリアクセス制御装置（例えば、図２のメモリアクセス制御部３２）は、スクランブル鍵を用いて、入力された論理アドレスにスクランブルをかけることにより、実際にメモリ（例えば、図２のメモリ３３）にアクセスする物理アドレスを割り当てるメモリアクセス制御装置であって、乱数生成手段（例えば、図７の乱数生成器１０１）により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成手段に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を前記スクランブル鍵として出力するように制御する乱数出力制御手段（例えば、図７のビット列検査器２０１）を備える。
本発明の第３の側面の通信装置（例えば、図１のリーダライタ１）は、スクランブル鍵を用いて、入力された論理アドレスにスクランブルをかけることにより、実際にメモリ（例えば、図２のメモリ３３）にアクセスする物理アドレスを割り当てるメモリアクセス制御手段（例えば、図７の乱数生成器１０１）を有し、非接触ICカード機能を有する装置（例えば、図１のＩＣカード２）と通信を行う通信装置であって、乱数生成手段（例えば、図７の乱数生成器１０１）により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成手段に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を前記スクランブル鍵として出力するように制御する乱数出力制御手段（例えば、図７のビット列検査器２０１）を備える。
以下、図を参照して、本発明の実施の形態について説明する。
図１は、本発明を適用したリーダライタの一実施の形態を示すブロック図である。本発明を適用したリーダライタ１は、アンテナ１１、RFドライブ基板１２、および、制御モジュール１３を含むように構成される。
RFドライブ基板１２は、アンテナ１１を介して、非接触式のICカード２との間で、単一の周波数の搬送波を使用した、電磁誘導による近接通信を行う。RFドライブ基板１２が使用する搬送波の周波数としては、例えば、ISM（Industrial Scientific Medical）バンドの13.56MHzなどを採用することができる。また、近接通信とは、通信する装置どうしの距離が、数10cm以内となって可能となる通信を意味し、通信する装置（の筐体）同士が接触して行う通信も含まれる。
制御モジュール１３は、ICカード２を利用したサービスを実現するための処理を実行し、適宜、サービスで使用されるデータを、アンテナ１１およびRFドライブ基板１２を介して、ICカード２に書き込んだり、ICカード２から読み出したりする。また、制御モジュール１３は、複数の種類のサービスの処理を並行して実行することが可能である。すなわち、例えば、電子マネーサービス、プリペイドカードサービス、各種の交通機関の乗車カードサービスなど、非接触式のICカードを利用した複数のサービスを、１台のリーダライタ１により提供することができる。
図２は、図１の制御モジュール１３の機能的構成を示すブロック図である。制御モジュール１３は、CPU３１、メモリアクセス制御部３２、メモリ３３、および、リセット回路３４を含むように構成される。また、メモリアクセス制御部３２は、スクランブル鍵変更指令器４１、乱数出力器４２、および、バススクランブル器４３を含むように構成される。さらに、バススクランブル器４３は、スクランブル鍵保持部５１、および、アドレスバススクランブル回路５２を含むように構成される。また、スクランブル鍵保持部５１は、スクランブル鍵バッファ６１、および、内部メモリ６２を含むように構成される。
CPU３１とアドレスバススクランブル回路５２とは、バス幅がｎビットのアドレスバス３５を介して相互に接続され、アドレスバススクランブル回路５２とメモリ３３とは、アドレスバス３５と同じｎビットのバス幅のアドレスバス３６を介して相互に接続されている。また、CPU３１とメモリ３３は、バス幅がmビットのデータバス３７を介して、相互に接続されている。
CPU３１は、所定のプログラムを実行することにより、ICカード２を利用したサービスを実現するための処理を実行する。また、CPU３１は、各サービスに対応したプログラムを並行して実行することができる。換言すれば、CPU３１は、複数のサービスの処理を並行して実行することができる。
CPU３１は、各サービスで使用するデータを、メモリ３３に書き込んだり、メモリ３３から読み出したりする。CPU３１は、メモリ３３にデータを書き込む場合、データの論理的な書き込み位置を表す論理アドレスを示す論理アドレス信号を、アドレスバス３５を介してアドレスバススクランブル回路５２に供給するとともに、書き込むデータを含み、データの書き込みの指令を示す書き込み信号を、データバス３７を介してメモリ３３に供給する。また、CPU３１は、メモリ３３からデータを読み出す場合、データの論理的な読み出し位置を表す論理アドレスを示す論理アドレス信号を、アドレスバス３５を介してアドレスバススクランブル回路５２に供給するとともに、データの読み出しの指令を示す読み出し信号を、データバス３７を介してメモリ３３に供給する。
メモリアクセス制御部３２は、CPU３１のメモリ３３へのアクセスを制御する。
メモリアクセス制御部３２に含まれる個々の構成要素のうち、スクランブル鍵変更指令器４１は、例えば、ボタン、スイッチなどにより構成される。スクランブル鍵保持部５１に保持されているスクランブル鍵を変更する場合、例えば、ユーザが、スクランブル鍵変更指令器４１を介して、スクランブル鍵の変更の指令を入力する。
乱数出力器４２は、スクランブル鍵変更指令器４１からスクランブル鍵の変更の指令を示す信号が供給された場合、ｎビットのビット列からなる疑似乱数を生成し、生成した疑似乱数をスクランブル鍵としてスクランブル鍵バッファ６１に出力する。
バススクランブル器４３は、CPU３１から供給される論理アドレス信号により示される論理アドレスを、メモリ３３に実際にアクセスする物理アドレスに変換する処理を行う。
バススクランブル器４３に含まれる個々の構成要素のうち、スクランブル鍵保持部５１は、乱数出力器４２から供給された疑似乱数をスクランブル鍵として保持する。具体的には、スクランブル鍵保持部５１のスクランブル鍵バッファ６１が、乱数出力器４２から供給された疑似乱数をスクランブル鍵として保持するととともに、スクランブル鍵を内部メモリ６２に供給し、記憶させる。内部メモリ６２は、フラッシュメモリなどの不揮発性メモリ、または、電池などによりバックアップされたRAM(Random Access Memory)などにより構成され、制御モジュール１３の電源がオフされた状態においても、スクランブル鍵を保持し続ける。また、スクランブル鍵バッファ６１は、制御モジュール１３の電源がオフされた状態からオンされた場合、内部メモリ６２に記憶されているスクランブル鍵を読み出し、保持する。さらに、スクランブル鍵バッファ６１は、制御モジュール１３の電源がオンされてから、内部メモリ６２からのスクランブル鍵の読み出しが完了するまでの間、リセット指令信号をリセット回路３４に供給する。
アドレスバススクランブル回路５２は、スクランブル鍵バッファ６１に保持されている鍵を用いて、CPU３１から供給された論理アドレス信号により示される論理アドレスにスクランブルをかけることにより、論理アドレスを実際にメモリ３３にアクセスする物理アドレスに変換する。換言すれば、アドレススバスクランブル回路５２は、入力された論理アドレスにスクランブルをかけることにより、その論理アドレスに対して、物理アドレスを割り当てる。アドレスバススクランブル回路５２は、アドレスバス３６を介して、変換後の物理アドレスを示す物理アドレス信号をメモリ３３に供給する。
メモリ３３は、例えば、フラッシュメモリ、EEPROM（Electrically Erasable and Programmable Read Only Memory）、HDD（Hard Disk Drive）、MRAM（Magnetoresistive Random Access Memory，磁気抵抗メモリ）、FeRAM（Ferroelectric Random Access Memory，強誘電体メモリ）、または、OUM（Ovonic Unified Memory）などの不揮発性のメモリにより構成される。メモリ３３は、CPU３１から書き込み信号が供給された場合、アドレスバススクランブル回路５２から供給された物理アドレス信号により示されるメモリ３３上の物理アドレスに、書き込み信号に含まれるデータを書き込む。また、メモリ３３は、CPU３１から読み出し信号が供給された場合、アドレスバススクランブル回路５２から供給された物理アドレス信号により示されるメモリ３３上の物理アドレスからデータを読み出し、読み出したデータを、データバス３７を介して、CPU３１に供給する。
リセット回路３４は、スクランブル鍵バッファ６１からリセット指令信号が供給されている間、CPU３１にリセット信号を供給し、CPU３１の状態を初期化する。
図３は、乱数出力器４２の機能的構成を示すブロック図である。乱数出力器４２は、乱数生成器１０１、および、スイッチ１０２を含むように構成される。
乱数生成器１０１は、Ｌ１ビットのシフトレジスタを有するLFSR(Linear Feedback Shift Register，リニアフィードバックシフトレジスタ)型乱数発生器１１１、Ｌ２ビットのシフトレジスタを有するLFSR型乱数発生器１１２、および、EXOR回路１１３を含むように構成される。
LFSR型乱数発生器１１１，１１２は、シフトレジスタの所定のビットの値の排他的論理和をフィードバック値としてシフトレジスタに入力する周知のLFSRの原理により構成される。乱数生成器１０１は、LFSR型乱数発生器１１１，１１２により生成される２つの異なるM系列の疑似乱数の排他的論理和をEXOR回路１１３によりビット毎に取ることにより、Gold系列の疑似乱数を生成する。なお、乱数生成器１０１が備えるLFSR型乱数発生器１１１，１１２の個数は、２個に限定されるものではなく、３個以上とすることも可能である。
スイッチ１０２は、スクランブル鍵変更指令器４１からスクランブル鍵の変更の指令を示す信号が入力された場合、オンとなり、乱数生成器１０１により生成されたGold系列の疑似乱数を示すビット列が、スイッチ１０２を介してスクランブル鍵バッファ６１に出力される。
図４は、バススクランブル器４３の機能的構成の詳細を示すブロック図である。
スクランブル鍵バッファ６１は、シリアル入力およびパラレル入出力のｎビットのシフトレジスタなどにより構成され、乱数出力器４２からシリアル信号により供給された疑似乱数をスクランブル鍵として保持する。
アドレスバススクランブル回路５２は、アドレスバス３５を介してCPU３１から供給される論理アドレス信号により示されるビットA1乃至Anからなるnビットの論理アドレスと、スクランブル鍵バッファ６１に保持されているビットK1乃至Knからなるnビットのスクランブル鍵との排他的論理和を、EXOR回路１５１−１乃至１５１−ｎによりビット毎に取ることにより、論理アドレスをビットSA1乃至SAnからなるｎビットの物理アドレスに変換する。アドレスバススクランブル回路５２は、アドレスバス３６を介して、変換後の物理アドレスを示す物理アドレス信号をメモリ３３に供給する。
次に、図５および図６を参照して、リーダライタ１の処理を説明する。
まず、図５のフローチャートを参照して、リーダライタ１により実行されるスクランブル鍵生成処理について説明する。なお、この処理は、例えば、リーダライタ１の電源がオンになっている場合に、ユーザが、スクランブル鍵変更指令器４１を介して、スクランブル鍵の変更の指令を入力したとき開始される。
ステップＳ１において、乱数出力器４２は、疑似乱数を出力する。具体的には、スクランブル鍵変更指令器４１は、スクランブル鍵の変更の指令を示す信号をスイッチ１０２に供給し、スイッチ１０２をオンさせる。乱数生成器１０１は、リーダライタ１の電源がオンになっている間、常に疑似乱数を生成しており、スイッチ１０２がオンされることにより、スイッチ１０２を介して、乱数生成器１０１からスクランブル鍵バッファ６１への疑似乱数の出力が開始される。スイッチ１０２は、乱数生成器１０１から疑似乱数がｎビット出力されたとき、オフとなる。
ステップＳ２において、バススクランブル器４３は、スクランブル鍵を設定し、スクランブル鍵生成処理は終了する。具体的には、スクランブル鍵バッファ６１は、乱数出力器４２から供給されたｎビットのビット列からなる疑似乱数をスクランブル鍵として内部のレジスタに保持する。また、スクランブル鍵バッファ６１は、内部メモリ６２にスクランブル鍵を供給し、記憶させる。すなわち、スクランブル鍵が内部メモリ６２にバックアップされる。
これにより、簡単に、各制御モジュール１３に対して、それぞれ値が異なり、かつ、予測が困難なスクランブル鍵を設定することができる。なお、このスクランブル鍵設定処理は、例えば、リーダライタ１を工場から出荷する前に行われる。
次に、図６のフローチャートを参照して、リーダライタ１により実行されるメモリアクセス制御処理を説明する。なお、この処理は、例えば、リーダライタ１の電源がオンされたとき開始される。
ステップＳ３１において、スクランブル鍵バッファ６１は、リーダライタ１の電源がオンされ、制御モジュール１３の電源がオンされることにより、リセット回路３４へのリセット指令信号の供給を開始する。
ステップＳ３２において、リセット回路３４は、CPU３１へのリセット信号の供給を開始し、CPU３１をリセットする。これにより、CPU３１の状態が初期化される。
ステップＳ３３において、スクランブル鍵バッファ６１は、内部メモリ６２に保持されているスクランブル鍵を読み出す。スクランブル鍵バッファ６１は、読み出したスクランブル鍵を内部のレジスタに保持する。
ステップＳ３４において、スクランブル鍵バッファ６１は、リセット回路３４へのリセット指令信号の供給を停止する。これに伴い、リセット回路３４は、CPU３１へのリセット信号の供給を停止し、CPU３１は、プログラムの実行を開始する。
ステップＳ３５において、CPU３１は、データを書き込むかを判定する。CPU３１は、実行中のプログラムにおいて、次の処理がデータの書き込みを行う処理でない場合、データを書き込まないと判定し、処理はステップＳ３６に進む。
ステップＳ３６において、CPU３１は、データを読み出すかを判定する。CPU３１は、実行中のプログラムにおいて、次の処理がデータの読み出しを行う処理でない場合、データを読み出さないと判定し、処理はステップＳ３５に戻る。
その後、ステップＳ３５において、データを書き込むと判定されるか、ステップＳ３６においてデータを読み出すと判定されるまで、ステップＳ３５およびＳ３６の処理が繰り返し実行される。
ステップＳ３５においてCPU３１は、実行中のプログラムにおいて、次の処理がデータの書き込みを行う処理である場合、データを書き込むと判定し、処理はステップＳ３７に進む。
ステップＳ３７において、CPU３１は、データの書き込みを指令する。具体的には、CPU３１は、データの論理的な書き込み位置を表す論理アドレスを示す論理アドレス信号を、アドレスバス３５を介してアドレスバススクランブル回路５２に供給するとともに、書き込むデータを含み、データの書き込みの指令を示す書き込み信号を、データバス３７を介してメモリ３３に供給する。
ステップＳ３８において、アドレスバススクランブル回路５２は、論理アドレスを物理アドレスに変換する。具体的には、アドレスバススクランブル回路５２は、論理アドレス信号により示される論理アドレスとスクランブル鍵バッファ６１に保持されているスクランブル鍵との排他的論理和をビット毎に取り、論理アドレスにスクランブルをかけることにより、論理アドレスを物理アドレスに変換する。アドレスバススクランブル回路５２は、変換後の物理アドレスを示す物理アドレス信号を、アドレスバス３６を介してメモリ３３に供給する。
ステップＳ３９において、メモリ３３は、データを書き込む。具体的には、メモリ３３は、物理アドレス信号に示されるメモリ３３上の物理アドレスに、CPU３１から供給された書き込み信号に含まれるデータを書き込む。これにより、CPU３１から連続した論理アドレスへのデータの書き込みが指令されても、実際には、ランダムに配置されるようにメモリ３３にデータが書き込まれるため、メモリ３３に格納されているデータの内容を解析したり、改ざんしたりすることが困難となる。
その後、処理はステップＳ３５に戻り、ステップＳ３５以降の処理が実行される。
ステップＳ３６において、CPU３１は、実行中のプログラムにおいて、次の処理がデータの読み出しを行う処理である場合、データを読み出すと判定し、処理はステップＳ４０に進む。
ステップＳ４０において、CPU３１は、データの読み出しを指令する。具体的には、CPU３１は、データの論理的な読み出し位置を表す論理アドレスを示す論理アドレス信号を、アドレスバス３５を介してアドレスバススクランブル回路５２に供給するとともに、データの読み出しの指令を示す読み出し信号を、データバス３７を介してメモリ３３に供給する。
ステップＳ４１において、上述したステップＳ３８の処理と同様に、論理アドレスが物理アドレスに変換され、変換後の物理アドレスを示す物理アドレス信号が、アドレスバス３６を介して、アドレスバススクランブル回路５２からメモリ３３に供給される。
ステップＳ４２において、メモリ３３は、データを読み出す。具体的には、メモリ３３は、物理アドレス信号により示される物理アドレスに記憶されているデータを読み出し、読み出したデータを、データバス３７を介して、CPU３１に供給する。
その後、処理はステップＳ３５に戻り、ステップＳ３５以降の処理が実行される。
以上のように、各制御モジュール１３に異なるスクランブル鍵を簡単に設定することができるため、たとえ、１台の制御モジュール１３に設定されているスクランブル鍵が解析されたとしても、そのスクランブル鍵を用いて、他の制御モジュール１３のメモリ３３に記憶されているデータの解析や改ざんをすることができない。従って、データの流出や改ざんの被害を最小限に抑えることができる。
また、疑似乱数の生成方法およびアドレスのスクランブル方法については、従来の技術をそのまま使用することができ、新たに複雑な回路を設ける必要がなく、スクランブル鍵の変更の指令を入力する以外にユーザの手間も増えないため、簡単にメモリ３３上のデータのセキュリティを向上させることができる。
次に、図７および図８を参照して、乱数出力器４２の第２の実施の形態について説明する。
図７は、乱数出力器４２の第２の実施の形態の機能的構成を示すブロック図である。図７の乱数出力器４２は、乱数生成器１０１、ビット列検査器２０１、スイッチ２０２、ｎビットのシフトレジスタにより構成される乱数格納器２０３、および、スイッチ２０４を含むように構成される。なお、図中、図３と対応する部分については、同じ符号を付してあり、処理が同じ部分については、その説明は繰り返しになるので省略する。
ビット列検査器２０１は、スクランブル鍵変更指令器４１からスクランブル鍵の変更の指令を示す信号を取得する。ビット列検査器２０１は、スクランブル鍵変更指令器４１からスクランブル鍵の変更の指令を信号が供給された場合、スイッチ２０２をオンにする。これにより、乱数生成器１０１により生成されたGold系列の疑似乱数を示すビット列が、スイッチ２０２を介して、乱数生成器１０１から乱数格納器２０３に供給され、格納される。
また、ビット列検査器２０１は、乱数格納器２０３に格納された疑似乱数が、スクランブル鍵としての使用が禁止されている所定の値と一致するかを検査する。乱数格納器２０３に格納された疑似乱数が、スクランブル鍵としての使用が禁止されている値と一致する場合、ビット列検査器２０１は、スイッチ２０２をオンにし、所定のビット数の疑似乱数を、乱数生成器１０１から乱数格納器２０３に出力させ、乱数格納器２０３に格納されている疑似乱数の値を変更させる。ビット列検査器２０１は、乱数格納器２０３に格納されている疑似乱数が、スクランブル鍵としての使用が禁止されている値と一致しない場合、スイッチ２０４をオンにする。これにより、乱数格納器２０３に格納されているｎビットのビット列からなる疑似乱数が、スイッチ２０４を介して、スクランブル鍵バッファ６１に出力される。すなわち、ビット列検査器２０１は、乱数生成器１０１により生成された疑似乱数が所定の禁止された値と等しい場合、乱数生成器１０１に新たな乱数を生成させ、禁止された値と異なる乱数をスクランブル鍵バッファ６１に出力するように制御する。
次に、図８のフローチャートを参照して、図７の乱数出力器４２がリーダライタ１に設けられた場合に、図５のフローチャートの代わりにリーダライタ１により実行されるスクランブル鍵生成処理について説明する。なお、この処理は、例えば、リーダライタ１の電源がオンになっている場合に、ユーザが、スクランブル鍵変更指令器４１を介して、スクランブル鍵の変更の指令を入力したとき開始される。
ステップＳ１０１において、乱数出力器４２は、疑似乱数を生成する。具体的には、スクランブル鍵変更指令器４１は、スクランブル鍵の変更の指令示す信号をビット列検査器２０１に供給する。ビット列検査器２０１は、スイッチ２０２をオンにする。乱数生成器１０１は、リーダライタ１の電源がオンになっている間、常に疑似乱数を生成しており、スイッチ２０２がオンされることにより、スイッチ２０２を介して、乱数生成器１０１から乱数格納器２０３への疑似乱数の出力が開始される。ビット列検査器２０１は、乱数生成器１０１から疑似乱数がｎビット出力されたとき、スイッチ２０２をオフにする。
ステップＳ１０２において、ビット列検査器２０１は、疑似乱数がスクランブル鍵としての使用が禁止されている値であるかを判定する。具体的には、ビット列検査器２０１は、乱数格納器２０３に格納されている疑似乱数を、スクランブル鍵としての使用が禁止されている値と比較する。例えば、ユーザは、000・・・000および111・・・111のように、同じ値が連続するビット列、0101・・・0101、0101・・・010、1010・・・1010、および、1010・・・101のように、異なる値が１つずつ交互に繰り返されるビット列など、他の値と比べて容易に推測される可能性がある値を、スクランブル鍵としての使用を禁止する値として予め設定しておき、ビット列検査器２０１は、乱数格納器２０３に格納されている疑似乱数が、その禁止されている値であると判定した場合、処理はステップＳ１０３に進む。
ステップＳ１０３において、ビット列検査器２０１は、新たな疑似乱数を生成する。具体的には、ビット列検査器２０１は、スイッチ２０２をオンにし、所定のビット数の疑似乱数を、乱数生成器１０１から乱数格納器２０３に出力させる。乱数格納器２０３は、格納されているビット列を、新たに入力された疑似乱数のビット数だけ上位方向にシフトし、ビット列の末尾に入力された疑似乱数を付加する。すなわち、乱数生成器１０１により生成された新たな疑似乱数が、乱数格納器２０３に格納される。
その後、処理はステップＳ１０２に戻り、ステップＳ１０２において、疑似乱数がスクランブル鍵としての使用が禁止されている値でないと判定されるまで、ステップＳ１０２およびＳ１０３の処理が繰り返し実行される。
ステップＳ１０２において、疑似乱数がスクランブル鍵としての使用が禁止されている値でないと判定された場合、処理はステップＳ１０４に進む。
ステップＳ１０４において、乱数出力器４２は、疑似乱数を出力する。具体的には、ビット列検査器２０１は、スイッチ２０４をオンにする。これにより、乱数格納器２０３に格納されている疑似乱数が、スイッチ２０４を介して、スクランブル鍵バッファ６１に出力される。
ステップＳ１０５において、上述した図５のステップＳ２の処理と同様に、スクランブル鍵が設定され、スクランブル鍵生成処理は終了する。
このように、スクランブル鍵に推測が容易な値が設定されることが防止されるため、メモリ３３に記憶されているデータの解析および改ざんが困難となり、メモリ３３上のデータのセキュリティが向上する。また、例えば、メモリ３３を交換したり、初期化したタイミングで、スクランブル鍵を変更するようにすることにより、スクランブル鍵の解析をより困難にすることができる。
なお、以上の説明では、Gold系列の疑似乱数をスクランブル鍵に用いる例を示したが、スクランブル鍵に用いる乱数または疑似乱数は上述した例に限定されるものではなく、例えば、LFSRを１個だけ備えたM系列の疑似乱数を用いたり、熱雑音を利用した物理乱数を用いるようにしてもよい。
また、アドレスにスクランブルをかける方法も上述した例に限定されるものではなく、乱数または疑似乱数により設定されたスクランブル鍵を用いた他の方法を適用するようにしてもよい。
さらに、以上の説明では、リーダライタ１と通信する相手としてICカード２を例に挙げたが、もちろん、リーダライタ１は、非接触ICカード機能を有する装置、例えば、非接触ICカード機能を有する携帯電話機、携帯情報端末（Personal Digital Assistants）、時計、コンピュータなどと通信することが可能である。
また、図２のメモリアクセス制御部３２を、リーダライタ以外の、メモリのデータを読み書きする他の装置に適用することも可能である。
さらに、図７の乱数出力器４２においては、上述した、スクランブル鍵として推測が容易な値の出力を禁止する以外に、用途に応じて、出力を禁止する値を任意に設定することが可能である。
また、以上の説明では、図２のメモリ３３を不揮発性のメモリとする例を示したが、揮発性のメモリに対して、メモリアクセス制御部４２を用いることももちろん可能である。
さらに、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
本発明を適用したリーダライタの一実施の形態を示すブロック図である。 図１の制御モジュールの機能的構成を示すブロック図である。 図２の乱数出力器の機能的構成を示すブロック図である。 図２のバススクランブル器の機能的構成の詳細を示すブロック図である。 図１のリーダライタにより実行されるスクランブル鍵生成処理を説明するためのフローチャートである。 図１のリーダライタにより実行されるメモリアクセス制御処理を説明するためのフローチャートである。 図２の乱数出力器の第２の実施の形態の機能的構成を示すブロック図である。 図７の乱数出力器を備えた場合の図１のリーダライタにより実行されるスクランブル鍵生成処理を説明するためのフローチャートである。
符号の説明
１ リーダライタ， ２ ICカード， １３ 制御モジュール， ３１ CPU， ３２ メモリアクセス制御部， ３３ メモリ， ４１ スクランブル鍵変更指令器， ４２ 乱数出力器， ４３ バススクランブル器， ５１ スクランブル鍵保持部， ５２ アドレスバススクランブル回路， ６１ スクランブル鍵バッファ， ６２ 内部メモリ， １０１ 乱数生成器， １０２ スイッチ， ２０１ ビット列検査器， ２０２ スイッチ， ２０３ 乱数格納器， ２０４ スイッチ

Claims (6)

  1. 乱数または疑似乱数を生成し、出力する乱数生成装置において、
    乱数生成手段により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成手段に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を出力するように制御する乱数出力制御手段を
    含む乱数生成装置。
  2. 前記乱数生成手段は、Gold系列の疑似乱数を生成する
    請求項１に記載の乱数生成装置。
  3. 前記乱数出力制御手段は、同じ値が連続するビット列、および、異なる値が１つずつ交互に繰り返されるビット列とは異なる乱数または疑似乱数を出力するように制御する
    請求項１に記載の乱数生成装置。
  4. 乱数または疑似乱数を生成し、出力する乱数生成装置の乱数生成制御方法において、
    乱数生成部により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成部に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を出力するように制御する
    ステップを含む乱数生成制御方法。
  5. スクランブル鍵を用いて、入力された論理アドレスにスクランブルをかけることにより、実際にメモリにアクセスする物理アドレスを割り当てるメモリアクセス制御装置において、
    乱数生成手段により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成手段に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を前記スクランブル鍵として出力するように制御する乱数出力制御手段を
    含むメモリアクセス制御装置。
  6. スクランブル鍵を用いて、入力された論理アドレスにスクランブルをかけることにより、実際にメモリにアクセスする物理アドレスを割り当てるメモリアクセス制御手段を有し、非接触ICカード機能を有する装置と通信を行う通信装置において、
    乱数生成手段により生成された乱数または疑似乱数が所定の値と等しい場合、前記乱数生成手段に新たな乱数または疑似乱数を生成させ、前記所定の値と異なる乱数または疑似乱数を前記スクランブル鍵として出力するように制御する乱数出力制御手段を
    含む通信装置。
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