JP2002328845A - 半導体集積回路及びｉｃカードのセキュリティー保護方法 - Google Patents

半導体集積回路及びｉｃカードのセキュリティー保護方法

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JP2002328845A
JP2002328845A JP2001136478A JP2001136478A JP2002328845A JP 2002328845 A JP2002328845 A JP 2002328845A JP 2001136478 A JP2001136478 A JP 2001136478A JP 2001136478 A JP2001136478 A JP 2001136478A JP 2002328845 A JP2002328845 A JP 2002328845A
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Shunsuke Fueki
俊介 笛木
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Abstract

(57)【要約】 【課題】本発明は、処理性能、チップサイズ、及びコス
トの犠牲を最小限に抑えながら、電流解析法に対する対
策を施したＩＣカードを提供することを目的とする。 【解決手段】半導体集積回路は、秘密データを格納する
メモリと、メモリに接続され暗号化されたアドレス及び
データを転送するバスと、バスへの送信内容を暗号化キ
ーに基づいて暗号化すると共にバスからの受信内容を暗
号化キーに基づいて復号化することでメモリをアクセス
する処理ユニットと、バスとメモリとの間に配置され処
理ユニットがメモリをアクセスする際にバスからの受信
内容を暗号化キーに基づいて復号化すると共にバスへの
送信内容を暗号化キーに基づいて暗号化する暗号・復号
回路と、暗号化キーを更新する処理を所定の頻度で実行
する更新回路を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＣカードの半導
体集積回路に関し、メモリに格納されたＩＤデータ等の
重要データに基づいて種々の動作をするＩＣカードの半
導体集積回路に関する。
【０００２】
【従来の技術】世界のＩＣカードの累積発行枚数は、１
９９８年末の段階で欧州を中心に２０億枚に達し、今後
２５％〜３０％の伸張が予想されている。ＩＣカードの
使用目的の大半は金融取引目的と予想され、今後はＩＣ
カードが社会インフラの一翼を担うものと期待されてい
る。これに対応して、ＩＣカードの信頼性保証に関する
多くの実証実験が、民間団体やセキュリティー専門学会
等で行われている。ＩＣカードの不正な使用等に対処す
る技術分野は、「耐タンパ技術」と呼ばれる。
【０００３】耐タンパ技術が対象とするタンパリング
は、ＩＣカードに対する攻撃の形態により、侵入攻撃
（Invasive Attacks）と非侵入攻撃（Non-invasive Att
acks）とに分けられる。侵入攻撃は、ＩＣ表面に直接ア
クセスすることにより回路の盗視及び操作を行い、カー
ドの耐タンパ機能を侵害したり破壊したりする攻撃であ
る。これを実行するためには、ＩＣカードの生産に匹敵
する技術、コスト、時間が必要となるため、実質上は大
きな問題とは考えられていない。
【０００４】非侵入攻撃は、ＩＣ内部に直接操作を加え
ることなく行われる攻撃である。暗号のアルゴリズムの
弱点を見つけて悪用したり、サプライ電流の変動等を解
析してプロテクトされている情報にアクセスしたり（電
流解析法）、外的なストレスを加えて誤動作を誘導する
こと（グリッチアタック）等の攻撃が予想されている。
この非侵入攻撃は、比較的軽微な設備による短い時間の
解析で実行できる可能性があり、ＩＣカードのセキュリ
ティーに対する大きな問題と考えられている。
【０００５】特に電流解析法は問題視されている。ＤＰ
Ａ（Differential Power Analysis）法は、ＩＣカード
チップの電源端子に抵抗を直列につなぎ、抵抗端子間の
電圧差によって電源電圧の電流値換算を行い、この電流
値の変動を統計的に観測する手法である。具体的には、
電流値を観測しながら、一連のデータや特定のコマンド
をＩＣカードに繰り返し供給する。これによって、メモ
リ中のある番地から読み出される特定の値と別の番地か
ら読み出される別の特定の値との差を、バスにデータが
伝播する際の電源電圧の変動として読み取り、観測され
る電流値の統計的平均値を取ることで、内部メモリのデ
ータをある程度の確度を持って推測することが可能とな
る。
【０００６】
【発明が解決しようとする課題】このＤＰＡ法に対する
対策としては、内部クロック信号をランダム化するこ
と、マルチスレッドによるマルチ経路のプロセシングに
よりアルゴリズムの実行にランダム性を与えること、ス
パイク電流をカモフラージュ用に生成すること等が考え
られる。しかし内部クロック信号をランダム化すると、
回路動作が不安定になりやすく、処理性能の低下や消費
電力の増大を招く結果となる。またマルチスレッドによ
るマルチ経路のプロセシングは、回路が複雑になり、チ
ップサイズ及びコストの増大を招く結果となる。またス
パイク電流を生成するためには、回路の本来の処理と関
係しない動作に電力を割くことになり、ＭＰＵの動作周
波数を下げる必要に迫られるなどの問題が生じる。
【０００７】以上を鑑みて、本発明は、処理性能、チッ
プサイズ、及びコストの犠牲を最小限に抑えながら、電
流解析法に対する対策を施したＩＣカードを提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体集積
回路は、秘密データを格納するメモリと、該メモリに接
続され暗号化されたアドレス及びデータを転送するバス
と、該バスへの送信内容を暗号化キーに基づいて暗号化
すると共に該バスからの受信内容を該暗号化キーに基づ
いて復号化することで該メモリをアクセスする処理ユニ
ットと、該バスと該メモリとの間に配置され該処理ユニ
ットが該メモリをアクセスする際に該バスからの受信内
容を該暗号化キーに基づいて復号化すると共に該バスへ
の送信内容を該暗号化キーに基づいて暗号化する暗号・
復号回路と、該暗号化キーを更新する処理を所定の頻度
で実行する更新回路を含むことを特徴とする。
【０００９】また本発明によるＩＣカードのセキュリテ
ィー保護方法は、ＩＣカードにおいてバスにのる秘密デ
ータの信号及び該秘密データのアドレスの信号を暗号化
キーにより暗号化し、該暗号化キーを所定の頻度で更新
する各段階を含むことを特徴とする。
【００１０】上記発明においては、バスにのるデータ及
びアドレスを暗号化キーで暗号化して、この暗号化キー
を、所定の頻度で更新して書き換える。従って、本発明
によるＩＣカードにおいては、所定のアドレスを繰り返
し読み出しても常に同一のデータが読み出されることは
なく、読み出されるデータは時間と共に変化する。従っ
て、メモリ中のある番地から特定の値を繰り返し読み出
すことで電源電圧の変動の統計的平均値からデータ内容
を推測するＤＰＡ法などの電流解析法に対して、有効な
セキュリティー保護を提供することが出来る。
【００１１】また本発明によるセキュリティー保護は、
重要データ（秘密データ）を格納するメモリへのメモリ
アクセスに対する保護に限定されていると共に、セキュ
リティー保護を実現する回路やプログラムに比較的単純
な方式を採用することが可能である。従って、処理性
能、チップサイズ、及びコストの犠牲を最小限に抑えな
がら、セキュリティーが保護されたＩＣカードを提供す
ることが出来る。
【００１２】
【発明の実施の形態】以下に本発明の実施例を、添付の
図面を用いて詳細に説明する。
【００１３】図１は、本発明によるＩＣカードの原理構
成を示す図である。
【００１４】図１のＩＣカードは、乱数発生器１、時間
割込み発生器２、キーレジスタ３、暗号化・復号化アド
レスレジスタ４、暗号化・復号化データレジスタ５、暗
号・復号回路６、メモリ７、ＭＰＵ１３、ＲＯＭ１５、
ＲＡＭ１６、及びアドレスデータバス１７を含む。
【００１５】ＭＰＵ１３は、ＲＯＭ１５に格納されるプ
ログラムに基づいて、ＩＣカードの種々の処理を実行す
る。ＲＯＭ１５は、暗号・復号処理プログラム１４を格
納すると共に、ＭＰＵ１３の通常動作に必要な種々のプ
ログラムを格納する。ＲＡＭ１６は、ＭＰＵ１３が動作
する際のワークエリアとして使用されると共に、ＭＰＵ
１３の動作に必要なデータが格納される。メモリ７は、
不揮発性のメモリであり、ＩＣカードの認証の為に必要
なＩＤデータ等が格納される。
【００１６】乱数発生器１、時間割込み発生器２、キー
レジスタ３、暗号化・復号化アドレスレジスタ４、暗号
化・復号化データレジスタ５、暗号・復号回路６は、重
要データ保護部１２を構成する。重要データ保護部１２
は、ＭＰＵ１３とメモリ７との間に設けられる。この重
要データ保護部１２を設けることによって、ＭＰＵ１３
がメモリ７の重要データ（ＩＤデータ等の秘密データ）
をアクセスする際には、アドレスデータバス１７に現れ
るアドレス及びデータが全て暗号化されており、且つ時
間と共に暗号化された内容が変化するように処理され
る。以下に、この重要データ保護部１２の動作について
詳細に説明する。
【００１７】図２は、重要データ保護部１２において時
間割込み発生器２によるイベントが発生した際の処理を
示す状態遷移図である。
【００１８】時間割込み発生器２は、ある所定の間隔で
割り込み信号を発生する。割り込み信号発生のイベント
が発生すると、このイベント発生は、乱数発生器１とＭ
ＰＵ１３とに通知される。イベントを通知されると、乱
数発生器１とＭＰＵ１３とは、暗号化・復号化アドレス
レジスタ４、暗号化・復号化データレジスタ５、及び暗
号・復号回路６が通常処理に使用されているか否かを確
認する。これらのレジスタ及び回路が通常動作に使用さ
れていなければ、乱数発生器１は新規の乱数を生成す
る。生成された乱数は、重要データ保護部１２内のキー
レジスタ３に格納される。またＭＰＵ１３は、イベント
発生に応じて実行される割り込みプログラムによって、
乱数発生器１から新規に生成された乱数を読み出し、Ｍ
ＰＵ１３内部のレジスタ１８に格納する。この後、時間
割込み発生器２による更なる割り込み信号発生を待つ状
態へと遷移する。
【００１９】このように本発明においては、重要データ
保護部１２の時間割込み発生器２によって所定の時間間
隔で割り込みを発生させ、この割り込みに応じて乱数を
生成し、重要データ保護部１２内のキーレジスタ３に格
納すると共に、ＭＰＵ１３内部のレジスタ１８に格納す
る。ＭＰＵ１３からメモリ７に対する以降のアクセス
は、全てこの乱数を暗号化のキーとして使用して、暗号
化した形で実行される。乱数の発生は、時間割込み発生
器２により所定時間間隔で行われるので、所定時間間隔
で暗号化キーが書き換えられることになる。従って、本
発明によるＩＣカードにおいては、所定のアドレスを繰
り返し読み出しても常に同一のデータが読み出されるこ
とはなく、所定の時間間隔で読み出されるデータは変化
する。従って、メモリ中のある番地から特定の値を繰り
返し読み出すことで電源電圧の変動の統計的平均値から
データ内容を推測するＤＰＡ法などの電流解析法に対し
て、有効なセキュリティー保護を提供することが出来
る。
【００２０】なお時間割込み発生器２によりトリガーさ
れる乱数発生は、ＤＰＡ法などの電流解析法に対して有
効な保護を提供する程度の頻度で実行される必要があ
る。例えば、電源電流を２０００回から３０００回サン
プルするためには約１５分程度かかることが予想される
が、１００回のサンプルには１分もかからないと考えら
れる。従って、これよりも短い例えば１００ｍｓ程度或
いはそれ以下の時間間隔で乱数発生を繰り返すことが望
ましい。なお本発明において、乱数は一定の時間間隔で
発生してもよいし、或いは有効な保護を提供する程度の
頻度となるような任意の時間間隔で発生しても良い。
【００２１】図３は、ＭＰＵによるメモリからのデータ
読み出し動作を示すフローチャートである。
【００２２】図３に示されるデータ読み出し動作は、時
間割込み発生器２による割り込みが終了して通常処理状
態に戻った後に、ＭＰＵ１３においてＩＤデータ等の重
要データ（秘密データ）が必要になったときに、メモリ
７からこの重要データ（秘密データ）を読み出すために
実行される処理である。この時、ＭＰＵ１３の動作は、
ＲＯＭ１５に格納される暗号・復号処理プログラム１４
に基づいて実行される。
【００２３】ステップＳ１で、ＭＰＵ１３から読み出し
処理が実行開始される。
【００２４】ステップＳ２で、ＭＰＵ１３は、内部レジ
スタ１８の乱数値を参照する。
【００２５】ステップＳ３で、ＭＰＵ１３は、乱数値に
基づいて読み出したいアドレスを暗号化する。
【００２６】ステップＳ４で、ＭＰＵ１３は、アドレス
データバス１７を介して、暗号化されたアドレスを暗号
化・復号化アドレスレジスタ４に格納する。
【００２７】ステップＳ５で、暗号・復号回路６は、キ
ーレジスタ３に格納されている乱数を暗号化キーとして
用いて、暗号化・復号化アドレスレジスタ４に格納され
ている暗号化されたアドレスを復号化する。暗号・復号
回路６は、復号化されたアドレスを実アドレス信号とし
てメモリ７に供給する。
【００２８】ステップＳ６で、メモリ７の指定されたア
ドレスからデータが読み出される。
【００２９】ステップＳ７で、暗号・復号回路６は、キ
ーレジスタ３に格納されている乱数を暗号化キーとして
用いて、メモリ７から読み出されたデータを暗号化し
て、暗号化されたデータを暗号化・復号化データレジス
タ５に格納する。
【００３０】ステップＳ８で、ＭＰＵ１３は、アドレス
データバス１７を介して、暗号化・復号化データレジス
タ５から暗号化されたデータを読み出す。
【００３１】ステップＳ９で、ＭＰＵ１３は、内部レジ
スタ１８の乱数値を暗号化キーとして用いて、暗号化・
復号化データレジスタ５から読み出した暗号化されたデ
ータを復号化する。
【００３２】ステップＳ１０で、読み出し処理が実行さ
れる前に実行されていた処理ルーチンに戻り、読み出し
た重要データ（秘密データ）を使用して処理が続行され
る。
【００３３】図４は、ＭＰＵによるメモリへのデータ書
き込み動作を示すフローチャートである。
【００３４】図４に示されるデータ書き込み動作は、時
間割込み発生器２による割り込みが終了して通常処理状
態に戻った後、ＭＰＵ１３においてＩＤデータ等の重要
データをメモリ７に書き込むことが必要になったときに
実行される処理である。この時、ＭＰＵ１３の動作は、
ＲＯＭ１５に格納される暗号・復号処理プログラム１４
に基づいて実行される。
【００３５】ステップＳ１で、ＭＰＵ１３から重要デー
タの書き込み処理が実行開始される。
【００３６】ステップＳ２で、ＭＰＵ１３は、内部レジ
スタ１８の乱数値を参照する。
【００３７】ステップＳ３で、ＭＰＵ１３は、乱数値に
基づいて書き込みたいデータと書き込みアドレスとを暗
号化する。
【００３８】ステップＳ４で、ＭＰＵ１３は、アドレス
データバス１７を介して、暗号化されたアドレスを暗号
化・復号化アドレスレジスタ４に格納すると共に、暗号
化されたデータを暗号化・復号化データレジスタ５に格
納する。
【００３９】ステップＳ５で、暗号・復号回路６は、キ
ーレジスタ３に格納されている乱数を暗号化キーとして
用いて、暗号化・復号化アドレスレジスタ４に格納され
ている暗号化されたアドレスを復号化する。また更に、
暗号・復号回路６は、キーレジスタ３に格納されている
乱数を暗号化キーとして用いて、暗号化・復号化データ
レジスタ５に格納されている暗号化されたデータを復号
化する。暗号・復号回路６は、復号化されたアドレスを
実アドレス信号としてメモリ７に供給すると共に、復号
化されたデータを実データ信号としてメモリ７に供給す
る。
【００４０】ステップＳ６で、メモリ７の指定されたア
ドレスに指定したデータが書き込まれる。
【００４１】ステップＳ７で、書き込み処理が実行され
る前に実行されていた処理ルーチンに戻り、処理が続行
される。
【００４２】図５は、本発明によるＩＣカードの一実施
形態を示す構成図である。
【００４３】図５のＩＣカードは、発信器＆シフトレジ
スタ２１、リロードタイマ２２、３２ビットレジスタ２
３、３２ビットレジスタ２４、３２ビットレジスタ２
５、配線スイッチ２６、メモリ７、ＭＰＵ１３、ＲＯＭ
１５、ＲＡＭ１６、及びアドレスデータバス１７を含
む。発信器＆シフトレジスタ２１が乱数発生器１に対応
し、リロードタイマ２２が時間割込み発生器２に対応す
る。また３２ビットレジスタ２３、３２ビットレジスタ
２４、及び３２ビットレジスタ２５は、それぞれキーレ
ジスタ３、暗号化・復号化アドレスレジスタ４、暗号化
・復号化データレジスタ５に対応する。更に、配線スイ
ッチ２６は、暗号・復号回路６に対応する。
【００４４】ＭＰＵ１３は、８ビット、１６ビット、３
２ビット等、何れのビット長のＡＬＵ及びレジスタ群を
備えたものでも良いが、この例では３２ビット構成とす
る。発信器＆シフトレジスタ２１は、リングオシレータ
と所定のビット長のシフトレジスタとを含み、リングオ
シレータの発信出力を所定のタイミングでサンプルして
順次シフトレジスタに格納していくことで、シフトレジ
スタにランダムな値を設定する。リロードタイマ２２
は、時間割り込みを生成するためにＭＰＵ１３に対して
従来から備えられているハードウェア資源であり、これ
を時間割込み発生器２として使用することが出来る。
【００４５】３２ビットレジスタ２３、３２ビットレジ
スタ２４、及び３２ビットレジスタ２５は、ラッチを組
み合わせたレジスタであり、それぞれ暗号化キー（発信
器＆シフトレジスタ２１が生成する乱数）、暗号化され
たアドレス、及び暗号化されたデータを格納する。配線
スイッチ２６は、ＰＬＤ（Programable Logic Device）
やＦＰＧＡ（Field Programable Gate Array）等のプロ
グラム可能な論理素子で構成してよく、暗号化キーによ
って入出力間の配線の接続を再構成可能に設定する。ま
た暗号・復号回路６は、この例のような配線スイッチで
はなく、例えば後述するように演算器を含んだＦｅｉｓ
ｔｅｌ型として構成しても良い。
【００４６】リロードタイマ２２から所定の時間間隔で
割り込み信号が発生すると、ＭＰＵ１３は通常処理を中
断し、割り込みベクターにあるアドレスの処理プログラ
ムの実行を開始する。この処理プログラムを実行する
と、ＭＰＵ１３は、３２ビットレジスタ２４、３２ビッ
トレジスタ２５、及び配線スイッチ２６が利用中である
か否かを判断する。利用中でなければ、発信器＆シフト
レジスタ２１の生成する乱数の値を読み取って、内部レ
ジスタ１８に格納する。発信器＆シフトレジスタ２１に
おいても、３２ビットレジスタ２４、３２ビットレジス
タ２５、及び配線スイッチ２６が利用中であるか否かを
確認して、これに応じて乱数を発生するように構成す
る。これによって、ＭＰＵ１３の内部レジスタ１８に格
納される乱数が、３２ビットレジスタ２３に格納されて
いる乱数と食い違ってしまう状況を避けることが出来
る。
【００４７】通常処理においては、図３及び図４を参照
して説明したのと同様に、ＭＰＵ１３の内部レジスタ１
８の値及び３２ビットレジスタ２３の値によって、暗号
化・復号化処理を行い、メモリ７に対するアクセスを実
行する。この際、ＰＬＤやＦＰＧＡ等からなる配線スイ
ッチ２６において、入出力間配線を暗号化キーに応じて
再構成可能に接続することで、簡便な構成で暗号化・復
号化を実現することが出来る。なおＭＰＵ１３内部にお
ける暗号化・復号化処理は、ＲＯＭ１５に格納される暗
号・復号処理プログラム１４に基づいて、ソフトウェア
により実行される。
【００４８】図６は、配線スイッチ２６の一実施例を示
す回路図である。図６に示される配線スイッチ２６は、
バッファ３１乃至３３と、マトリクス状に配置される複
数のパストランジスタ３４とを含む。パストランジスタ
３４は、バッファ３２から延びる水平方向の配線と、バ
ッファ３３から延びる垂直方向の配線との各交点に配置
され、パストランジスタ３４のゲートにはバッファ３１
からの制御線が供給される。バッファ３１には暗号化キ
ーのデータが供給され、この暗号化キーに応じて制御線
が駆動される。制御線がＨＩＧＨになるパストランジス
タ３４がオンになると、このオンになった交点部分で、
バッファ３２から延びる水平方向配線とバッファ３３か
ら延びる垂直方向配線とが電気的に接続される。このよ
うにして、暗号化キーの内容に応じて、入出力間に信号
接続経路を再構成可能に設定することが出来る。なお図
６に示される構成は、図解を目的として簡略化されたも
のであり、信号線本数及びパストランジスタ３４の個数
等は、例えば３２ビットの場合の構成とは異なる数とな
っている。
【００４９】図７は、演算器を含んだＦｅｉｓｔｅｌ型
として暗号・復号回路６を実現した場合の構成を示す図
である。
【００５０】図７の暗号・復号回路６は、所定のファン
クションＦを実現する論理回路であるファンクション回
路４１−１乃至４１−１６、剰余計算器４２−１乃至４
２−１６、ビット転置処理ＩＰを実行する論理回路であ
るビット転置回路４３、ビット転置処理ＩＰの逆処理Ｉ
Ｐ−１を実行する論理回路であるビット転置回路４４を
含む。１つのファンクション回路と１つの剰余計算器と
で一段の処理回路を構成し、全体で１６段の処理回路５
０−１乃至５０−１６が設けられる。この例では、入力
する暗号化されたアドレス或いは暗号化されたデータは
６４ビットであり、出力する復号化されたアドレス或い
は復号化されたデータは６４ビットである。またキーレ
ジスタ３に格納される暗号化キー（秘密鍵Ｋ）は、５６
ビット長である。
【００５１】入力された暗号化されたアドレス或いはデ
ータは、ビット転置回路４３によってビット転置され
る。処理結果の右半分の３２ビットであるＲ１と左半分
の３２ビットであるＬ１とが、第一段目の処理回路５０
−１に供給される。右半分の３２ビットであるＲ１はそ
のまま第二段目の処理回路にＬ２として供給されると共
に、第一段目の処理回路のファンクション回路４１−１
に供給される。ファンクション回路４１−１には更に、
キーレジスタ３から４８ビットのＲＫ１が供給される。
ファンクション回路４１−１は、Ｒ１とＲＫ１とから所
定のファンクションＦ（Ｒ１，ＲＫ１）を計算し、３２
ビットの結果Ｆ１を出力する。この結果Ｆ １は、剰余計
算器４２−１に供給される。剰余計算器４２−１は、Ｆ
１とＬ１との剰余計算を実行し、その出力を第二段目の
処理回路にＲ２として供給する。ここで剰余計算とは、
Ｆ１とＬ１との和を基数で割った余りである。即ち、Ｆ
１とＬ１との和のうちで、最上位からの繰り上がりビッ
トを無視した残りのビットである。
【００５２】上記計算を１６段の処理回路５０−１乃至
５０−１６によって順次実行して、最終的に得られるＲ
１７とＬ１７とを結合して、ビット転置回路４４により
ビット転置処理ＩＰの逆処理ＩＰ−１を実行して、復号
化アドレス或いは復号化データ（６４ビット）が得られ
る。
【００５３】なお上記暗号・復号回路６の構成は、ＰＬ
ＡやＦＰＧＡを用いて実現すればよい。
【００５４】図８は、ファンクション回路の構成の一例
を示す回路図である。図７の複数のファンクション回路
４１−１乃至４１−１６は、同一の構成を有しており、
その一例が図８に示される。
【００５５】図８のファンクション回路は、拡大ビット
転置処理回路６１、剰余計算器６２、及びＳｂｏｘ回路
Ｓ１乃至Ｓ８を含む。拡大ビット転置処理回路６１は３
２ビットであるＲ１を４８ビットに拡大して転置する処
理を実行する。拡大転置後の結果Ｘは、剰余計算器６２
に供給される。剰余計算器６２は、４８ビットであるＲ
Ｋ1と４８ビットに拡大転置された結果Ｘとの剰余計算
を実行する。剰余計算の結果である４８ビットは、６ビ
ット毎にＳｂｏｘ回路Ｓ１乃至Ｓ８に供給される。Ｓｂ
ｏｘ回路Ｓ１乃至Ｓ８の各々は、変換テーブルに従って
供給される６ビットのデータを４ビットのデータに変換
する。８つのＳｂｏｘ回路Ｓ１乃至Ｓ８から出力される
変換後の４ビットのデータは、纏めて３２ビットデータ
として出力される。
【００５６】上述のように、暗号・復号回路６はＰＬＡ
やＦＰＧＡ等を用いて実現すればよく、上記ファンクシ
ョン回路計算において、Ｓｂｏｘ回路Ｓ１乃至Ｓ８の変
換テーブルは、外部から内容を書き換えることが可能な
構成として良い。このような構成とすれば、適宜変換テ
ーブルの内容を書き換えることによって、暗号化アルゴ
リズムを変化させることが可能になり、セキュリティー
をより高めることが可能になる。
【００５７】以上の説明した本発明の構成において、図
１の乱数発生器１、キーレジスタ３、暗号・復号回路
６、及びメモリ７は、図１に点線で示されるように１つ
のマクロ１００として半導体集積回路に実現する構成と
するのが好ましい。これは、マクロ間の接続配線につい
てはプローブを接触させて信号レベルを直接読み取るこ
とが比較的容易であるが、マクロ内部では回路素子及び
配線が多層に入り組んだ構造となっているために、プロ
ーブによる信号レベル読み取りが困難なためである。こ
のように、ＤＰＡ法による攻撃だけでなく、直接内部配
線から信号を読み取ろうという攻撃に対してもセキュリ
ティーを確保するために、本発明の構成の主要部分は単
一のマクロ内に収めるように構成することが望ましい。
【００５８】また図１において、ＭＰＵ１３の内部レジ
スタ１８は、従来からある汎用レジスタを流用すればよ
い。但し、処理の効率を重視する場合には、内部レジス
タ１８を専用のレジスタとしてＭＰＵ１３内部に新たに
設けてよい。また図1において、暗号化・復号化アドレ
スレジスタ４と暗号化・復号化データレジスタ５とは別
のレジスタとして示したが、単一のレジスタとして構成
し、アドレス及びデータを纏めて単一のデータとして扱
うようにしてもよい。一般に、暗号を使用するシステム
において、取り扱うデータのビット長が長いほどセキュ
リティーが高くなる。従って、このようにアドレス及び
データを纏めて単一のデータとして扱うようにすれば、
本発明によるＩＣカードのセキュリティーを更に高める
ことが出来る。
【００５９】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００６０】
【発明の効果】本発明においては、バスにのるデータ及
びアドレスを暗号化キーで暗号化して、この暗号化キー
を、所定の頻度で更新して書き換える。従って、所定の
アドレスを繰り返し読み出しても常に同一のデータが読
み出されることはなく、読み出されるデータは時間と共
に変化する。従って、メモリ中のある番地から特定の値
を繰り返し読み出すことで電源電圧の変動の統計的平均
値からデータ内容を推測するＤＰＡ法などの電流解析法
に対して、有効なセキュリティー保護を提供することが
出来る。
【００６１】また本発明によるセキュリティー保護は、
重要データ（秘密データ）を格納するメモリへのメモリ
アクセスに対する保護に限定されていると共に、セキュ
リティー保護を実現する回路やプログラムに比較的単純
な方式を採用することが可能である。従って、処理性
能、チップサイズ、及びコストの犠牲を最小限に抑えな
がら、セキュリティーが保護されたＩＣカードを提供す
ることが出来る。
【図面の簡単な説明】
【図１】本発明によるＩＣカードの原理構成を示す図で
ある。
【図２】重要データ保護部において時間割込み発生器に
よるイベントが発生した際の処理を示す状態遷移図であ
る。
【図３】ＭＰＵによるメモリからのデータ読み出し動作
を示すフローチャートである。
【図４】ＭＰＵによるメモリへのデータ書き込み動作を
示すフローチャートである。
【図５】本発明によるＩＣカードの一実施形態を示す構
成図である。
【図６】配線スイッチの一実施例を示す回路図である。
【図７】演算器を含んだＦｅｉｓｔｅｌ型として暗号・
復号回路を実現した場合の構成を示す図である。
【図８】ファンクション回路の構成の一例を示す回路図
である。
【符号の説明】
１ 乱数発生器 ２ 時間割込み発生器 ３ キーレジスタ ４ 暗号化・復号化アドレスレジスタ ５ 暗号化・復号化データレジスタ ６ 暗号・復号回路 ７ メモリ １３ ＭＰＵ １５ ＲＯＭ １６ ＲＡＭ １７ アドレスデータバス
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B017 AA03 BA07 CA14 5B035 AA13 BB09 CA38 5B076 FA07 FA08 FC08 FD04 5J104 AA41 JA09 NA02 NA22 NA23 NA35 NA36 NA37 NA40

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】秘密データを格納するメモリと、 該メモリに接続され暗号化されたアドレス及びデータを
    転送するバスと、 該バスへの送信内容を暗号化キーに基づいて暗号化する
    と共に該バスからの受信内容を該暗号化キーに基づいて
    復号化することで該メモリをアクセスする処理ユニット
    と、 該バスと該メモリとの間に配置され該処理ユニットが該
    メモリをアクセスする際に該バスからの受信内容を該暗
    号化キーに基づいて復号化すると共に該バスへの送信内
    容を該暗号化キーに基づいて暗号化する暗号・復号回路
    と、 該暗号化キーを更新する処理を所定の頻度で実行する更
    新回路を含むことを特徴とする半導体集積回路。
  2. 【請求項２】該更新回路は、 該暗号化キーを生成する乱数発生器と、 該乱数発生器を所定の頻度でトリガーする時間割込み発
    生器を含むことを特徴とする請求項１記載の半導体集積
    回路。
  3. 【請求項３】該乱数発生器と、該暗号・復号回路と、該
    メモリは単一のマクロとして構成されることを特徴とす
    る請求項２記載の半導体集積回路。
  4. 【請求項４】該暗号・復号回路による暗号化・復号化処
    理と該処理ユニットによる暗号化・復号化処理とは、外
    部から変更可能であることを特徴とする請求項１記載の
    半導体集積回路。
  5. 【請求項５】該暗号・復号回路はＦｅｉｓｔｅｌ型で構
    成されることを特徴とする請求項１記載の半導体集積回
    路。
  6. 【請求項６】該処理ユニットは、該暗号化キーを格納す
    るレジスタを内蔵することを特徴とする請求項１記載の
    半導体集積回路。
  7. 【請求項７】該暗号・復号回路は、該アドレス及び該デ
    ータを纏めて１つのデータ列として扱うことを特徴とす
    る請求項１記載の半導体集積回路。
  8. 【請求項８】該メモリは不揮発性メモリであることを特
    徴とする請求項１記載の半導体集積回路。
  9. 【請求項９】該暗号・復号回路は、該暗号化キーに基づ
    いて入出力間の接続経路が再構成可能に設定される回路
    であることを特徴とする請求項１記載の半導体集積回
    路。
  10. 【請求項１０】ＩＣカードにおいてバスにのる秘密デー
    タの信号及び該秘密データのアドレスの信号を暗号化キ
    ーにより暗号化し、 該暗号化キーを所定の頻度で更新する各段階を含むこと
    を特徴とするＩＣカードのセキュリティー保護方法。
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