JPH11272570A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11272570A JPH11272570A JP10075483A JP7548398A JPH11272570A JP H11272570 A JPH11272570 A JP H11272570A JP 10075483 A JP10075483 A JP 10075483A JP 7548398 A JP7548398 A JP 7548398A JP H11272570 A JPH11272570 A JP H11272570A
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- semiconductor integrated
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F12/14—Protection against unauthorised use of memory or access to memory
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- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/82—Protecting input, output or interconnection devices
- G06F21/85—Protecting input, output or interconnection devices interconnection devices, e.g. bus-connected or in-line devices
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/72—Indexing scheme relating to groups G06F7/72 - G06F7/729
- G06F2207/7219—Countermeasures against side channel or fault attacks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2211/00—Indexing scheme relating to details of data-processing equipment not covered by groups G06F3/00 - G06F13/00
- G06F2211/002—Bus
Abstract
(57)【要約】
【課題】 バスラインの不正なデータ読み出しに対する
セキュリティ機能を実現する。 【解決手段】 制御回路７は、プログラムカウンタ１か
らＲＯＭ２へ出力されるアドレスを検出し、検出アドレ
スが偶数であれば制御信号ＣＴＬを「Ｌ」レベルとし、
検出アドレスが奇数であれば制御信号ＣＴＬを「Ｈ」レ
ベルとする。信号ＣＴＬが「Ｌ」の場合、データ変換回
路５，６はデータ変換を行わない。信号ＣＴＬが「Ｈ」
の場合、ＲＯＭ２から出力されたデータは、データ変換
回路５で論理反転されてバス３に出力され、更にデータ
変換回路６で論理反転されて命令デコーダ４に出力され
る。
セキュリティ機能を実現する。 【解決手段】 制御回路７は、プログラムカウンタ１か
らＲＯＭ２へ出力されるアドレスを検出し、検出アドレ
スが偶数であれば制御信号ＣＴＬを「Ｌ」レベルとし、
検出アドレスが奇数であれば制御信号ＣＴＬを「Ｈ」レ
ベルとする。信号ＣＴＬが「Ｌ」の場合、データ変換回
路５，６はデータ変換を行わない。信号ＣＴＬが「Ｈ」
の場合、ＲＯＭ２から出力されたデータは、データ変換
回路５で論理反転されてバス３に出力され、更にデータ
変換回路６で論理反転されて命令デコーダ４に出力され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ等の半導体集積回路に係り、特にデータ転送用のバ
スラインを有している半導体集積回路のデータ転送方式
に関するものである。
ータ等の半導体集積回路に係り、特にデータ転送用のバ
スラインを有している半導体集積回路のデータ転送方式
に関するものである。
【０００２】
【従来の技術】従来より、マイクロコンピュータ等の半
導体集積回路では、ＲＯＭ（リードオンリメモリ）より
プログラムを読み出して実行していた。図６は従来のマ
イクロコンピュータ等の半導体集積回路のＲＯＭ周辺の
ブロック図である。プログラムカウンタ１によってアド
レッシングされたＲＯＭ２のバイナリデータはバス３上
にパラレルに出力され、命令デコーダ４に送られる。
導体集積回路では、ＲＯＭ（リードオンリメモリ）より
プログラムを読み出して実行していた。図６は従来のマ
イクロコンピュータ等の半導体集積回路のＲＯＭ周辺の
ブロック図である。プログラムカウンタ１によってアド
レッシングされたＲＯＭ２のバイナリデータはバス３上
にパラレルに出力され、命令デコーダ４に送られる。
【０００３】
【発明が解決しようとする課題】以上のようなマイクロ
コンピュータ等の半導体集積回路では、通常、バスライ
ンを流れるデータの論理が正論理又は負論理に固定され
ており、かつバスにプローブ等を当てることでバスライ
ンのデータを不正に読み出すことができるため、ＲＯＭ
に記憶されたプログラムを推定することができる等のセ
キュリティ上の問題があった。本発明は、上記課題を解
決するためになされたもので、バスラインの不正なデー
タ読み出しに対するセキュリティ機能を実現することが
できる半導体集積回路のデータ転送方式を提供すること
を目的とする。
コンピュータ等の半導体集積回路では、通常、バスライ
ンを流れるデータの論理が正論理又は負論理に固定され
ており、かつバスにプローブ等を当てることでバスライ
ンのデータを不正に読み出すことができるため、ＲＯＭ
に記憶されたプログラムを推定することができる等のセ
キュリティ上の問題があった。本発明は、上記課題を解
決するためになされたもので、バスラインの不正なデー
タ読み出しに対するセキュリティ機能を実現することが
できる半導体集積回路のデータ転送方式を提供すること
を目的とする。
【０００４】
【課題を解決するための手段】本発明は、請求項１に記
載のように、複数ビットのデータを出力する第１の回路
と上記データを受け取る第２の回路との間がバスで接続
された半導体集積回路のデータ転送方式において、第１
の回路とバスとの間に設けられ、第１の回路から出力さ
れたデータを第１の変換規則で変換してバスに出力する
第１のデータ変換回路と、バスと第２の回路との間に設
けられ、バスから出力されたデータを第２の変換規則で
変換して元のデータに戻し第２の回路に出力する第２の
データ変換回路とを有するものである。このように、第
１の回路から出力されたデータを第１のデータ変換回路
で変換してバスに出力し、バスから出力されたデータを
第２の変換回路で変換して元のデータに戻すことによ
り、バス上を流れるデータを本来のデータとは異なるも
のにすることができる。また、請求項２に記載のよう
に、上記第１の回路はメモリであり、第１の回路からデ
ータを読み出すためのアドレス信号に基づいて、上記第
１、第２のデータ変換回路に上記データ変換を行わせる
か或いは入力データをそのまま出力させるかを決定する
制御回路を有するものである。また、請求項３に記載の
ように、外部からの命令に基づいて、上記第１、第２の
データ変換回路に上記データ変換を行わせるか或いは入
力データをそのまま出力させるかを決定する制御回路を
有するものである。
載のように、複数ビットのデータを出力する第１の回路
と上記データを受け取る第２の回路との間がバスで接続
された半導体集積回路のデータ転送方式において、第１
の回路とバスとの間に設けられ、第１の回路から出力さ
れたデータを第１の変換規則で変換してバスに出力する
第１のデータ変換回路と、バスと第２の回路との間に設
けられ、バスから出力されたデータを第２の変換規則で
変換して元のデータに戻し第２の回路に出力する第２の
データ変換回路とを有するものである。このように、第
１の回路から出力されたデータを第１のデータ変換回路
で変換してバスに出力し、バスから出力されたデータを
第２の変換回路で変換して元のデータに戻すことによ
り、バス上を流れるデータを本来のデータとは異なるも
のにすることができる。また、請求項２に記載のよう
に、上記第１の回路はメモリであり、第１の回路からデ
ータを読み出すためのアドレス信号に基づいて、上記第
１、第２のデータ変換回路に上記データ変換を行わせる
か或いは入力データをそのまま出力させるかを決定する
制御回路を有するものである。また、請求項３に記載の
ように、外部からの命令に基づいて、上記第１、第２の
データ変換回路に上記データ変換を行わせるか或いは入
力データをそのまま出力させるかを決定する制御回路を
有するものである。
【０００５】また、請求項４に記載のように、上記第
１、第２のデータ変換回路は、上記第１、第２の変換規
則として論理反転を行うものである。また、請求項５に
記載のように、上記第１、第２のデータ変換回路は、上
記第１、第２の変換規則として上位の複数ビットと下位
の複数ビットの入れ替えを行うものである。また、請求
項６に記載のように、上記第１、第２のデータ変換回路
は、上記第１、第２の変換規則として最上位ビットと最
下位ビットの入れ替えを行うものである。また、請求項
７に記載のように、上記第１のデータ変換回路は、上記
第１の変換規則として所定のビット数の左又は右ローテ
ートを行うものであり、上記第２のデータ変換回路は、
上記第２の変換規則として第１の変換規則と逆方向の所
定のビット数の右又は左ローテートを行うものである。
１、第２のデータ変換回路は、上記第１、第２の変換規
則として論理反転を行うものである。また、請求項５に
記載のように、上記第１、第２のデータ変換回路は、上
記第１、第２の変換規則として上位の複数ビットと下位
の複数ビットの入れ替えを行うものである。また、請求
項６に記載のように、上記第１、第２のデータ変換回路
は、上記第１、第２の変換規則として最上位ビットと最
下位ビットの入れ替えを行うものである。また、請求項
７に記載のように、上記第１のデータ変換回路は、上記
第１の変換規則として所定のビット数の左又は右ローテ
ートを行うものであり、上記第２のデータ変換回路は、
上記第２の変換規則として第１の変換規則と逆方向の所
定のビット数の右又は左ローテートを行うものである。
【０００６】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１（ａ）は本発明の第１の実施の形態を示すマイクロ
コンピュータ等の半導体集積回路のブロック図である。
この半導体集積回路は、実行すべき命令が格納されたＲ
ＯＭ上の位置を示すプログラムカウンタ１と、ＲＯＭ２
と、インストラクションバス３と、命令を解読する命令
デコーダ４と、ＲＯＭ２から出力されたデータを第１の
変換規則で変換してバス３に出力する第１のデータ変換
回路５と、バス３から出力されたデータを第２の変換規
則で変換して元のデータに戻す第２のデータ変換回路６
と、データ変換回路５，６を制御するための制御信号Ｃ
ＴＬを出力する制御回路７とを有している。
の実施の形態について図面を参照して詳細に説明する。
図１（ａ）は本発明の第１の実施の形態を示すマイクロ
コンピュータ等の半導体集積回路のブロック図である。
この半導体集積回路は、実行すべき命令が格納されたＲ
ＯＭ上の位置を示すプログラムカウンタ１と、ＲＯＭ２
と、インストラクションバス３と、命令を解読する命令
デコーダ４と、ＲＯＭ２から出力されたデータを第１の
変換規則で変換してバス３に出力する第１のデータ変換
回路５と、バス３から出力されたデータを第２の変換規
則で変換して元のデータに戻す第２のデータ変換回路６
と、データ変換回路５，６を制御するための制御信号Ｃ
ＴＬを出力する制御回路７とを有している。
【０００７】本実施の形態の半導体集積回路では、ＲＯ
Ｍ２からデータを逐次取り出し、解読して実行する。Ｒ
ＯＭ２は、プログラムカウンタ１から出力されたアドレ
スに応じて、このアドレスが示す位置に格納された複数
ビットのデータ（本実施の形態では、８ビット）をイン
ストラクションバス３にパラレルに出力する。そして、
命令デコーダ４は、インストラクションバス３に出力さ
れたデータを取り込み、解読する。
Ｍ２からデータを逐次取り出し、解読して実行する。Ｒ
ＯＭ２は、プログラムカウンタ１から出力されたアドレ
スに応じて、このアドレスが示す位置に格納された複数
ビットのデータ（本実施の形態では、８ビット）をイン
ストラクションバス３にパラレルに出力する。そして、
命令デコーダ４は、インストラクションバス３に出力さ
れたデータを取り込み、解読する。
【０００８】このような構成に対し、本実施の形態で
は、ＲＯＭ２とインストラクションバス３との間に第１
のデータ変換回路５を設け、インストラクションバス３
と命令デコーダ４との間に第２のデータ変換回路６を設
け、更にデータ変換回路５，６を制御する制御回路７を
設けている。
は、ＲＯＭ２とインストラクションバス３との間に第１
のデータ変換回路５を設け、インストラクションバス３
と命令デコーダ４との間に第２のデータ変換回路６を設
け、更にデータ変換回路５，６を制御する制御回路７を
設けている。
【０００９】データ変換回路５，６の構成は同一であ
る。このデータ変換回路５，６の構成を図１（ｂ）に示
す。なお、図１（ｂ）では、ＲＯＭ２から出力される複
数ビット（本実施の形態では、８ビット）のデータのう
ちの１ビット分について示している。つまり、データ変
換回路５，６は、Ｐチャネルトランジスタ１１、インバ
ータ１２及びＮチャネルトランジスタ１３をＲＯＭ２か
ら出力されるデータの各ビットに対応して複数ビット分
有する。
る。このデータ変換回路５，６の構成を図１（ｂ）に示
す。なお、図１（ｂ）では、ＲＯＭ２から出力される複
数ビット（本実施の形態では、８ビット）のデータのう
ちの１ビット分について示している。つまり、データ変
換回路５，６は、Ｐチャネルトランジスタ１１、インバ
ータ１２及びＮチャネルトランジスタ１３をＲＯＭ２か
ら出力されるデータの各ビットに対応して複数ビット分
有する。
【００１０】Ｐチャネルトランジスタ１１のドレインは
対応するビット入力ＢｎIN（ｎ＝０〜７）に接続され、
ソースは対応するビット出力ＢｎOUT （ｎ＝０〜７）に
接続され、ゲートには制御回路７からの制御信号ＣＴＬ
が与えられる。インバータ１２の入力は対応するビット
入力ＢｎIN（ｎ＝０〜７）に接続される。そして、Ｎチ
ャネルトランジスタ１３のドレインはインバータ１２の
出力に接続され、ソースは対応するビット出力ＢｎOUT
（ｎ＝０〜７）に接続され、ゲートには制御信号ＣＴＬ
が与えられる。
対応するビット入力ＢｎIN（ｎ＝０〜７）に接続され、
ソースは対応するビット出力ＢｎOUT （ｎ＝０〜７）に
接続され、ゲートには制御回路７からの制御信号ＣＴＬ
が与えられる。インバータ１２の入力は対応するビット
入力ＢｎIN（ｎ＝０〜７）に接続される。そして、Ｎチ
ャネルトランジスタ１３のドレインはインバータ１２の
出力に接続され、ソースは対応するビット出力ＢｎOUT
（ｎ＝０〜７）に接続され、ゲートには制御信号ＣＴＬ
が与えられる。
【００１１】ここで、ビット入力ＢｎIN（ｎ＝０〜７）
は、データ変換回路５においてはＲＯＭ２の出力データ
Ｂｎが入力される端子であり、データ変換回路６におい
てはインストラクションバス３の出力データＢｎが入力
される端子である。また、ビット出力ＢｎOUT （ｎ＝０
〜７）は、データ変換回路５においてはインストラクシ
ョンバス３にデータＢｎを出力する端子であり、データ
変換回路６においては命令デコーダ４にデータＢｎを出
力する端子である。
は、データ変換回路５においてはＲＯＭ２の出力データ
Ｂｎが入力される端子であり、データ変換回路６におい
てはインストラクションバス３の出力データＢｎが入力
される端子である。また、ビット出力ＢｎOUT （ｎ＝０
〜７）は、データ変換回路５においてはインストラクシ
ョンバス３にデータＢｎを出力する端子であり、データ
変換回路６においては命令デコーダ４にデータＢｎを出
力する端子である。
【００１２】制御回路７は、プログラムカウンタ１から
ＲＯＭ２へ出力されるアドレスを検出し、この検出アド
レスが偶数であれば制御信号ＣＴＬを「Ｌ」レベルと
し、検出アドレスが奇数であれば制御信号ＣＴＬを
「Ｈ」レベルとする。
ＲＯＭ２へ出力されるアドレスを検出し、この検出アド
レスが偶数であれば制御信号ＣＴＬを「Ｌ」レベルと
し、検出アドレスが奇数であれば制御信号ＣＴＬを
「Ｈ」レベルとする。
【００１３】制御信号ＣＴＬが「Ｌ」レベルの場合、デ
ータ変換回路５，６内では、トランジスタ１１がオンと
なり、トランジスタ１３がオフとなる。この場合、ＲＯ
Ｍ２から出力された８ビットデータの各ビットＢ０〜Ｂ
７は、データ変換回路５内の対応する各トランジスタ１
１を通ってインストラクションバス３に出力され、更に
データ変換回路６内の対応する各トランジスタ１１を通
って命令デコーダ４に出力される。
ータ変換回路５，６内では、トランジスタ１１がオンと
なり、トランジスタ１３がオフとなる。この場合、ＲＯ
Ｍ２から出力された８ビットデータの各ビットＢ０〜Ｂ
７は、データ変換回路５内の対応する各トランジスタ１
１を通ってインストラクションバス３に出力され、更に
データ変換回路６内の対応する各トランジスタ１１を通
って命令デコーダ４に出力される。
【００１４】一方、制御信号ＣＴＬが「Ｈ」レベルの場
合、データ変換回路５，６内では、トランジスタ１１が
オフとなり、トランジスタ１３がオンとなる。この場
合、ＲＯＭ２から出力された８ビットデータの各ビット
Ｂ０〜Ｂ７は、データ変換回路５内の対応する各インバ
ータ１２によって論理反転された後に各トランジスタ１
３を通ってインストラクションバス３に出力され、更に
データ変換回路６内の対応する各インバータ１２によっ
て論理反転された後に各トランジスタ１３を通って命令
デコーダ４に出力される。
合、データ変換回路５，６内では、トランジスタ１１が
オフとなり、トランジスタ１３がオンとなる。この場
合、ＲＯＭ２から出力された８ビットデータの各ビット
Ｂ０〜Ｂ７は、データ変換回路５内の対応する各インバ
ータ１２によって論理反転された後に各トランジスタ１
３を通ってインストラクションバス３に出力され、更に
データ変換回路６内の対応する各インバータ１２によっ
て論理反転された後に各トランジスタ１３を通って命令
デコーダ４に出力される。
【００１５】このように、プログラムカウンタ１から出
力されるアドレスが偶数であれば、ＲＯＭ２から出力さ
れたデータは変換されることなく命令デコーダ４に渡さ
れ、アドレスが奇数であれば、ＲＯＭ２から出力された
データはデータ変換回路５で変換された後にデータ変換
回路６で元に戻されて命令デコーダ４に渡される。
力されるアドレスが偶数であれば、ＲＯＭ２から出力さ
れたデータは変換されることなく命令デコーダ４に渡さ
れ、アドレスが奇数であれば、ＲＯＭ２から出力された
データはデータ変換回路５で変換された後にデータ変換
回路６で元に戻されて命令デコーダ４に渡される。
【００１６】したがって、プログラムカウンタ１から出
力されるアドレスが偶数か奇数かによって、インストラ
クションバス３上のデータが論理反転したりしなかった
りするので、バス３にプローブ等を当ててデータを不正
に読み出したとしても、このデータは本来のデータとは
異なり、ＲＯＭ２に記憶されたデータを推定することは
難しい。こうして、バスラインの不正なデータ読み出し
に対するセキュリティ機能を実現することができる。
力されるアドレスが偶数か奇数かによって、インストラ
クションバス３上のデータが論理反転したりしなかった
りするので、バス３にプローブ等を当ててデータを不正
に読み出したとしても、このデータは本来のデータとは
異なり、ＲＯＭ２に記憶されたデータを推定することは
難しい。こうして、バスラインの不正なデータ読み出し
に対するセキュリティ機能を実現することができる。
【００１７】［実施の形態の２］図２は本発明の第２の
実施の形態を示すデータ変換回路の回路図である。本実
施の形態においても、半導体集積回路としての構成は実
施の形態の１とほぼ同様である。本実施の形態では、図
１のデータ変換回路５，６の代わりに、図２のデータ変
換回路５ａ，６ａを用いる。データ変換回路５ａ，６ａ
の構成は同一である。データ変換回路５ａ，６ａは、Ｒ
ＯＭ２から出力されるデータの各ビットＢ０〜Ｂ７に対
応して設けられたＰチャネルトランジスタ１４−０〜１
４−７及びＮチャネルトランジスタ１５−０〜１５−７
を有する。
実施の形態を示すデータ変換回路の回路図である。本実
施の形態においても、半導体集積回路としての構成は実
施の形態の１とほぼ同様である。本実施の形態では、図
１のデータ変換回路５，６の代わりに、図２のデータ変
換回路５ａ，６ａを用いる。データ変換回路５ａ，６ａ
の構成は同一である。データ変換回路５ａ，６ａは、Ｒ
ＯＭ２から出力されるデータの各ビットＢ０〜Ｂ７に対
応して設けられたＰチャネルトランジスタ１４−０〜１
４−７及びＮチャネルトランジスタ１５−０〜１５−７
を有する。
【００１８】Ｐチャネルトランジスタ１４−０〜１４−
７のドレインは対応するビット入力Ｂ０IN〜Ｂ７INに接
続され、ソースは対応するビット出力Ｂ０OUT 〜Ｂ７
OUT に接続され、ゲートには制御信号ＣＴＬが与えられ
る。また、Ｎチャネルトランジスタ１５−０〜１５−７
のドレインは対応するビット入力Ｂ０IN〜Ｂ７INに接続
され、ゲートには制御信号ＣＴＬが与えられる。
７のドレインは対応するビット入力Ｂ０IN〜Ｂ７INに接
続され、ソースは対応するビット出力Ｂ０OUT 〜Ｂ７
OUT に接続され、ゲートには制御信号ＣＴＬが与えられ
る。また、Ｎチャネルトランジスタ１５−０〜１５−７
のドレインは対応するビット入力Ｂ０IN〜Ｂ７INに接続
され、ゲートには制御信号ＣＴＬが与えられる。
【００１９】そして、ＲＯＭ２からの８ビットデータの
下位４ビットＢ０〜Ｂ３に対応して設けられたＮチャネ
ルトランジスタ１５−０〜１５−３のソースは、該８ビ
ットデータの上位４ビットＢ４〜Ｂ７に対応して設けら
れたＰチャネルトランジスタ１４−４〜１４−７のソー
スに接続されている。また、８ビットデータの上位４ビ
ットＢ４〜Ｂ７に対応して設けられたＮチャネルトラン
ジスタ１５−４〜１５−７のソースは、該８ビットデー
タの下位４ビットＢ０〜Ｂ３に対応して設けられたＰチ
ャネルトランジスタ１４−０〜１４−３のソースに接続
されている。
下位４ビットＢ０〜Ｂ３に対応して設けられたＮチャネ
ルトランジスタ１５−０〜１５−３のソースは、該８ビ
ットデータの上位４ビットＢ４〜Ｂ７に対応して設けら
れたＰチャネルトランジスタ１４−４〜１４−７のソー
スに接続されている。また、８ビットデータの上位４ビ
ットＢ４〜Ｂ７に対応して設けられたＮチャネルトラン
ジスタ１５−４〜１５−７のソースは、該８ビットデー
タの下位４ビットＢ０〜Ｂ３に対応して設けられたＰチ
ャネルトランジスタ１４−０〜１４−３のソースに接続
されている。
【００２０】制御回路７は、実施の形態の１と同様に、
プログラムカウンタ１から出力されるアドレスを検出
し、この検出結果に応じた制御信号ＣＴＬを出力する。
制御信号ＣＴＬが「Ｌ」レベルの場合、データ変換回路
５ａ，６ａ内では、トランジスタ１４−０〜１４−７が
オンとなり、トランジスタ１５−０〜１５−７がオフと
なる。
プログラムカウンタ１から出力されるアドレスを検出
し、この検出結果に応じた制御信号ＣＴＬを出力する。
制御信号ＣＴＬが「Ｌ」レベルの場合、データ変換回路
５ａ，６ａ内では、トランジスタ１４−０〜１４−７が
オンとなり、トランジスタ１５−０〜１５−７がオフと
なる。
【００２１】この場合、ＲＯＭ２から出力された８ビッ
トデータの各ビットＢ０〜Ｂ７は、データ変換回路５ａ
内の対応する各トランジスタ１４−０〜１４−７を通っ
てインストラクションバス３に出力され、更にデータ変
換回路６ａ内の対応する各トランジスタ１４−０〜１４
−７を通って命令デコーダ４に出力される。
トデータの各ビットＢ０〜Ｂ７は、データ変換回路５ａ
内の対応する各トランジスタ１４−０〜１４−７を通っ
てインストラクションバス３に出力され、更にデータ変
換回路６ａ内の対応する各トランジスタ１４−０〜１４
−７を通って命令デコーダ４に出力される。
【００２２】一方、制御信号ＣＴＬが「Ｈ」レベルの場
合、データ変換回路５ａ，６ａ内では、トランジスタ１
４−０〜１４−７がオフとなり、トランジスタ１５−０
〜１５−７がオンとなる。この場合、ＲＯＭ２から出力
された８ビットデータの下位４ビットＢ０〜Ｂ３は、デ
ータ変換回路５ａ内の各トランジスタ１５−０〜１５−
３を通ってインストラクションバス３の上位４ビットＢ
４〜Ｂ７に出力され、更にデータ変換回路６ａ内の各ト
ランジスタ１５−４〜１５−７を通って下位４ビットＢ
０〜Ｂ３として命令デコーダ４に出力される。
合、データ変換回路５ａ，６ａ内では、トランジスタ１
４−０〜１４−７がオフとなり、トランジスタ１５−０
〜１５−７がオンとなる。この場合、ＲＯＭ２から出力
された８ビットデータの下位４ビットＢ０〜Ｂ３は、デ
ータ変換回路５ａ内の各トランジスタ１５−０〜１５−
３を通ってインストラクションバス３の上位４ビットＢ
４〜Ｂ７に出力され、更にデータ変換回路６ａ内の各ト
ランジスタ１５−４〜１５−７を通って下位４ビットＢ
０〜Ｂ３として命令デコーダ４に出力される。
【００２３】また、ＲＯＭ２から出力された８ビットデ
ータの上位４ビットＢ４〜Ｂ７は、データ変換回路５ａ
内の各トランジスタ１５−４〜１５−７を通ってインス
トラクションバス３の下位４ビットＢ０〜Ｂ３に出力さ
れ、更にデータ変換回路６ａ内の各トランジスタ１５−
０〜１５−３を通って上位４ビットＢ４〜Ｂ７として命
令デコーダ４に出力される。
ータの上位４ビットＢ４〜Ｂ７は、データ変換回路５ａ
内の各トランジスタ１５−４〜１５−７を通ってインス
トラクションバス３の下位４ビットＢ０〜Ｂ３に出力さ
れ、更にデータ変換回路６ａ内の各トランジスタ１５−
０〜１５−３を通って上位４ビットＢ４〜Ｂ７として命
令デコーダ４に出力される。
【００２４】このように、プログラムカウンタ１から出
力されるアドレスが偶数であれば、ＲＯＭ２から出力さ
れたデータは変換されることなく命令デコーダ４に渡さ
れ、アドレスが奇数であれば、ＲＯＭ２から出力された
データはデータ変換回路５ａで上位４ビットと下位４ビ
ットの入れ替えが行われた後に、データ変換回路６ａ再
び上位４ビットと下位４ビットの入れ替えが行われて命
令デコーダ４に渡される。こうして、実施の形態の１と
同様の効果を得ることができる。
力されるアドレスが偶数であれば、ＲＯＭ２から出力さ
れたデータは変換されることなく命令デコーダ４に渡さ
れ、アドレスが奇数であれば、ＲＯＭ２から出力された
データはデータ変換回路５ａで上位４ビットと下位４ビ
ットの入れ替えが行われた後に、データ変換回路６ａ再
び上位４ビットと下位４ビットの入れ替えが行われて命
令デコーダ４に渡される。こうして、実施の形態の１と
同様の効果を得ることができる。
【００２５】［実施の形態の３］図３は本発明の第３の
実施の形態を示すデータ変換回路の回路図である。本実
施の形態においても、半導体集積回路としての構成は実
施の形態の１とほぼ同様である。本実施の形態では、図
１のデータ変換回路５，６の代わりに、図３のデータ変
換回路５ｂ，６ｂを用いる。データ変換回路５ｂ，６ｂ
の構成は同一である。データ変換回路５ｂ，６ｂは、Ｒ
ＯＭ２から出力されるデータの最下位ビットＢ０に対応
して設けられたＰチャネルトランジスタ１６−０及びＮ
チャネルトランジスタ１７−０と、該データの最上位ビ
ットＢ７に対応して設けられたＰチャネルトランジスタ
１６−７及びＮチャネルトランジスタ１７−７を有す
る。
実施の形態を示すデータ変換回路の回路図である。本実
施の形態においても、半導体集積回路としての構成は実
施の形態の１とほぼ同様である。本実施の形態では、図
１のデータ変換回路５，６の代わりに、図３のデータ変
換回路５ｂ，６ｂを用いる。データ変換回路５ｂ，６ｂ
の構成は同一である。データ変換回路５ｂ，６ｂは、Ｒ
ＯＭ２から出力されるデータの最下位ビットＢ０に対応
して設けられたＰチャネルトランジスタ１６−０及びＮ
チャネルトランジスタ１７−０と、該データの最上位ビ
ットＢ７に対応して設けられたＰチャネルトランジスタ
１６−７及びＮチャネルトランジスタ１７−７を有す
る。
【００２６】Ｐチャネルトランジスタ１６−０，１６−
７のドレインは対応するビット入力Ｂ０IN，Ｂ７INに接
続され、ソースは対応するビット出力Ｂ０OUT ，Ｂ７
OUT に接続され、ゲートには制御信号ＣＴＬが与えられ
る。また、Ｎチャネルトランジスタ１７−０，１７−７
のドレインは対応するビット入力Ｂ０IN，Ｂ７INに接続
され、ゲートには制御信号ＣＴＬが与えられる。
７のドレインは対応するビット入力Ｂ０IN，Ｂ７INに接
続され、ソースは対応するビット出力Ｂ０OUT ，Ｂ７
OUT に接続され、ゲートには制御信号ＣＴＬが与えられ
る。また、Ｎチャネルトランジスタ１７−０，１７−７
のドレインは対応するビット入力Ｂ０IN，Ｂ７INに接続
され、ゲートには制御信号ＣＴＬが与えられる。
【００２７】そして、Ｎチャネルトランジスタ１７−０
のソースは、Ｐチャネルトランジスタ１６−７のソース
に接続され、Ｎチャネルトランジスタ１７−７のソース
は、Ｐチャネルトランジスタ１６−０のソースに接続さ
れている。なお、ビット入力Ｂ１IN，Ｂ２IN，Ｂ３IN，
Ｂ４IN，Ｂ５IN，Ｂ６INは、それぞれビット出力Ｂ１
OUT ，Ｂ２OUT ，Ｂ３OUT ，Ｂ４OUT ，Ｂ５OUT ，Ｂ６
OUTに直接接続されている。
のソースは、Ｐチャネルトランジスタ１６−７のソース
に接続され、Ｎチャネルトランジスタ１７−７のソース
は、Ｐチャネルトランジスタ１６−０のソースに接続さ
れている。なお、ビット入力Ｂ１IN，Ｂ２IN，Ｂ３IN，
Ｂ４IN，Ｂ５IN，Ｂ６INは、それぞれビット出力Ｂ１
OUT ，Ｂ２OUT ，Ｂ３OUT ，Ｂ４OUT ，Ｂ５OUT ，Ｂ６
OUTに直接接続されている。
【００２８】制御信号ＣＴＬが「Ｌ」レベルの場合、デ
ータ変換回路５ｂ，６ｂ内では、トランジスタ１６−
０，１６−７がオンとなり、トランジスタ１７−０，１
７−７がオフとなる。この場合、ＲＯＭ２から出力され
た８ビットデータのビットＢ０，Ｂ７は、データ変換回
路５ｂ内の対応するトランジスタ１６−０，１６−７を
通ってインストラクションバス３のビットＢ０，Ｂ７に
出力され、更にデータ変換回路６ｂ内の対応するトラン
ジスタ１６−０，１６−７を通ってビットＢ０，Ｂ７と
して命令デコーダ４に出力される。
ータ変換回路５ｂ，６ｂ内では、トランジスタ１６−
０，１６−７がオンとなり、トランジスタ１７−０，１
７−７がオフとなる。この場合、ＲＯＭ２から出力され
た８ビットデータのビットＢ０，Ｂ７は、データ変換回
路５ｂ内の対応するトランジスタ１６−０，１６−７を
通ってインストラクションバス３のビットＢ０，Ｂ７に
出力され、更にデータ変換回路６ｂ内の対応するトラン
ジスタ１６−０，１６−７を通ってビットＢ０，Ｂ７と
して命令デコーダ４に出力される。
【００２９】一方、制御信号ＣＴＬが「Ｈ」レベルの場
合、データ変換回路５ｂ，６ｂ内では、トランジスタ１
７−０，１７−７がオンとなり、トランジスタ１６−
０，１６−７がオフとなる。この場合、ＲＯＭ２から出
力された８ビットデータの最下位ビットＢ０は、データ
変換回路５ｂ内のトランジスタ１７−０を通ってインス
トラクションバス３の最上位ビットＢ７に出力され、更
にデータ変換回路６ｂ内のトランジスタ１７−７を通っ
て最下位ビットＢ０として命令デコーダ４に出力され
る。
合、データ変換回路５ｂ，６ｂ内では、トランジスタ１
７−０，１７−７がオンとなり、トランジスタ１６−
０，１６−７がオフとなる。この場合、ＲＯＭ２から出
力された８ビットデータの最下位ビットＢ０は、データ
変換回路５ｂ内のトランジスタ１７−０を通ってインス
トラクションバス３の最上位ビットＢ７に出力され、更
にデータ変換回路６ｂ内のトランジスタ１７−７を通っ
て最下位ビットＢ０として命令デコーダ４に出力され
る。
【００３０】また、ＲＯＭ２から出力された８ビットデ
ータの最上位ビットＢ７は、データ変換回路５ｂ内のト
ランジスタ１７−７を通ってインストラクションバス３
の最下位ビットＢ０に出力され、更にデータ変換回路６
ｂ内のトランジスタ１７−０を通って最上位ビットＢ７
として命令デコーダ４に出力される。
ータの最上位ビットＢ７は、データ変換回路５ｂ内のト
ランジスタ１７−７を通ってインストラクションバス３
の最下位ビットＢ０に出力され、更にデータ変換回路６
ｂ内のトランジスタ１７−０を通って最上位ビットＢ７
として命令デコーダ４に出力される。
【００３１】このように、プログラムカウンタ１から出
力されるアドレスが偶数であれば、ＲＯＭ２から出力さ
れたデータは変換されることなく命令デコーダ４に渡さ
れ、アドレスが奇数であれば、ＲＯＭ２から出力された
データはデータ変換回路５ｂで最上位ビットと最下位ビ
ットの入れ替えが行われた後に、データ変換回路６ｂ再
び最上位ビットと最下位ビットの入れ替えが行われて命
令デコーダ４に渡される。こうして、実施の形態の１と
同様の効果を得ることができる。
力されるアドレスが偶数であれば、ＲＯＭ２から出力さ
れたデータは変換されることなく命令デコーダ４に渡さ
れ、アドレスが奇数であれば、ＲＯＭ２から出力された
データはデータ変換回路５ｂで最上位ビットと最下位ビ
ットの入れ替えが行われた後に、データ変換回路６ｂ再
び最上位ビットと最下位ビットの入れ替えが行われて命
令デコーダ４に渡される。こうして、実施の形態の１と
同様の効果を得ることができる。
【００３２】［実施の形態の４］図４、図５は、本発明
の第４の実施の形態を示すデータ変換回路の回路図であ
る。本実施の形態においても、半導体集積回路としての
構成は実施の形態の１とほぼ同様である。本実施の形態
では、図１のデータ変換回路５，６の代わりに、図４の
データ変換回路５ｃ、図５のデータ変換回路６ｃを用い
る。
の第４の実施の形態を示すデータ変換回路の回路図であ
る。本実施の形態においても、半導体集積回路としての
構成は実施の形態の１とほぼ同様である。本実施の形態
では、図１のデータ変換回路５，６の代わりに、図４の
データ変換回路５ｃ、図５のデータ変換回路６ｃを用い
る。
【００３３】データ変換回路５ｃは、ＲＯＭ２から出力
されるデータの各ビットＢ０〜Ｂ７に対応して設けられ
たＰチャネルトランジスタ１８−０〜１８−７及びＮチ
ャネルトランジスタ１９−０〜１９−７と、入力データ
を所定のビット数だけ左シフト（左ローテート）するシ
フトレジスタ２０とを有する。Ｐチャネルトランジスタ
１８−０〜１８−７のドレインは対応するビット入力Ｂ
０IN〜Ｂ７INに接続され、ソースは対応するビット出力
Ｂ０OUT 〜Ｂ７OUT に接続され、ゲートには制御信号Ｃ
ＴＬが与えられる。
されるデータの各ビットＢ０〜Ｂ７に対応して設けられ
たＰチャネルトランジスタ１８−０〜１８−７及びＮチ
ャネルトランジスタ１９−０〜１９−７と、入力データ
を所定のビット数だけ左シフト（左ローテート）するシ
フトレジスタ２０とを有する。Ｐチャネルトランジスタ
１８−０〜１８−７のドレインは対応するビット入力Ｂ
０IN〜Ｂ７INに接続され、ソースは対応するビット出力
Ｂ０OUT 〜Ｂ７OUT に接続され、ゲートには制御信号Ｃ
ＴＬが与えられる。
【００３４】シフトレジスタ２０の入力は対応するビッ
ト入力Ｂ０IN〜Ｂ７INに接続されている。そして、Ｎチ
ャネルトランジスタ１９−０〜１９−７のドレインはシ
フトレジスタ２０の対応するビット出力に接続され、ソ
ースは対応するビット出力Ｂ０OUT 〜Ｂ７OUT に接続さ
れ、ゲートには制御信号ＣＴＬが与えられる。
ト入力Ｂ０IN〜Ｂ７INに接続されている。そして、Ｎチ
ャネルトランジスタ１９−０〜１９−７のドレインはシ
フトレジスタ２０の対応するビット出力に接続され、ソ
ースは対応するビット出力Ｂ０OUT 〜Ｂ７OUT に接続さ
れ、ゲートには制御信号ＣＴＬが与えられる。
【００３５】データ変換回路６ｃは、ＲＯＭ２から出力
されるデータの各ビットＢ０〜Ｂ７に対応して設けられ
たＰチャネルトランジスタ２１−０〜２１−７及びＮチ
ャネルトランジスタ２２−０〜２２−７と、入力データ
を所定のビット数だけ右シフト（右ローテート）するシ
フトレジスタ２３とを有する。Ｐチャネルトランジスタ
２１−０〜２１−７のドレインは対応するビット入力Ｂ
０IN〜Ｂ７INに接続され、ソースは対応するビット出力
Ｂ０OUT 〜Ｂ７OUT に接続され、ゲートには制御信号Ｃ
ＴＬが与えられる。
されるデータの各ビットＢ０〜Ｂ７に対応して設けられ
たＰチャネルトランジスタ２１−０〜２１−７及びＮチ
ャネルトランジスタ２２−０〜２２−７と、入力データ
を所定のビット数だけ右シフト（右ローテート）するシ
フトレジスタ２３とを有する。Ｐチャネルトランジスタ
２１−０〜２１−７のドレインは対応するビット入力Ｂ
０IN〜Ｂ７INに接続され、ソースは対応するビット出力
Ｂ０OUT 〜Ｂ７OUT に接続され、ゲートには制御信号Ｃ
ＴＬが与えられる。
【００３６】シフトレジスタ２３の入力は対応するビッ
ト入力Ｂ０IN〜Ｂ７INに接続されている。そして、Ｎチ
ャネルトランジスタ２２−０〜２２−７のドレインはシ
フトレジスタ２３の対応するビット出力に接続され、ソ
ースは対応するビット出力Ｂ０OUT 〜Ｂ７OUT に接続さ
れ、ゲートには制御信号ＣＴＬが与えられる。
ト入力Ｂ０IN〜Ｂ７INに接続されている。そして、Ｎチ
ャネルトランジスタ２２−０〜２２−７のドレインはシ
フトレジスタ２３の対応するビット出力に接続され、ソ
ースは対応するビット出力Ｂ０OUT 〜Ｂ７OUT に接続さ
れ、ゲートには制御信号ＣＴＬが与えられる。
【００３７】制御信号ＣＴＬが「Ｌ」レベルの場合、デ
ータ変換回路５ｃ，６ｃ内では、トランジスタ１８−０
〜１８−７，２１−０〜２１−７がオンとなり、トラン
ジスタ１９−０〜１９−７，２２−０〜２２−７がオフ
となる。この場合、ＲＯＭ２から出力された８ビットデ
ータの各ビットＢ０〜Ｂ７は、データ変換回路５ｃ内の
対応する各トランジスタ１８−０〜１８−７を通ってイ
ンストラクションバス３に出力され、更にデータ変換回
路６ｃ内の対応する各トランジスタ２１−０〜２１−７
を通って命令デコーダ４に出力される。
ータ変換回路５ｃ，６ｃ内では、トランジスタ１８−０
〜１８−７，２１−０〜２１−７がオンとなり、トラン
ジスタ１９−０〜１９−７，２２−０〜２２−７がオフ
となる。この場合、ＲＯＭ２から出力された８ビットデ
ータの各ビットＢ０〜Ｂ７は、データ変換回路５ｃ内の
対応する各トランジスタ１８−０〜１８−７を通ってイ
ンストラクションバス３に出力され、更にデータ変換回
路６ｃ内の対応する各トランジスタ２１−０〜２１−７
を通って命令デコーダ４に出力される。
【００３８】一方、制御信号ＣＴＬが「Ｈ」レベルの場
合、データ変換回路５ｃ，６ｃ内では、トランジスタ１
９−０〜１９−７，２２−０〜２２−７がオンとなり、
トランジスタ１８−０〜１８−７，２１−０〜２１−７
がオフとなる。この場合、ＲＯＭ２から出力された８ビ
ットデータの各ビットＢ０〜Ｂ７は、データ変換回路５
ｃ内のシフトレジスタ２０によって所定のビット数だけ
左ローテートされた後に対応する各トランジスタ１９−
０〜１９−７を通ってインストラクションバス３に出力
され、更にデータ変換回路６ｃ内のシフトレジスタ２３
によって所定のビット数だけ右ローテートされた後に対
応する各トランジスタ２２−０〜２２−７を通って命令
デコーダ４に出力される。
合、データ変換回路５ｃ，６ｃ内では、トランジスタ１
９−０〜１９−７，２２−０〜２２−７がオンとなり、
トランジスタ１８−０〜１８−７，２１−０〜２１−７
がオフとなる。この場合、ＲＯＭ２から出力された８ビ
ットデータの各ビットＢ０〜Ｂ７は、データ変換回路５
ｃ内のシフトレジスタ２０によって所定のビット数だけ
左ローテートされた後に対応する各トランジスタ１９−
０〜１９−７を通ってインストラクションバス３に出力
され、更にデータ変換回路６ｃ内のシフトレジスタ２３
によって所定のビット数だけ右ローテートされた後に対
応する各トランジスタ２２−０〜２２−７を通って命令
デコーダ４に出力される。
【００３９】このように、プログラムカウンタ１から出
力されるアドレスが偶数であれば、ＲＯＭ２から出力さ
れたデータは変換されることなく命令デコーダ４に渡さ
れ、アドレスが奇数であれば、ＲＯＭ２から出力された
データはデータ変換回路５ｃで左ローテートされた後
に、データ変換回路６ｃで右ローテートされて元に戻さ
れ命令デコーダ４に渡される。こうして、実施の形態の
１と同様の効果を得ることができる。なお、データ変換
回路５ｃで右ローテートして、データ変換回路６ｃで左
ローテートしてもよいことは言うまでもない。
力されるアドレスが偶数であれば、ＲＯＭ２から出力さ
れたデータは変換されることなく命令デコーダ４に渡さ
れ、アドレスが奇数であれば、ＲＯＭ２から出力された
データはデータ変換回路５ｃで左ローテートされた後
に、データ変換回路６ｃで右ローテートされて元に戻さ
れ命令デコーダ４に渡される。こうして、実施の形態の
１と同様の効果を得ることができる。なお、データ変換
回路５ｃで右ローテートして、データ変換回路６ｃで左
ローテートしてもよいことは言うまでもない。
【００４０】実施の形態の１〜４では、プログラムカウ
ンタ１から出力されるアドレスが奇数のときにデータを
変換しているが、偶数のときに変換してもよいことは言
うまでもない。この場合は、アドレスが偶数のときに制
御信号ＣＴＬを「Ｈ」レベルにするか、あるいはＰチャ
ネルトランジスタとＮチャネルトランジスタを入れ替え
ればよい。
ンタ１から出力されるアドレスが奇数のときにデータを
変換しているが、偶数のときに変換してもよいことは言
うまでもない。この場合は、アドレスが偶数のときに制
御信号ＣＴＬを「Ｈ」レベルにするか、あるいはＰチャ
ネルトランジスタとＮチャネルトランジスタを入れ替え
ればよい。
【００４１】また、実施の形態の１〜４では、制御回路
７は、プログラムカウンタ１から出力されるアドレスが
奇数のときにデータを変換しているが、ＣＰＵ（不図
示）等から特定の命令を受けたときに、データ変換回路
５，６，５ａ，６ａ，５ｂ，６ｂ，５ｃ，６ｃにデータ
変換を行わせるようにしてもよく、またアドレスに基づ
くデータ変換回路の制御と命令に基づく制御を併用して
もよい。
７は、プログラムカウンタ１から出力されるアドレスが
奇数のときにデータを変換しているが、ＣＰＵ（不図
示）等から特定の命令を受けたときに、データ変換回路
５，６，５ａ，６ａ，５ｂ，６ｂ，５ｃ，６ｃにデータ
変換を行わせるようにしてもよく、またアドレスに基づ
くデータ変換回路の制御と命令に基づく制御を併用して
もよい。
【００４２】また、実施の形態の１〜４では、ＲＯＭと
命令デコーダ間のデータ転送に本発明を適用している
が、これに限るものではなく、他のデータ転送に適用し
てもよい。また、転送するデータのビット数も８ビット
に限らないことは言うまでもない。
命令デコーダ間のデータ転送に本発明を適用している
が、これに限るものではなく、他のデータ転送に適用し
てもよい。また、転送するデータのビット数も８ビット
に限らないことは言うまでもない。
【００４３】
【発明の効果】本発明によれば、請求項１に記載のよう
に、第１の回路から出力されたデータを第１のデータ変
換回路で変換してバスに出力し、バスから出力されたデ
ータを第２の変換回路で変換して元のデータに戻すこと
により、バス上を流れるデータを本来のデータとは異な
るものにすることができ、データの不正な取得を困難に
することができる。その結果、バスラインの不正なデー
タ読み出しに対するセキュリティ機能を実現することが
できる。
に、第１の回路から出力されたデータを第１のデータ変
換回路で変換してバスに出力し、バスから出力されたデ
ータを第２の変換回路で変換して元のデータに戻すこと
により、バス上を流れるデータを本来のデータとは異な
るものにすることができ、データの不正な取得を困難に
することができる。その結果、バスラインの不正なデー
タ読み出しに対するセキュリティ機能を実現することが
できる。
【００４４】また、請求項２に記載のように、第１の回
路からデータを読み出すためのアドレス信号に基づい
て、第１、第２のデータ変換回路にデータ変換を行わせ
るか或いは入力データをそのまま出力させるかを決定す
る制御回路を設けることにより、アドレス信号によって
データが変換されたり変換されなかったりするので、セ
キュリティ機能を更に向上させることができる。
路からデータを読み出すためのアドレス信号に基づい
て、第１、第２のデータ変換回路にデータ変換を行わせ
るか或いは入力データをそのまま出力させるかを決定す
る制御回路を設けることにより、アドレス信号によって
データが変換されたり変換されなかったりするので、セ
キュリティ機能を更に向上させることができる。
【００４５】また、請求項３に記載のように、外部から
の命令に基づいて、第１、第２のデータ変換回路にデー
タ変換を行わせるか或いは入力データをそのまま出力さ
せるかを決定する制御回路を設けることにより、命令に
よってデータが変換されたり変換されなかったりするの
で、セキュリティ機能を更に向上させることができる。
の命令に基づいて、第１、第２のデータ変換回路にデー
タ変換を行わせるか或いは入力データをそのまま出力さ
せるかを決定する制御回路を設けることにより、命令に
よってデータが変換されたり変換されなかったりするの
で、セキュリティ機能を更に向上させることができる。
【図１】 本発明の第１の実施の形態を示す半導体集積
回路のブロック図及びデータ変換回路の回路図である。
回路のブロック図及びデータ変換回路の回路図である。
【図２】 本発明の第２の実施の形態を示すデータ変換
回路の回路図である。
回路の回路図である。
【図３】 本発明の第３の実施の形態を示すデータ変換
回路の回路図である。
回路の回路図である。
【図４】 本発明の第４の実施の形態を示すデータ変換
回路の回路図である。
回路の回路図である。
【図５】 本発明の第４の実施の形態を示すデータ変換
回路の回路図である。
回路の回路図である。
【図６】 従来の半導体集積回路のブロック図である。
１…プログラムカウンタ、２…ＲＯＭ、３…バス、４…
命令デコーダ、５、６、５ａ、６ａ、５ｂ、６ｂ、５
ｃ、６ｃ…データ変換回路、７…制御回路、１１、１４
−０〜１４−７、１６−０、１６−７、１８−０〜１８
−７、２１−０〜２１−７…Ｐチャネルトランジスタ、
１３、１５−０〜１５−７、１７−０、１７−７、１９
−０〜１９−７、２２−０〜２２−７…Ｎチャネルトラ
ンジスタ、２０、２３…シフトレジスタ。
命令デコーダ、５、６、５ａ、６ａ、５ｂ、６ｂ、５
ｃ、６ｃ…データ変換回路、７…制御回路、１１、１４
−０〜１４−７、１６−０、１６−７、１８−０〜１８
−７、２１−０〜２１−７…Ｐチャネルトランジスタ、
１３、１５−０〜１５−７、１７−０、１７−７、１９
−０〜１９−７、２２−０〜２２−７…Ｎチャネルトラ
ンジスタ、２０、２３…シフトレジスタ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体集積回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【課題を解決するための手段】本発明は、請求項１に記
載のように、複数ビットのデータを出力する第１の回路
と上記データを受け取る第２の回路との間がバスで接続
された半導体集積回路において、第１の回路とバスとの
間に設けられ、第１の回路から出力されたデータを第１
の変換規則で変換してバスに出力する第１のデータ変換
回路と、バスと第２の回路との間に設けられ、バスから
出力されたデータを第２の変換規則で変換して元のデー
タに戻し第２の回路に出力する第２のデータ変換回路と
を有するものである。このように、第１の回路から出力
されたデータを第１のデータ変換回路で変換してバスに
出力し、バスから出力されたデータを第２の変換回路で
変換して元のデータに戻すことにより、バス上を流れる
データを本来のデータとは異なるものにすることができ
る。また、請求項２に記載のように、上記第１の回路は
メモリであり、第１の回路からデータを読み出すための
アドレス信号に基づいて、上記第１、第２のデータ変換
回路に上記データ変換を行わせるか或いは入力データを
そのまま出力させるかを決定する制御回路を有するもの
である。また、請求項３に記載のように、第３の回路か
らの命令に基づいて、上記第１、第２のデータ変換回路
に上記データ変換を行わせるか或いは入力データをその
まま出力させるかを決定する制御回路を有するものであ
る。
載のように、複数ビットのデータを出力する第１の回路
と上記データを受け取る第２の回路との間がバスで接続
された半導体集積回路において、第１の回路とバスとの
間に設けられ、第１の回路から出力されたデータを第１
の変換規則で変換してバスに出力する第１のデータ変換
回路と、バスと第２の回路との間に設けられ、バスから
出力されたデータを第２の変換規則で変換して元のデー
タに戻し第２の回路に出力する第２のデータ変換回路と
を有するものである。このように、第１の回路から出力
されたデータを第１のデータ変換回路で変換してバスに
出力し、バスから出力されたデータを第２の変換回路で
変換して元のデータに戻すことにより、バス上を流れる
データを本来のデータとは異なるものにすることができ
る。また、請求項２に記載のように、上記第１の回路は
メモリであり、第１の回路からデータを読み出すための
アドレス信号に基づいて、上記第１、第２のデータ変換
回路に上記データ変換を行わせるか或いは入力データを
そのまま出力させるかを決定する制御回路を有するもの
である。また、請求項３に記載のように、第３の回路か
らの命令に基づいて、上記第１、第２のデータ変換回路
に上記データ変換を行わせるか或いは入力データをその
まま出力させるかを決定する制御回路を有するものであ
る。
Claims (7)
- 【請求項１】 複数ビットのデータを出力する第１の回
路と前記データを受け取る第２の回路との間がバスで接
続された半導体集積回路のデータ転送方式において、 第１の回路とバスとの間に設けられ、第１の回路から出
力されたデータを第１の変換規則で変換してバスに出力
する第１のデータ変換回路と、 バスと第２の回路との間に設けられ、バスから出力され
たデータを第２の変換規則で変換して元のデータに戻し
第２の回路に出力する第２のデータ変換回路とを有する
ことを特徴とする半導体集積回路のデータ転送方式。 - 【請求項２】 請求項１記載の半導体集積回路のデータ
転送方式において、 前記第１の回路はメモリであり、 第１の回路からデータを読み出すためのアドレス信号に
基づいて、前記第１、第２のデータ変換回路に前記デー
タ変換を行わせるか或いは入力データをそのまま出力さ
せるかを決定する制御回路を有することを特徴とする半
導体集積回路のデータ転送方式。 - 【請求項３】 請求項１記載の半導体集積回路のデータ
転送方式において、 外部からの命令に基づいて、前記第１、第２のデータ変
換回路に前記データ変換を行わせるか或いは入力データ
をそのまま出力させるかを決定する制御回路を有するこ
とを特徴とする半導体集積回路のデータ転送方式。 - 【請求項４】 請求項１記載の半導体集積回路のデータ
転送方式において、 前記第１、第２のデータ変換回路は、前記第１、第２の
変換規則として論理反転を行うものであることを特徴と
する半導体集積回路のデータ転送方式。 - 【請求項５】 請求項１記載の半導体集積回路のデータ
転送方式において、 前記第１、第２のデータ変換回路は、前記第１、第２の
変換規則として上位の複数ビットと下位の複数ビットの
入れ替えを行うものであることを特徴とする半導体集積
回路のデータ転送方式。 - 【請求項６】 請求項１記載の半導体集積回路のデータ
転送方式において、 前記第１、第２のデータ変換回路は、前記第１、第２の
変換規則として最上位ビットと最下位ビットの入れ替え
を行うものであることを特徴とする半導体集積回路のデ
ータ転送方式。 - 【請求項７】 請求項１記載の半導体集積回路のデータ
転送方式において、 前記第１のデータ変換回路は、前記第１の変換規則とし
て所定のビット数の左又は右ローテートを行うものであ
り、 前記第２のデータ変換回路は、前記第２の変換規則とし
て第１の変換規則と逆方向の所定のビット数の右又は左
ローテートを行うものであることを特徴とする半導体集
積回路のデータ転送方式。
Priority Applications (6)
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|---|---|---|---|
| JP10075483A JPH11272570A (ja) | 1998-03-24 | 1998-03-24 | 半導体集積回路 |
| US09/270,750 US6211802B1 (en) | 1998-03-24 | 1999-03-17 | Semiconductor integrated circuit for performing data transfer |
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| JP10075483A JPH11272570A (ja) | 1998-03-24 | 1998-03-24 | 半導体集積回路 |
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| KR20020085753A (ko) * | 2001-05-07 | 2002-11-16 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 및 집적 회로 카드의 보안성 보호 방법 |
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- 1999-03-24 CN CN99104309A patent/CN1229952A/zh active Pending
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| EP0945776A2 (en) | 1999-09-29 |
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