JPH04352257A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH04352257A JPH04352257A JP3126356A JP12635691A JPH04352257A JP H04352257 A JPH04352257 A JP H04352257A JP 3126356 A JP3126356 A JP 3126356A JP 12635691 A JP12635691 A JP 12635691A JP H04352257 A JPH04352257 A JP H04352257A
- Authority
- JP
- Japan
- Prior art keywords
- program
- bit array
- processing instruction
- program memory
- circuit
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 18
- 238000007689 inspection Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はシングルチップマイクロ
コンピュータに関し、特にプログラム用メモリを内蔵す
るシングルチップマイクロコンピュータに関する。
コンピュータに関し、特にプログラム用メモリを内蔵す
るシングルチップマイクロコンピュータに関する。
【０００２】
【従来の技術】従来のこの種のシングルチップマイクロ
コンピュータは、図２に示すように、処理命令プログラ
ムを格納するプログラム用メモリ１と、プログラム用メ
モリ１から読出した処理命令プログラムをデコードする
命令デコード回路２と、プログラム用メモリ１のデータ
を点検するためのデータ出力回路３とを備えて構成され
ていた。
コンピュータは、図２に示すように、処理命令プログラ
ムを格納するプログラム用メモリ１と、プログラム用メ
モリ１から読出した処理命令プログラムをデコードする
命令デコード回路２と、プログラム用メモリ１のデータ
を点検するためのデータ出力回路３とを備えて構成され
ていた。
【０００３】次に、従来のシングルチップマイクロコン
ピュータの動作について説明する。
ピュータの動作について説明する。
【０００４】ここでは、８ビットのシングルチップマイ
クロコンピュータを例として説明する。プログラム用メ
モリ１は８ビット構成であり、ＬＳＢからＭＳＢまでの
それぞれ対応する各ビットのハードウェアをＲＢ０，Ｒ
Ｂ１，…，ＲＢ７とする。また、このプログラム用メモ
リ１に格納されているプログラムすなわちデータを点検
のため読出すときには、データ出力回路３からデータを
出力する。データ出力回路３も８ビット構成であり、Ｌ
ＳＢからＭＳＢまでのそれぞれ対応する各ビットのハー
ドウェアをＤＢ０，ＤＢ１，…，ＤＢ７とする。
クロコンピュータを例として説明する。プログラム用メ
モリ１は８ビット構成であり、ＬＳＢからＭＳＢまでの
それぞれ対応する各ビットのハードウェアをＲＢ０，Ｒ
Ｂ１，…，ＲＢ７とする。また、このプログラム用メモ
リ１に格納されているプログラムすなわちデータを点検
のため読出すときには、データ出力回路３からデータを
出力する。データ出力回路３も８ビット構成であり、Ｌ
ＳＢからＭＳＢまでのそれぞれ対応する各ビットのハー
ドウェアをＤＢ０，ＤＢ１，…，ＤＢ７とする。
【０００５】処理の実行のため、プログラム用メモリ１
に格納されているプログラムを命令デコード回路２に読
出すときには、当然、プログラム用メモリ１に格納され
ているプログラムのそのままのビット配列の順序で命令
デコード回路２に読出されていく。すなわち、ＬＳＢか
らＭＳＢまでのそれぞれ対応する各ビットをＲＢ０，Ｒ
Ｂ１，…，ＲＢ７と読出され、動作をするというもので
あった。
に格納されているプログラムを命令デコード回路２に読
出すときには、当然、プログラム用メモリ１に格納され
ているプログラムのそのままのビット配列の順序で命令
デコード回路２に読出されていく。すなわち、ＬＳＢか
らＭＳＢまでのそれぞれ対応する各ビットをＲＢ０，Ｒ
Ｂ１，…，ＲＢ７と読出され、動作をするというもので
あった。
【０００６】したがって、処理実行のため命令デコード
回路２に読出すプログラムと、点検用のデータ出力回路
３から出力されるデータとは同一のものであり、第三者
が容易にプログラムの内容を読出すことが可能であると
いうものであった。
回路２に読出すプログラムと、点検用のデータ出力回路
３から出力されるデータとは同一のものであり、第三者
が容易にプログラムの内容を読出すことが可能であると
いうものであった。
【０００７】
【発明が解決しようとする課題】上述した従来のシング
ルチップマイクロコンピュータは、プログラム用メモリ
に格納されているプログラムのそのままのビット配列の
順序で命令デコード回路に読出されているので、第三者
が点検用のデータ出力回路を介して容易にプログラムの
内容を読出すことができ簡単にコピーされてしまうとい
う欠点を有している。
ルチップマイクロコンピュータは、プログラム用メモリ
に格納されているプログラムのそのままのビット配列の
順序で命令デコード回路に読出されているので、第三者
が点検用のデータ出力回路を介して容易にプログラムの
内容を読出すことができ簡単にコピーされてしまうとい
う欠点を有している。
【０００８】
【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータは、処理命令プログラムを格納す
るプログラム用メモリと、前記プログラム用メモリから
読出した前記処理命令プログラムのビット配列を予め定
めた規則により変換しビット配列変換処理命令プログラ
ムを出力するビット配列変換回路と、前記ビット配列変
換処理命令プログラムをデコードする命令デコード回路
とを備えて構成されている。
マイクロコンピュータは、処理命令プログラムを格納す
るプログラム用メモリと、前記プログラム用メモリから
読出した前記処理命令プログラムのビット配列を予め定
めた規則により変換しビット配列変換処理命令プログラ
ムを出力するビット配列変換回路と、前記ビット配列変
換処理命令プログラムをデコードする命令デコード回路
とを備えて構成されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明のシングルチップマイクロコ
ンピュータの一実施例を示すブロック図である。
ンピュータの一実施例を示すブロック図である。
【００１１】本実施例のシングルチップマイクロコンピ
ュータは、図１に示すように、処理命令プログラムを格
納するプログラム用メモリ１と、プログラム用メモリ１
から読出した処理命令プログラムをデコードする命令デ
コード回路２と、プログラム用メモリ１のデータを点検
するためのデータ出力回路３と、プログラム用メモリ１
から読出した処理命令プログラムのビット配列を予め定
めた様式により変換しビット配列変換処理命令プログラ
ムを出力するビット配列変換回路４とを備えて構成され
ている。
ュータは、図１に示すように、処理命令プログラムを格
納するプログラム用メモリ１と、プログラム用メモリ１
から読出した処理命令プログラムをデコードする命令デ
コード回路２と、プログラム用メモリ１のデータを点検
するためのデータ出力回路３と、プログラム用メモリ１
から読出した処理命令プログラムのビット配列を予め定
めた様式により変換しビット配列変換処理命令プログラ
ムを出力するビット配列変換回路４とを備えて構成され
ている。
【００１２】次に、本実施例の動作について説明する。
【００１３】従来例と同様、ここでは、８ビットのシン
グルチップマイクロコンピュータを例として説明する。 プログラム用メモリ１は８ビット構成であり、ＬＳＢか
らＭＳＢまでのそれぞれ対応する各ビットのハードウェ
アをＲＢ０，ＲＢ１，…，ＲＢ７とする。また、このプ
ログラム用メモリ１に格納されているプログラムすなわ
ちデータを点検のため読出すときには、データ出力回路
３からデータを出力する。データ出力回路３も８ビット
構成であり、ＬＳＢからＭＳＢまでのそれぞれ対応する
各ビットのハードウェアをＤＢ０，ＤＢ１，…，ＤＢ７
とする。
グルチップマイクロコンピュータを例として説明する。 プログラム用メモリ１は８ビット構成であり、ＬＳＢか
らＭＳＢまでのそれぞれ対応する各ビットのハードウェ
アをＲＢ０，ＲＢ１，…，ＲＢ７とする。また、このプ
ログラム用メモリ１に格納されているプログラムすなわ
ちデータを点検のため読出すときには、データ出力回路
３からデータを出力する。データ出力回路３も８ビット
構成であり、ＬＳＢからＭＳＢまでのそれぞれ対応する
各ビットのハードウェアをＤＢ０，ＤＢ１，…，ＤＢ７
とする。
【００１４】ビット配列変換回路４は、たとえば、入力
されたデータのビット配列を反転するものとするとする
。すなわち、プログラム用メモリ１からのプログラムの
ＬＳＢからＭＳＢまでのビット配列ＲＢ０，ＲＢ１，…
，ＲＢ７を反転して、ＬＳＢからＭＳＢまでのビット配
列ＲＢ７，ＲＢ６，…，ＲＢ０と変換する。この種の機
能を有する回路としては周知の予めビットシフト数を設
定してあるビットシフト回路や、予め変換規則を設定し
たマトリクス方式のビット変換回路を用いることができ
る。また、これらの変換規則の設定を外部から変更する
ようにすることも可能である。
されたデータのビット配列を反転するものとするとする
。すなわち、プログラム用メモリ１からのプログラムの
ＬＳＢからＭＳＢまでのビット配列ＲＢ０，ＲＢ１，…
，ＲＢ７を反転して、ＬＳＢからＭＳＢまでのビット配
列ＲＢ７，ＲＢ６，…，ＲＢ０と変換する。この種の機
能を有する回路としては周知の予めビットシフト数を設
定してあるビットシフト回路や、予め変換規則を設定し
たマトリクス方式のビット変換回路を用いることができ
る。また、これらの変換規則の設定を外部から変更する
ようにすることも可能である。
【００１５】したがって、命令デコード回路２の入力デ
ータは、この変換されたビット配列ＲＢ７，ＲＢ６，…
，ＲＢ０となる。一方、データ出力回路３からの点検用
データ出力は、ビット配列変換されないそのままのデー
タＤＢ０，ＤＢ１，…，ＤＢ７であるので、両者は全く
異なる値となる。したがって、変換規則が分らない第三
者がプログラムの内容を容易に読出すということはでき
なくなるので、プログラムを保護することができる。
ータは、この変換されたビット配列ＲＢ７，ＲＢ６，…
，ＲＢ０となる。一方、データ出力回路３からの点検用
データ出力は、ビット配列変換されないそのままのデー
タＤＢ０，ＤＢ１，…，ＤＢ７であるので、両者は全く
異なる値となる。したがって、変換規則が分らない第三
者がプログラムの内容を容易に読出すということはでき
なくなるので、プログラムを保護することができる。
【００１６】
【発明の効果】以上説明したように、本発明のシングル
チップマイクロコンピュータは、プログラム用メモリか
ら読出した処理命令プログラムのビット配列を予め定め
た様式により変換するビット配列変換回路を備えること
により、処理命令実行プログラムと点検用のデータ出力
回路から出力されるデータとのそれぞれのビット配列が
全く異なる値となるので、第三者が点検用のデータ出力
回路を介してプログラムの内容を読出すことを防止でき
、したがってプログラムを保護することができるという
効果を有している。
チップマイクロコンピュータは、プログラム用メモリか
ら読出した処理命令プログラムのビット配列を予め定め
た様式により変換するビット配列変換回路を備えること
により、処理命令実行プログラムと点検用のデータ出力
回路から出力されるデータとのそれぞれのビット配列が
全く異なる値となるので、第三者が点検用のデータ出力
回路を介してプログラムの内容を読出すことを防止でき
、したがってプログラムを保護することができるという
効果を有している。
【図１】本発明のシングルチップマイクロコンピュータ
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図２】従来のシングルチップマイクロコンピュータの
一例を示すブロック図である。
一例を示すブロック図である。
１ プログラム用メモリ
２ 命令デコード回路
３ データ出力回路
４ ビット配列変換回路
Claims (1)
- 【請求項１】 処理命令プログラムを格納するプログ
ラム用メモリと、前記プログラム用メモリから読出した
前記処理命令プログラムのビット配列を予め定めた規則
により変換しビット配列変換処理命令プログラムを出力
するビット配列変換回路と、前記ビット配列変換処理命
令プログラムをデコードする命令デコード回路とを備え
ることを特徴とするシングルチップマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126356A JPH04352257A (ja) | 1991-05-30 | 1991-05-30 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126356A JPH04352257A (ja) | 1991-05-30 | 1991-05-30 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352257A true JPH04352257A (ja) | 1992-12-07 |
Family
ID=14933159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126356A Pending JPH04352257A (ja) | 1991-05-30 | 1991-05-30 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211802B1 (en) | 1998-03-24 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit for performing data transfer |
-
1991
- 1991-05-30 JP JP3126356A patent/JPH04352257A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211802B1 (en) | 1998-03-24 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit for performing data transfer |
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