JP2001222423A - 半導体記憶装置およびプログラム判別システム - Google Patents

Abstract

(57)【要約】 【構成】 プログラムＲＯＭに含まれる出力データ処理
部２４の演算器２８は、プログラムデータ記憶部から読
み出された第１プログラムデータの下位４ビットＤ０〜
Ｄ３と、同じくプログラムＲＯＭに含まれるコード記憶
部２６に設定されている４ビットのアドレス演算コード
ｄ０〜ｄ３とを演算し、演算結果Ｄ０´〜Ｄ３´を出力
する。選択器３０がＤ０〜Ｄ３をＤ０´〜Ｄ３´に置き
換え、したがって、出力データ処理部２４からは、Ｄ０
´〜Ｄ３´＋Ｄ４〜Ｄ７の合計８ビットの第２プログラ
ムデータが出力される。 【効果】 プログラムデータだけを復元しても、出力デ
ータ処理部２４やコード記憶部２６がない場合、プログ
ラムデータの修飾処理が実行できないので、プログラム
を実行することはできない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置お
よびそれを用いるプログラム判別システムに関し、特に
たとえばゲーム機用カートリッジのような、プログラム
を記憶しているＲＯＭ等の半導体記憶装置とそのプログ
ラム判別システムに関する。

【０００２】

【従来の技術】たとえばゲーム機用カートリッジは、ゲ
ームプログラムをＲＯＭのような半導体記憶装置に書き
込んでおき、使用に際して、ゲーム機本体に装着され
る。特にこのようなゲーム機用カートリッジの場合、記
憶内容であるゲームプログラムを不正にコピーした偽物
が横行する。

【０００３】そこで、本件出願人は、先に、たとえば特
開平２−３１２５６号公報［Ｇ０６Ｆ １２／１４］に
開示したように、真偽を判別して、真正なカートリッジ
ではない場合、プログラムメモリへのアクセスを禁止す
るようにすることによって、ゲームプログラムや他のプ
ログラムの不正な複製やデータの改変を防止できるシス
テムを提案した。

【０００４】この先行技術は、「アドレスデコード方
式」を用いて、プログラムメモリから実際に読み出した
データを用いて真偽を判別するようにしているので、一
定以上の高い信頼性で、偽物を排除できる。

【０００５】

【発明が解決しようとする課題】しかしながら、上で挙
げた先行技術では、多数のアドレスをデコードする必要
があるので、ゲート数が多くなり、チップサイズが大き
くなってしまうばかりでなく、デコードすべきアドレス
が解析されてしまえば、不正利用のプロテクト効果を失
うというさらに解決すべき問題があった。

【０００６】それゆえに、この発明の主たる目的は、解
析を困難にしてプロテクト効果を長続きさせることがで
きる、半導体記憶装置およびそれを用いるプログラム判
別システムを提供することである。

【０００７】

【課題を解決するための手段】この発明に従った半導体
記憶装置は、中央処理装置によって実行されるプログラ
ムデータを固定的に記憶するとともに、指定されたアド
レスデータに従ってプログラムデータを出力する半導体
記憶装置であって、プログラムデータを固定的に記憶す
るプログラムデータ記憶手段、データ演算コードを発生
するコード発生手段、およびアドレスデータに従ってプ
ログラムデータ記憶手段から読み出された第１プログラ
ムデータを受ける出力データ処理手段を備え、出力デー
タ処理手段は、制御信号が与えられたときにデータ演算
コードに基づいて第１プログラムデータの少なくとも一
部に演算を施した新たな第２プログラムデータを出力
し、制御信号が与えられないときに第１プログラムデー
タを出力する、半導体記憶装置である。

【０００８】具体的には、出力データ処理手段は、第１
プログラムデータの少なくとも一部とデータ演算コード
とを演算して第２プログラムデータを出力することがで
きる演算手段、および制御信号が与えられたとき第２プ
ログラムデータを出力しかつ制御信号が与えられないと
き第１プログラムデータを出力する選択器を備える。

【０００９】この場合、演算手段はそれぞれ異なる種類
の演算を実行できるかつそれぞれが第１プログラムデー
タおよびデータ演算コードを受けてそれぞれ異なる第２
プログラムデータを出力することができる複数の演算器
を含み、コード発生手段はさらに複数の演算器のいずれ
かを選択する演算器選択コードを発生し、選択器は演算
器選択コードによって選択された演算器に関連する第２
プログラムデータ、または第１プログラムデータを選択
するようにしてもよい。

【００１０】この発明の他の局面では、半導体記憶装置
は、プログラムデータを固定的に記憶するプログラムデ
ータ記憶手段、データ演算コードを発生するコード発生
手段、およびプログラム記憶手段から出力された第１プ
ログラムデータを受ける出力データ処理手段を備え、出
力データ処理手段は、中央処理装置から制御信号が与え
られたときにデータ演算コードに基づいて第１プログラ
ムデータの少なくとも一部に第１の演算を施した新たな
第２プログラムデータを出力し、制御信号が与えられな
いときにデータ演算コードに基づいて第１プログラムデ
ータの少なくとも一部に第１の演算とは異なる第２の演
算を施した新たな第３プログラムデータを出力する、半
導体記憶装置である。

【００１１】このとき、出力データ処理手段の第1およ
び第２の演算のいずれか一方は、第１プログラムデータ
を、中央処理装置で正規に実行すべきプログラムデータ
に変換する。

【００１２】この発明に従ったプログラム判別システム
は、プログラムデータを固定的に記憶するプログラム記
憶装置と、プログラム記憶装置からプログラムデータを
読み出してプログラムを実行するとともにプログラムが
正規のものであるか否かを判別する中央処理装置とを備
えたプログラム判別システムであって、プログラム記憶
装置は、プログラムデータを固定的に記憶するプログラ
ムデータ記憶手段、データ演算コードを発生するコード
発生手段、および中央処理装置から出力されたアドレス
データに従ってプログラム記憶手段から読み出された第
１プログラムデータを受ける出力データ処理手段を備
え、出力データ処理手段は、中央処理装置から制御信号
が与えられたときにデータ演算コードに基づいて第１プ
ログラムデータの少なくとも一部に演算を施した新たな
第２プログラムデータを出力してその第２プログラムデ
ータを中央処理装置に与え、制御信号が与えられないと
きに第１プログラムデータを中央処理装置に与え、中央
処理装置は、プログラム記憶装置の出力データ処理手段
に制御信号を与える制御信号付与手段、制御信号を与え
た直後にアドレスデータを出力してプログラムデータ記
憶手段に与えるアドレス入力手段、および第２プログラ
ムデータと予め設定されているチェックデータとが所定
の関係にあるか否かを判断してプログラム記憶装置の真
偽を判別する判断手段を備える。

【００１３】中央処理装置は、判断手段の判断の結果が
偽のプログラム記憶装置であることを示すとき、プログ
ラムを強制的に終了させるプログラム強制終了手段をさ
らに備える。

【００１４】

【作用】半導体記憶装置においては、プログラムデータ
記憶手段から読み出された特別プログラムデータに応答
して中央処理装置から出力される制御信号が出力データ
処理手段に与えられたとき、出力データ処理手段は、コ
ード発生手段からのデータ演算コードに基づいて第１プ
ログラムデータの全ビットまたは一部のビットに演算を
施した第２プログラムデータを出力して、その第２プロ
グラムデータをたとえば中央処理装置に与える。具体的
には、出力データ処理手段の演算手段が第１プログラム
データとデータ演算コードとを演算して第２プログラム
データを出力し、選択器が制御信号に応答して第２プロ
グラムデータを出力する。したがって、出力データ処理
手段からは、制御信号に応答して、中央処理装置から出
力されたアドレスデータに従って読み出された第１プロ
グラムデータではなく、その第１プログラムデータを修
飾処理した第２プログラムデータが出力される。

【００１５】中央処理装置では、第２プログラムデータ
が予め設定してあるチェックデータと一致するかどうか
判断手段で判断する。両データが一致すると、判断手段
は、そのときの半導体記憶装置（プログラムＲＯＭ）が
真正なものであると判断する。両データが不一致のとき
には、半導体記憶装置は偽物であるので、プログラムを
強制的に終了する。

【００１６】したがって、プログラムデータ記憶手段に
格納されているすべてのプログラムデータをコピーした
としても、この発明の出力データ処理手段がない場合に
は、プログラムチェックの結果偽物と判断されるので、
プログラムの実行は不可能である。

【００１７】なお、出力データ処理手段にそれぞれ異な
る種類の演算を実行できる複数の演算器を設けた場合に
は、選択器はコード発生手段から出力される演算器選択
コードによって選択された演算器からの第２プログラム
データを選択することになる。

【００１８】また、制御信号があるとき第１プログラム
データを第１の演算で処理した第２プログラムデータを
出力し、制御信号がないとき第１プログラムデータを第
２の演算で処理した結果である第３プログラムデータを
出力するようにしてもよい。この場合、出力データ処理
手段の第1および第２の演算のいずれか一方が、第１プ
ログラムデータを中央処理装置で正規に実行すべきプロ
グラムデータに変換する。つまり、第２プログラムデー
タまたは第３プログラムデータが正規のプログラムデー
タである。

【００１９】

【発明の効果】この発明によれば、プログラムデータ記
憶手段のすべてのプログラムデータをコピーしただけで
は、出力データ処理手段における演算手段や演算コード
などのすべての要素が解析できなければ、そのプログラ
ムデータを真正品と同様には実行できないので、プログ
ラムの不正利用を有効に防止できる。

【００２０】また、演算手段における演算の種類やデー
タ演算コードあるいは演算器を指定する演算器選択コー
ドなどの要素を機種毎にあるいはバージョン毎に変更す
るようにすれば、ある１つのプログラム記憶装置の全要
素が解析できたとしても、その解析結果を別のプログラ
ム記憶装置にそのまま適用できないので、不正に利用し
ようとする者は、変更の都度新たに解析する必要があ
る。解析に膨大な時間と設備が必要なことを考えれば、
この発明によって、プログラムの不正利用を実質的にで
きなくすることができる。

【００２１】この発明の上述の目的，その他の目的，特
徴，および利点は、図面を参照して行う以下の実施例の
詳細な説明から一層明らかとなろう。

【００２２】

【実施例】図１に示すこの発明の一実施例の情報処理装
置１０は、中央処理装置であるＣＰＵ１２を含み、この
ＣＰＵ１２に、出力装置である表示装置１４および入力
装置である操作入力装置１６が接続される。情報処理装
置１０はプログラム判別システムを構成し、その情報処
理装置１０がゲーム装置である場合、操作入力装置１６
はゲームコントローラであり、ジョイスティックや十字
キーあるいは各種操作ボタンを含み、ゲーム装置に搭載
されたＣＰＵ１２は、そのような操作入力装置１６の操
作に応答して、プログラムＲＯＭ１８に記憶されている
ゲームプログラムを処理することによって、たとえばテ
レビジョンモニタや液晶ディスプレイである表示装置１
４にゲーム画像を表示する。なお、ＣＰＵ１２に接続さ
れたワークメモリ２０は、たとえばＣＰＵ１２の内部Ｒ
ＡＭや外付けＲＡＭ等で構成され、上述のプログラム処
理の過程において必要に応じて利用されるとともに、後
述のプログラム真偽判別のためのチェック用プログラム
およびチェックデータを一時的に格納するために利用さ
れる。ワークメモリ２０とＣＰＵ１２の内部ＲＡＭとを
利用することで、プログラムの解析をより困難にするこ
とができる。

【００２３】半導体記憶装置あるいはプログラム記憶装
置として機能するプログラムＲＯＭ１８は、たとえばＰ
ＲＯＭ，フラッシュＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ
等のプログラムデータを固定的に記憶しておく読出し専
用半導体メモリである。このプログラムＲＯＭ１８は、
従来のプログラムＲＯＭと呼ばれるものに相当するメモ
リコアであるプログラムデータ記憶部２２に加えて、さ
らに出力データ処理部２４およびコード記憶部２６を含
む。そして、この実施例では、プログラムデータ記憶部
２２，出力データ処理部２４およびコード記憶部２６
は、同じ半導体チップ上に設けられる。そして、アドレ
スバスを通じてＣＰＵ１２から出力されたアドレスデー
タはプログラムデータ記憶部２２に与えられる。プログ
ラムデータ記憶部２２は、そのアドレスデータに従って
プログラムデータを読み出し、出力データ処理部２４に
与える。出力データ処理部２４は、プログラムデータ記
憶部２２から読み出されたプログラムデータを処理し
て、それをデータバスを通してＣＰＵ１２に出力する。

【００２４】なお、出力データ処理部２４は、後に説明
するように、制御バスを通じてＣＰＵ１２から与えられ
る制御信号とコード記憶部２６から与えられるコード
（データ）とに基づいて、出力プログラムデータを処理
する。

【００２５】図２に出力データ処理部２４の具体的な一
例が示される。図２に示すように、出力データ処理部２
４は、演算手段として機能する演算器２８と、選択器３
０とを含む。演算器２８は、プログラムＲＯＭ１８のチ
ップ内に形成されたもので、たとえば乗算器，除算器，
減算器，加算器，シフトレジスタあるいはその他の簡単
な論理演算器（たとえばＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯ
Ｒ，ＥＸ-ＯＲ等）である。

【００２６】プログラムデータ記憶部２２から読み出さ
れたたとえば８ビットの第１プログラムデータＤ０〜Ｄ
７内の上位４ビットＤ４〜Ｄ７はそのまま選択器３０の
出力データと合成され、下位４ビットＤ０〜Ｄ３は演算
器２８の一方入力および選択器３０の一方入力（Ｙ）と
して与えられる。演算器２８の他方入力には、コード発
生手段として機能するコード記憶部２６に設定されてい
る４ビットのデータ演算コードｄ０〜ｄ３が与えられ
る。演算器２８は、２つの入力について上述の種類のい
ずれかの演算を実行し、その出力が選択器３０の他方入
力（Ｘ）として与えられる。たとえば演算器２８がＡＮ
Ｄであった場合、演算器２８は、データ演算コードｄ０
〜ｄ３と下位４ビットＤ０〜Ｄ３との論理積の結果Ｄ０
´〜Ｄ３´を出力して選択器３０の上述の他方入力に与
える。

【００２７】選択器３０には、先に述べた制御信号、た
とえば書き込み信号がＣＰＵ１２から与えられる。した
がって、選択器３０は、その制御信号すなわち書き込み
信号に応答して他方入力（Ｘ）を選択し、第１プログラ
ムデータＤ０〜Ｄ７内の下位４ビットＤ０〜Ｄ３を演算
結果Ｄ０´〜Ｄ３´に置き換えて出力する。プログラム
データ記憶部２２から読み出された第１プログラムデー
タＤ０〜Ｄ７の上位４ビットＤ４〜Ｄ７は上述のように
そのまま選択器３０の出力に結合されているので、結果
的に、選択器３０すなわち出力データ処理部２４から
は、Ｄ０´〜Ｄ３´＋Ｄ４〜Ｄ７の合計８ビットの第２
プログラムデータが出力される。

【００２８】なお、ＣＰＵ１２から書き込み信号が選択
器３０に与えられていないときには、選択器３０では、
一方入力（Ｙ）が選択されているので、プログラムデー
タの下位４ビットＤ０〜Ｄ３がそのまま選択器３０から
出力され、結果的に、出力データ処理部２４からは、Ｄ
０〜Ｄ３＋Ｄ４〜Ｄ７の合計８ビットのプログラムデー
タすなわち第１プログラムデータがそのまま出力され
る。

【００２９】このようにして、後述の図５のステップＳ
１２では、ＣＰＵ１２へは、第１プログラムデータＤ０
〜Ｄ７ではなく、第２プログラムデータＤ０´〜Ｄ３´
＋Ｄ４〜Ｄ７が出力される。一方、出力データ処理部２
４がない偽プログラムＲＯＭの場合には、プログラムデ
ータ記憶部２２から読み出されたままの第１プログラム
データＤ０〜Ｄ７がＣＰＵ１２へ出力される。したがっ
て、前者の場合にＣＰＵ１２へ入力される第２プログラ
ムデータは予め設定しているチェックデータと一致する
が、後者の場合の第１プログラムデータはチェックデー
タと一致しない。

【００３０】なお、図２の実施例では、プログラムデー
タの下位４ビットだけを演算器２８において演算コード
と演算し、上位４ビットはそのまま出力するようにし
た。しかしながら、第１プログラムデータの全８ビット
を演算器２８で演算するようにしてもよい。この場合、
図２において括弧書きで示されているように、プログラ
ムデータ記憶部２２から読み出したままの第１プログラ
ムデータＤ０〜Ｄ７の全８ビットがそのまま演算器２８
の一方入力に与えられ、他方入力にはコード記憶部２６
からの８ビットのデータ演算コードｄ０〜ｄ７が与えら
れる。したがって、演算器２８からは、すべてのビット
が修飾処理された第２プログラムデータＤ０'〜Ｄ７'が
出力され、この第２プログラムデータＤ０'〜Ｄ７'が選
択器３０の入力（Ｘ）として与えられ、選択器３０の入
力（Ｙ）としては第１プログラムデータＤ０〜Ｄ７が与
えられる。したがって、選択器３０からは、制御信号が
あるとき第２プログラムデータＤ０'〜Ｄ７'が出力さ
れ、制御信号がないとき第１プログラムデータＤ０〜Ｄ
７が出力される。したがって、図５のステップＳ１３で
は、第２プログラムデータＤ０'〜Ｄ７'の適否が判断さ
れる。

【００３１】図１のＣＰＵ１２は、図３に示すメモリマ
ップを有し、たとえば「００００ｈ〜ＤＦＦＦｈ」のメ
モリ空間がプログラムＲＯＭ１８に割り当てられたプロ
グラム領域であり、「Ｅ０００ｈ〜ＦＦＦＦｈ」がワー
クメモリ２０に割り当てられたワーク領域である。

【００３２】プログラムＲＯＭ１８のプログラムデータ
記憶部２２は上述のプログラム領域の一部であり、プロ
グラム領域には、さらにプログラム常駐エリア，チェッ
ク用プログラムエリアおよびチェック開始命令エリアが
設定されている。チェック用プログラムエリアに格納さ
れているチェック用プログラムは、後述の図４および図
５のフロー図で実現できるものである。

【００３３】また、チェック用プログラムには、１つま
たは複数のチェックデータが設定されている。このチェ
ックデータは、チェック用プログラムを実行したときの
結果が示すデータと比較してプログラムの真偽を判別す
るためのデータである。たとえば、この実施例では、プ
ログラムの真偽を１回だけチェックする場合について説
明するので、図３に図示するようにチェック用プログラ
ム内に１つのチェックデータを設定しているが、単一の
チェックデータを利用するチェック用プログラムを起動
させるチェック開始命令を本体プログラム（たとえばゲ
ームプログラム）内の複数箇所に設定したり、複数のチ
ェックデータを利用する複数のチェック用プログラムを
それぞれ起動させるチェック開始命令を複数箇所に設定
することによって、プログラムの真偽を複数回チェック
させて、プログラムの解析の困難性を高めることができ
る。

【００３４】さらに、チェック用プログラムが比較的小
さい（たとえば数から数十バイト）場合には、チェック
開始命令の代わりに、本体プログラム内の複数箇所にチ
ェック用プログラムを設定することが、チェック用プロ
グラムの解析の困難性を高める上でより好ましい。

【００３５】図４を参照して、情報処理装置１０（図
１）の電源（図示せず）をオンすると、ＣＰＵ１２によ
って、ステップＳ１がまず実行される。このステップＳ
１では、ＣＰＵ１２は、プログラムＲＯＭ１８（図１）
の出力データ処理部２４から出力されるプログラムデー
タを読み込む。このとき、このとき、ＣＰＵ１２は制御
信号を出力していないので、出力データ処理部２４から
は、プログラムデータ記憶部２２から出力された第１プ
ログラムデータ前記がそのまま出力される。ＣＰＵ１２
は、その第１プログラムデータを読み込む。そして、そ
の第１プログラムデータがプログラムの真偽チェックの
実行を指示する特別プログラムデータであるかどうか
が、ステップＳ２で判断される。

【００３６】ステップＳ２で“ＮＯ”、つまりそのとき
のプログラムデータが真偽チェックを命令するものでな
かったときは、ステップＳ３でそのときのプログラムデ
ータに従った処理を実行する。ステップＳ３の後ステッ
プＳ４において、ＣＰＵ１２は、プログラムの終了かど
うかを判断し、もし“ＹＥＳ”であればそのまま終了
し、“ＮＯ”であれば、先のステップＳ１に戻る。この
ようにして、ステップＳ１〜Ｓ４を繰り返すことによ
り、プログラムデータ記憶部２２に記憶されているプロ
グラムを順次実行する。この状態においては、アドレス
処理部２２の選択器３０には制御信号（たとえば書き込
み信号）が付与されていないので、選択器３０では入力
（Ｙ）が選択された状態で保持されている。したがっ
て、ＣＰＵ１２から出力された第１プログラムデータが
そのままプログラム記憶部２２に与えられる。

【００３７】ステップＳ１〜Ｓ４を繰り返すことによっ
てプログラムに含まれる各命令を順次実行している途中
に、チェック用プログラムを実行するための命令がＣＰ
Ｕ１２に入力されると、そのことがステップＳ２で判断
されて、ステップＳ５に進む。その命令すなわち特別プ
ログラムデータが図３に示すようにたとえばアドレス
「０３０Ｅｈ」に設定されている場合には、ＣＰＵ１２
は、アドレスがこの「０３０Ｅｈ」まできたときに、ス
テップＳ５に進むことになる。

【００３８】ステップＳ５では、ＣＰＵ１２は、図２に
示すプログラム領域に設定されているチェック用プログ
ラムおよびチェックデータを読み込んで、ワークメモリ
２０に書き込む（複製する）。したがって、ステップＳ
６は、ワークメモリ２０に複製されたチェック用プログ
ラムおよびチェックデータに従って、実行される。ただ
し、このワークメモリ２０に複製されたチェック用プロ
グラムは、チェック終了後、ワークメモリ２０から消去
される。

【００３９】ステップＳ６のサブルーチンの詳細を図５
に示す。図５のステップＳ１１では、ＣＰＵ１２は、ま
ず、制御バスを介して制御信号を発生して、図１に示す
プログラムＲＯＭ１８に含まれる出力データ処理部２４
を能動化する。具体的には、ＣＰＵ１２は、制御バスを
通してプログラムＲＯＭ１８の選択器３０に書き込み信
号（制御信号）を与える。ＲＯＭ内のプログラムを実行
中に書き込み信号がＲＯＭ（読出し専用メモリ）に与え
られることは通常ないので、その信号をプログラムＲＯ
Ｍ１８に出力することによって、出力データ処理部２４
の選択器３０における入力（Ｘ）を選択させることにし
ている。このステップＳ１１が制御信号付与手段を構成
する。

【００４０】続くステップＳ１２では、ＣＰＵ１２は、
プログラムＲＯＭ１８のプログラムデータ記憶部２２を
読み出すためのアドレスデータを出力する。つまり、ス
テップＳ１１で制御信号を出力した直後に、アドレス入
力手段として機能するステップＳ１２で任意のアドレス
データがＣＰＵ１２からアドレスバスを通してプログラ
ムデータ記憶部２２に入力される。プログラムデータ記
憶部２２は、そのアドレスデータに従ってプログラムデ
ータを読出し、それを出力データ処理部２４に与える。
出力データ処理部２４には先に制御信号が与えられてい
るので、出力データ処理部２４は、第１プログラムを先
に図２実施例で説明したようにして処理し、その処理結
果である第２プログラムデータをＣＰＵ１２に与えるこ
とになる。

【００４１】そして、ステップＳ１３では、ＣＰＵ１２
は、出力データ処理部２４で処理された第２プログラム
データが正しい値であるかどうか判断する。すなわち、
ステップＳ１３は判断手段を構成し、ワークメモリ２０
に読み出されているチェックデータと、そのときの第２
プログラムデータとが比較され、両者が一致するかどう
か判断する。出力データ処理部２４で所定の法則に従っ
て処理された第２プログラムデータは、予め設定してい
るチェックデータと一致する筈である。したがって、こ
の場合、“ＹＥＳ”となる。しかしながら、出力データ
処理部２４が設けられていない偽物のプログラムＲＯＭ
である場合、または出力データ処理部２４に相当するも
のが存在していても出力プログラムデータ処理が所定の
法則に則っていない偽物プログラムＲＯＭの場合には、
このステップＳ１３では“ＮＯ”と判断される。

【００４２】そして、ステップＳ１３で“ＹＥＳ”と判
断された真正プログラムＲＯＭの場合には、通常のプロ
グラム処理にリターンする。他方、“ＮＯ”と判断され
た偽プログラムＲＯＭの場合、次のステップＳ１４にお
いて、ＣＰＵ１２は、表示装置１４（図１）にたとえば
「このプログラムＲＯＭ（カートリッジ）は偽物であ
り、本機では使用できません。」のような警告メッセー
ジを表示するとともに、ステップＳ１５でプログラムを
強制的に終了する。したがって、偽物の場合、それ以上
のプログラムの続行処理が不可能となる。つまり、ステ
ップＳ１４およびＳ１５がプログラム強制終了手段に該
当する。

【００４３】なお、上の説明では、判断手段であるステ
ップＳ１３で、第２プログラムデータと予め設定してい
るチェックデータとが一致するかどうか比較している
が、両者が必ずしも一致する必要はなく、両者が予め設
定している所定の関係にあればよい。たとえば、一方が
他方に比べて一定数だけ大きいかまたは小さいかの関
係、あるいは一方（および／または他方）に一定の演算
を施したとき両者が一致する関係、あるいは両者の絶対
値が等しい関係等、任意の所定関係を設定することがで
きる。

【００４４】図２実施例においても、プログラムデータ
は適宜の設備を用いればプログラムデータ記憶部２２か
ら完全な形でプログラムデータを読出し、それをコピー
できる。しかしながら、図２実施例では、プログラムデ
ータ記憶部２２からプログラムデータを吸い上げてプロ
グラムデータを復元するだけでは、そのプログラムデー
タを真正品と同様には、実行できない。

【００４５】つまり、プログラムデータだけを復元して
も、このプログラムＲＯＭ１８のプログラムデータを不
正に利用する者のメモリに出力データ処理部２４やコー
ド記憶部２６がない場合、プログラムチェックを指示す
るプログラムデータが読み出されても、上述のプログラ
ムデータの修飾処理が実行できないので、未修飾の第１
プログラムデータＤ０〜Ｄ７がそのままＣＰＵ１２に入
力される。したがって、そのチェック命令があっても、
第１プログラムデータＤ０〜Ｄ７がそのままＣＰＵ１２
に入力されることになる。この場合の第１プログラムデ
ータは、図２実施例で得られた第２プログラムデータＤ
０´〜Ｄ３＋Ｄ４〜Ｄ７とは異なる。したがって、ステ
ップＳ１３で予め設定されているチェックデータとの比
較において、不一致となってしまう。この不一致の判別
結果が得られると、ステップＳ１３で“ＮＯ”が判断さ
れるので、プログラムが強制的に終了されてしまう。

【００４６】そのようなプログラムの強制終了を回避す
るようにするためには、図４のステップＳ２でチェック
開始を指令する特別プログラムデータおよびそれのプロ
グラムステップ（アドレス）を解析し、さらに演算器２
８における演算の種類やデータ演算コードおよびチェッ
クプログラムに設定するチェックデータ（図２）等のす
べての要素を解析しなければならない。たとえばマスク
ＲＯＭ等でプログラムＲＯＭ１８を作った場合、そのよ
うな解析は困難で、解析にはかなり大掛かりな設備と長
時間を要する。他方、演算器における演算の種類やデー
タ演算コード等の要素をたとえばプログラムＲＯＭの機
種、ゲームカートリッジでいえばゲームタイトル毎、さ
らには同じ機種（ゲームタイトル）でもバージョン毎に
変更するようにすれば、ある１つのプログラムＲＯＭの
全てのセキュリティ要素が解析されたとしても、その解
析結果を別のプログラムＲＯＭにそのまま適用できない
ので、不正に利用しようとする者は、その都度新たに全
要素を解析する必要がある。したがって、この実施例に
よれば、解析に膨大な時間や費用がかかることを考慮す
れば、プログラムＲＯＭの不正利用を実質的にできなく
することができる。

【００４７】図６は図２実施例の変形例であり、図６実
施例では、出力データ処理部２４の演算手段は、複数
（ｎ個）の演算器２８１〜２８ｎを含む。各演算器２８
１〜２８ｎのそれぞれの一方入力にプログラムデータ記
憶部２２から読み出された第１プログラムデータの下位
４ビットＤ０〜Ｄ３が与えられ、それぞれの他方入力に
は、コード記憶部２６から出力される４ビットのデータ
演算コードｄ０〜ｄ３が共通に与えられる。さらに、コ
ード記憶部２６に設定されている演算器選択コードｃ０
〜ｃＸが制御信号とともに、選択器３０に与えられる。
演算器選択コードｃ０〜ｃＸのビット数は、演算器の個
数ｎに応じて設定され、４つの演算器２８がある場合に
は、２ビットであり、８つの場合は３ビットでよい。そ
して、演算器選択コードｃ０〜ｃＸは、複数の演算器２
８１〜２８ｎのいずれか１つを選択するように設定され
ている。

【００４８】図６実施例においても各演算器２８１〜２
８ｎは図２実施例の演算器２８と同様にプログラムデー
タを演算ないし修飾するので、このプログラムデータ演
算の具体的な説明は省略するが、図６実施例では、演算
器２８１〜２８ｎのそれぞれが異なる種類の演算を実行
するように設定される。したがって、たとえばプログラ
ムＲＯＭの機種（ゲームタイトル）毎に、あるいはバー
ジョン毎に、演算器選択コードｃ０〜ｃＸによって異な
る演算器を選択するようにすると、図２で説明したプロ
グラムの解析の困難性が一層増す。したがって、不正利
用をさらに困難にする。

【００４９】この図６の実施例では、さらに別の利点が
ある。すなわち、図２実施例のように１つのチップに１
つの演算器だけを形成しておき、機種やバージョンによ
ってその演算器を変更する場合、プログラムＲＯＭがた
とえばマスクＲＯＭであるときには、演算器の変更の都
度、焼き付けマスクを変更しなければならない。これに
対して、図６実施例のように、複数の演算器２８１〜２
８ｎを組み込んでおけば、演算器選択コードを変えるだ
けで、演算器すなわち演算の種類を選択できる。他方、
演算器選択コードは、データ演算コードと同じ焼き付け
工程で設定できるので、図６実施例では、演算器を変更
する場合に、プログラムＲＯＭを安価に作れる。

【００５０】図６実施例においても、選択器３０は、制
御信号が与えられているときには入力（Ｘ）を選択し、
与えられていないときには入力（Ｙ）を選択するので、
制御信号の有無に応じて、第１プログラムデータまたは
第２プログラムデータが出力される。また、図６におい
ても第１プログラムデータＤ０〜Ｄ７のすべてのビット
を修飾処理する場合を括弧書きで示す。ただし、その動
作は、先の図２実施例の説明から容易に理解されるであ
ろうから、ここでは省略する。

【００５１】なお、上述の実施例では、出力データ処理
部２４からは制御信号があるとき演算器２８（２８１〜
２８ｎ）で一部または全部を演算したプログラムデータ
（第２プログラムデータ）を出力し、制御信号がないと
きプログラムデータ記憶部２２から読み出されたプログ
ラムデータ（第１プログラムデータ）そのままを選択し
て出力するようにしている。しかしながら、制御信号が
ないとき、第１プログラムデータに対して第２プログラ
ムデータとは異なる第２の演算を施した第３プログラム
データを出力するようにしてもよい。

【００５２】このような実施例が図７に示される。図７
実施例では、図２実施例と同様の演算器２８や選択器３
０の他に、第２演算器２８'が出力データ処理部２４に
設けられる。そして、演算器２８および２８'のそれぞ
れの一方入力には、プログラムデータ記憶部２２から読
み出したプログラムデータＤ０〜Ｄ７（第１プログラム
データ）の下位４ビットＤ０〜Ｄ３がそのまま与えられ
る。演算器２８および２８'の他方入力には、コード記
憶部２６に設定されている４ビットのデータ演算コード
ｄ０〜ｄ３が共通的に与えられる。演算器２８および２
８'は、互いに異なる第１の種類の演算および第２の種
類の演算を実行できるようにされている。

【００５３】演算器２８は、データ演算コードｄ０〜ｄ
３と下位４ビットＤ０〜Ｄ３との第１の演算結果Ｄ０'
〜Ｄ３'を出力して選択器３０の入力（Ｘ）に与える。
演算器２８'は、データ演算コードｄ０〜ｄ３と下位４
ビットＤ０〜Ｄ３との第２の演算結果Ｄ０''〜Ｄ３''を
出力して選択器３０の入力（Ｙ）に与える。このような
演算器２８および２８'からの入力Ｄ０'〜Ｄ３'または
Ｄ０''〜Ｄ３''が選択器３０によって選択される。

【００５４】選択器３０には、制御信号、たとえば書き
込み信号がＣＰＵ１２から与えられるとともに、コード
記憶部２６に記憶されている演算器選択コードｃ０〜ｃ
Ｘが与えられる。したがって、選択器３０は、その制御
信号があるときには、演算器２８の出力すなわち入力
（Ｘ）を選択し、その演算器２８によって処理された下
位４ビットのプログラムデータＤ０'〜Ｄ３'を出力す
る。選択器３０は、また、制御信号がないときには、演
算器２８'の出力すなわち入力（Ｙ）を選択し、その演
算器２８'によって処理された下位４ビットのプログラ
ムデータＤ０''〜Ｄ３''を出力する。

【００５５】他方、第１プログラムデータＤ０〜Ｄ７の
上位４ビットＤ４〜Ｄ７がそのまま選択器３０の出力に
結合されているので、結果的に、制御信号があるときに
は、選択器３０すなわち出力データ処理部２４からは、
Ｄ０'〜Ｄ３'＋Ｄ４〜Ｄ７の合計８ビットのプログラム
データ（第２プログラムデータ）が出力され、制御信号
がないときには、選択器３０すなわち出力データ処理部
２４からは、Ｄ０''〜Ｄ３''＋Ｄ４〜Ｄ７の合計８ビッ
トのプログラムデータ（第３プログラムデータ）が出力
される。

【００５６】ただし、この図７の実施例においても、図
７に括弧書きしたように、プログラムデータＤ０〜Ｄ７
のすべてのビットを演算器２８および演算器２８'によ
って演算するようにしてもよい。

【００５７】図７実施例では、プログラムデータ記憶部
２２から読み出された第１プログラムデータＤ０〜Ｄ７
は、ＣＰＵ１２が正規に実行しようとするプログラムデ
ータではない。つまり、第１プログラムデータは、偽の
プログラムデータに過ぎない。そして、第１演算器２８
および第２演算器２８'のいずれか一方が、ＣＰＵ１２
によって正規に実行されるべき第２プログラムデータま
たは第３プログラムデータになるように、第１プログラ
ムデータＤ０〜Ｄ７を変更ないし変換することになる。
つまり、第２プログラムデータまたは第３プログラムデ
ータのいずれか一方が正しいプログラムデータである。

【００５８】図７実施例では、プログラムを不正利用し
ようとする場合、第１演算器２８だけでなく第２演算器
２８'についても解析する必要があり、解析の困難性を
さらに増大させる。

【００５９】上述の実施例は、プログラムＲＯＭ１８に
出力データ処理部２４を設け、プログラムデータ記憶部
２２から読み出されたプログラムデータを加工ないし修
飾するものであった。しかしながら、同様の考え方をプ
ログラムデータ記憶部２２に与えられるアドレスデータ
に適用し、プログラムデータとともにアドレスデータも
加工ないし修飾処理することも可能である。

【００６０】そのようにするための実施例では、プログ
ラムＲＯＭ１８には、プログラムデータ記憶部２２の他
に、図１実施例に示す出力データ処理部２４およびコー
ド記憶部２６を含み、さらに、ＣＰＵ１２からアドレス
バスを介して出力されるアドレスデータを受け、そのア
ドレスデータに所定の処理を施すアドレス処理部（図示
せず）を設ける。このアドレス処理部は、具体的には、
上で説明した出力データ処理部２４と同様の動作を実行
して、ＣＰＵ１２から出力されてプログラムデータ記憶
部２２に与えるべきアドレスデータを処理ないし修飾す
る。この場合、ＣＰＵ１２からの制御信号は、出力デー
タ処理部２４およびアドレス処理部の両方に与えられ、
図５のステップＳ１１で出力データ処理部２４およびア
ドレス処理部がともに能動化される。そして、アドレス
処理部では、ＣＰＵ１２から出力されるアドレスデータ
を加工または修飾して、プログラムデータ記憶部２２に
与える。したがって、図５のステップＳ１３でＣＰＵ１
２に入力されるのは、アドレス処理部で処理されたアド
レスデータに従ってプログラムデータ記憶部２２から読
み出されかつ出力データ処理部２４で処理されたプログ
ラムデータである。

【００６１】なお、いずれの実施例においても、コード
発生手段としてプログラムＲＯＭ１８と同じチップに形
成されたコード記憶部２６を用いている。しかしなが
ら、このコード発生手段は、任意のコード（データ）を
演算手段に与えられるものであればよく、たとえばディ
ップスイッチ等によって任意のデータを与える構成や任
意のデータを外部から書き換え可能に記憶する外付けの
フラッシュＲＯＭなどに置き換えてもよい。

【００６２】さらに、上述の実施例では、偽プログラム
であった場合にはプログラムの実行を直ちに強制終了さ
せたが、たとえば、一定時間後に強制終了させたり、ゲ
ームの場合には、キャラクタのパラメータを書き換えた
り、ゲームのバックアップデータを消去したり、ゲーム
を初期の状態に戻したりするような処理にすることもで
きる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】図１実施例の出力データ処理部の一例を示すブ
ロック図である。

【図３】図１におけるＣＰＵのメモリマップを示す図解
図である。

【図４】図１実施例の動作を示すフロー図である。

【図５】図４フロー図のチェック用プログラムを示すフ
ロー図である。

【図６】出力データ処理部の変形例を示すブロック図で
ある。

【図７】出力データ処理部の他の変形例を示すブロック
図である。

【符号の説明】

１０ …情報処理装置 １２ …ＣＰＵ １８ …プログラムＲＯＭ ２０ …ワークメモリ ２２ …プログラムデータ記憶部 ２４ …出力データ処理部 ２６ …コード記憶部 ２８，２８１〜２８ｎ，２８´ …演算器 ３０ …選択器

Claims (11)

【特許請求の範囲】
1. 【請求項１】中央処理装置によって実行されるプログラ
   ムデータを固定的に記憶するとともに、指定されたアド
   レスデータに従ってプログラムデータを出力する半導体
   記憶装置であって、前記プログラムデータを固定的に記
   憶するプログラムデータ記憶手段、データ演算コードを
   発生するコード発生手段、および前記アドレスデータに
   従って前記プログラムデータ記憶手段から読み出された
   第１プログラムデータを受ける出力データ処理手段を備
   え、 前記出力データ処理手段は、前記中央処理装置から制御
   信号が与えられたときに前記データ演算コードに基づい
   て前記第１プログラムデータの少なくとも一部に演算を
   施した新たな第２プログラムデータを出力し、前記制御
   信号が与えられないときに前記第１プログラムデータを
   出力する、半導体記憶装置。
2. 【請求項２】前記出力データ処理手段は、前記第１プロ
   グラムデータの少なくとも一部と前記データ演算コード
   とを演算して前記第２プログラムデータを出力するため
   の演算手段、および前記制御信号が与えられたときに前
   記第２プログラムデータを出力しかつ前記制御信号が与
   えられないときに前記第１プログラムデータを出力する
   選択器を備える、請求項１記載の半導体記憶装置。
3. 【請求項３】前記演算手段はそれぞれ異なる種類の演算
   を実行できるかつそれぞれが前記第１プログラムデータ
   および前記データ演算コードを受けてそれぞれ異なる前
   記第２プログラムデータを出力するための複数の演算器
   を含み、 前記コード発生手段はさらに前記複数の演算器のいずれ
   かを選択する演算器選択コードを発生し、 前記選択器は前記演算器選択コードによって選択された
   演算器に関連する前記第２プログラムデータまたは前記
   第１プログラムデータを選択する、請求項２記載の半導
   体記憶装置。
4. 【請求項４】前記プログラムデータ記憶手段は、前記中
   央処理装置によってプログラムの実行中に前記制御信号
   を出力することを命令する特別プログラムデータを含
   む、請求項１ないし３のいずれかに記載の半導体記憶装
   置。
5. 【請求項５】前記プログラムデータ記憶手段，前記コー
   ド発生手段および前記出力データ処理手段は単一の半導
   体チップ上に搭載される、請求項１ないし４のいずれか
   に記載の半導体記憶装置。
6. 【請求項６】前記プログラムデータ記憶手段および前記
   コード発生手段はフラッシュメモリで構成される、請求
   項１ないし５のいずれかに記載の半導体記憶装置。
7. 【請求項７】中央処理装置によって実行されるプログラ
   ムデータを固定的に記憶するとともに、指定されたアド
   レスデータに従ってプログラムデータを出力する半導体
   記憶装置であって、 前記プログラムデータを記憶するプログラムデータ記憶
   手段、 データ演算コードを発生するコード発生手段、および前
   記アドレスデータに従って前記プログラムデータ記憶手
   段から読み出された第１プログラムデータを受ける出力
   データ処理手段を備え、 前記出力データ処理手段は、前記中央処理装置から制御
   信号が与えられたときに前記データ演算コードに基づい
   て前記第１プログラムデータの少なくとも一部に第１の
   演算を施した新たな第２プログラムデータを出力し、前
   記制御信号が与えられないときに前記データ演算コード
   に基づいて前記第１プログラムデータの少なくとも一部
   に前記第１の演算とは異なる第２の演算を施した新たな
   第３プログラムデータを出力する、半導体記憶装置。
8. 【請求項８】前記出力データ処理手段の第1および第２
   の演算のいずれか一方は、前記第１プログラムデータを
   前記中央処理装置で正規に実行すべきプログラムデータ
   に変換する、請求項７記載の半導体記憶装置。
9. 【請求項９】プログラムデータを固定的に記憶するプロ
   グラム記憶装置と、前記プログラム記憶装置からプログ
   ラムデータを読み出してプログラムを実行するとともに
   前記プログラムが正規のものであるか否かを判別する中
   央処理装置とを備えたプログラム判別システムであっ
   て、 前記プログラム記憶装置は、 前記プログラムデータを固定的に記憶するプログラムデ
   ータ記憶手段、 データ演算コードを発生するコード発生手段、および前
   記中央処理装置から出力されるアドレスデータに従って
   前記プログラムデータ記憶手段から読み出された第１プ
   ログラムデータを受ける出力データ処理手段を備え、 前記出力データ処理手段は、前記中央処理装置から制御
   信号が与えられたときに前記データ演算コードに基づい
   て前記第１プログラムデータの少なくとも一部に演算を
   施した新たな第２プログラムデータを出力してその第２
   プログラムデータを前記中央処理装置に与え、前記制御
   信号が与えられないときに前記第１プログラムデータを
   前記中央処理装置に与え、 前記中央処理装置は、 前記出力データ処理手段に前記制御信号を与える制御信
   号付与手段、 前記制御信号を与えた直後にアドレスデータを出力して
   前記プログラムデータ記憶手段に与えるアドレス出力手
   段、および前記第２プログラムデータと予め設定されて
   いるチェックデータとが所定の関係にあるか否かを判断
   して前記プログラム記憶装置の真偽を判別する判断手段
   を備える、プログラム判別システム。
10. 【請求項１０】前記制御信号付与手段は、前記プログラ
    ム記憶手段に予め設定している特別プログラムを含み、
    前記特別プログラムが読み出されたタイミングで前記制
    御信号を付与する、請求項９記載のプログラム判別シス
    テム。
11. 【請求項１１】前記中央処理装置は、前記判断手段の判
    断の結果が偽のプログラム記憶装置であることを示すと
    き、プログラムを強制的に終了させるプログラム強制終
    了手段をさらに備える、請求項９または１０記載のプロ
    グラム判別システム。