JPH08110876A

JPH08110876A - 増設メモリ装置

Info

Publication number: JPH08110876A
Application number: JP6245400A
Authority: JP
Inventors: Takuo Imatani; 拓郎今谷; Tsutomu Araki; 勤荒木; Masamune Hanawa; 正宗塙; Masanobu Kusano; 正信草野
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Holdings Ltd
Priority date: 1994-10-11
Filing date: 1994-10-11
Publication date: 1996-04-30

Abstract

(57)【要約】【目的】大容量にして安価に製造でき、かつ消費電力
が小さい増設メモリ装置を提供する。【構成】コンピュータより送信されるデータを所定の
データブロックごとに格納するデータ記憶メモリ１１〜
１４と、該データ記憶メモリに格納されたデータを前記
データブロックごとに取り込んで論理演算し、当該デー
タブロックのパリティデータを出力するパリティ生成回
路２１〜２４とを備える。データ記憶メモリに対するラ
イトアクセス時には、そのアクセス入力に同期してコン
ピュータより送信されたデータを所定のデータブロック
ごとにデータ記憶メモリに格納する。データ記憶メモリ
に対するリードアクセス時には、そのアクセス入力に同
期してデータ記憶メモリに格納されたデータを所定のデ
ータブロックごとに出力しコンピュータに送信すると共
に、データ記憶メモリより出力されたデータをデータブ
ロックごとにパリティ生成回路に取り込んで当該データ
ブロックのパリティデータを論理演算し、前記コンピュ
ータに送信する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、必要に応じてコンピュ
ータに着脱可能に接続される増設メモリ装置に関する。

【０００２】

【従来の技術】従来より、コンピュータのメモリ容量を
拡張するため、コンピュータに増設メモリ設定部を備
え、必要に応じて必要個数の増設メモリ装置を着脱可能
に接続する技術が知られている。また、コンピュータに
は、故障や誤りに対するシステムの信頼性を高めるため
に、送受信されるデータブロックごとに誤り検出符号で
あるパリティデータを付加する方式のものと、かかるパ
リティデータを付加しない方式のものがあることも従来
より知られている。

【０００３】図８に、パリティデータを付加する方式の
コンピュータに接続される増設メモリ装置の構成例を示
す。この図から明らかなように、従来のこの種の増設メ
モリ装置には、例えばＳＲＡＭ，ＤＲＡＭ，ＥＥＰＲＯ
Ｍなどの半導体メモリを用いたデータ記憶メモリ１００
と、これと同種のデバイスを用いたパリティデータ格納
メモリ１０１とが基板１０２上に実装されており、信号
線１０３〜１０６を介して図示しないコンピュータから
データ記憶メモリ１００に並列伝送されるデータブロッ
クＤ₀〜Ｄ₇等に対応するパリティデータＰ₀〜Ｐ₃を、信
号線１０７〜１１０を介してパリティデータ格納メモリ
１０１の各部１０１ａ〜１０１ｄに格納するようになっ
ている。

【０００４】本例の増設メモリ装置は、コンピュータか
らライトアクセスがあった場合には、そのアクセスに同
期して前記データ記憶メモリ１００及びパリティデータ
格納メモリ１０１に、コンピュータの演算部から内部バ
ス又は高速インタフェース回路を介して送信されるデー
タブロック及びパリティデータを格納する。また、コン
ピュータからリードアクセスがあった場合には、そのア
クセスに同期して前記データ記憶メモリ１００及びパリ
ティデータ格納メモリ１０１から夫々データブロック及
びパリティデータを出力し、コンピュータに送信する。

【０００５】

【発明が解決しようとする課題】前記したように、従来
の増設メモリ装置には、データ記憶メモリ１００と同種
の半導体メモリからなるパリティデータ格納メモリ１０
１とを必要とし、しかも通常はこれらの各メモリが１つ
の基板１０２上に複数個ずつ実装されるために、回路規
模が大きくなり、大容量化の障害になるという不都合が
ある。また、半導体メモリを多数個必要とするため、装
置が高価になり、さらには、データ記憶メモリ１００と
パリティデータ格納メモリ１０１とを同期アクセスする
ために、消費電力が大きいという不都合もある。

【０００６】本発明は、かかる従来技術の不備を解決す
るためになされたものであって、その目的は、大容量に
して安価に製造でき、かつ消費電力が小さい増設メモリ
装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明は前記の目的を達
成するため、コンピュータより送信されるデータを所定
のデータブロックごとに格納するデータ記憶メモリと、
該データ記憶メモリに格納されたデータを前記データブ
ロックごとに取り込んで論理演算し、当該データブロッ
クのパリティデータを出力するパリティ生成回路とを備
え、前記データ記憶メモリに対するライトアクセス時に
は、そのアクセス入力に同期して前記コンピュータより
送信されたデータを所定のデータブロックごとに前記デ
ータ記憶メモリに格納し、前記データ記憶メモリに対す
るリードアクセス時には、そのアクセス入力に同期して
前記データ記憶メモリに格納されたデータを所定のデー
タブロックごとに出力し、前記コンピュータに送信する
と共に、前記データ記憶メモリより出力されたデータを
データブロックごとに前記パリティ生成回路に取り込ん
で当該データブロックのパリティデータを論理演算し、
前記コンピュータに送信する構成にした。

【０００８】

【作用】パリティ生成回路は、半導体メモリに比べて小
型かつ安価に作製できるので、パリティデータ格納メモ
リに代えてパリティ生成回路を増設メモリ装置に備える
と、基板に対する回路の実装面積を小さくすることがで
き、大容量化への対応を可能にすると共に、基板に実装
すべき半導体メモリの数量を減少することができ、装置
のコストダウンが図れる。また、パリティ生成回路は、
半導体メモリに比べて消費電力が小さいので、パリティ
データ格納メモリに代えてパリティ生成回路を増設メモ
リ装置に備えると、データ記憶メモリとパリティデータ
格納メモリ２を同期アクセスする場合に比べて、消費電
力を低減できる。前記したように、通常１つの増設メモ
リ装置には、複数個のデータ記憶メモリと複数個のパリ
ティデータ格納メモリとが実装されるので、パリティデ
ータ格納メモリに代えてパリティ生成回路を備えること
によって、装置の大容量化と低コスト化と省電力化とが
図れる。

【０００９】なお、本発明の増設メモリ装置によると、
ライトアクセス時には、そのアクセス入力に同期してコ
ンピュータより送信されたデータをデータ記憶メモリに
格納するだけでパリティデータの記憶を行わないので、
仮にデータ記憶メモリに故障があると、そのデータブロ
ックにエラーを生じる。しかしながら、近年の半導体メ
モリの信頼性は極めて高いものになっているので、デー
タ記憶メモリの故障に起因するエラーの発生が問題にな
ることはほとんどないと考えられる。よって、実用上パ
リティ検査機能の劣化が問題になることはない。

【００１０】また、リードアクセス時には、データ記憶
メモリより出力されたデータをデータブロックごとにパ
リティ生成回路に取り込んで当該データブロックのパリ
ティデータを論理演算し、前記コンピュータに送信する
ので、近年の半導体メモリの信頼性の高さからみて、パ
リティデータ格納メモリを搭載した場合と同等あるいは
それ以上の信頼性が期待できる。したがって、コンピュ
ータ側で逆演算をした結果、データにエラーが発生した
場合には、それはコンピュータと増設メモリ装置とをつ
なぐ伝送系に飛び込んだノイズ等の影響によるものと考
えられ、再度同一のリードアクセスを繰り返せば正常の
データが回復する可能性が高いので、実用上パリティ検
査機能の劣化が問題になることはない。

【００１１】

【実施例】図１に、本発明に係る増設メモリ装置の第１
例を示す。同図に示すように、本例の増設メモリ装置１
は、（ｎワード×４ビット）形式の４つのＤＲＡＭ１１
〜１４を用いたデータ記憶メモリ１５と、各ＤＲＡＭ１
１〜１４に対応して設けられた４つの互いに独立なパリ
ティ生成回路２１〜２４からなるパリティジェネレータ
チェッカ２５と、各パリティ生成回路２１〜２４ごとに
夫々独立に設けられたパリティ属性切替スイッチ３１〜
３４とを、基板３５上に実装して成る。パリティジェネ
レータチェッカ２５を構成する各パリティ生成回路２１
〜２４は、夫々パリティ属性決定回路、出力制御回路及
びパリティチェック回路を同一チップ上に集積化した回
路にて構成される。

【００１２】４１は前記データ記憶メモリ１５に図示し
ないコンピュータからのアドレス信号Ａを伝送するアド
レス信号線であり、４２〜４５は前記データ記憶メモリ
１５を構成する各ＤＲＡＭ１１〜１４と図示しないコン
ピュータとの間で、８ビットのデータ信号Ｄ₀ 〜Ｄ₇ ，
Ｄ₈ 〜Ｄ₁₅，Ｄ₁₆〜Ｄ₂₃，Ｄ₂₄〜Ｄ₃₁を単位として並列
伝送するデータ信号線である。なお、本例においては、
８ビットのデータ信号を単位として取り扱うが、８ビッ
トの整数倍のデータ量を単位として取り扱うことも勿論
可能である。本明細書においては、これら同時に取扱わ
れるデータ単位を、「データブロック」という。

【００１３】４６〜４９は各ＤＲＡＭ１１〜１４の入出
力端子とそれに対応する各パリティ生成回路２１〜２４
の入力端子とを接続する信号線であって、各ＤＲＡＭ１
１〜１４からリードされたデータをデータブロック単位
で各パリティ生成回路２１〜２４に取り込む。

【００１４】５０〜５３は前記データ記憶メモリ１５を
構成する各ＤＲＡＭ１１〜１４及びパリティジェネレー
タチェッカ２５を構成する各パリティ生成回路２１〜２
４と図示しないコンピュータとを接続する制御信号線で
あって、夫々データブロックに対応する制御信号Ｃ₀ 〜
Ｃ₃ を伝送する。なお、制御信号Ｃ₀ 〜Ｃ₃ をアウトプ
ット・イネーブル信号とし、ＤＲＡＭ１１〜１４中の複
数のアドレスを任意かつ独立に制御できるようにするこ
ともできる。

【００１５】５４〜５７はパリティ信号線であって、各
パリティ生成回路２１〜２４にて演算された各データブ
ロックごとのパリティ信号Ｐ₀ 〜Ｐ₃ を図示しないコン
ピュータに伝送する。

【００１６】５８〜６１は各パリティ生成回路２１〜２
４とそれに対応する各パリティ属性切替スイッチ３１〜
３４とを接続するパリティ属性制御信号線であって、各
パリティ属性切替スイッチ３１〜３４にて生成されたパ
リティ属性制御信号ＰＣ₀ 〜ＰＣ₃ （奇数パリティ又は
偶数パリティ）を各パリティ生成回路２１〜２４に供給
する。

【００１７】図２に、本例の増設メモリ装置とコンピュ
ータとの間で行われる信号伝送のシーケンスを示す。な
お、この図においては、説明を容易にするため、１つの
ＤＲＡＭ１１と１つのパリティ生成回路２１のみを代表
として示す。他のＤＲＡＭとパリティ生成回路の組につ
いても、動作はこれと同じである。

【００１８】図２において、符号７１はコンピュータ、
符号７２はコンピュータ７１の演算部（ＣＰＵ）、符号
７３はコンピュータ７１に備えられた増設メモリ接続用
の入出力インタフェース部を示している。インタフェー
ス部７３と増設メモリ装置１とは、アドレス信号線４１
と、データ信号線４２と、制御信号線５０と、パリティ
信号線５４とを介して接続されている。また、ＤＲＡＭ
１１とパリティ生成回路２１とは、信号線４６を介して
接続されている。さらに、パリティ生成回路２１には、
パリティ属性制御信号線５８を介してパリティ属性切替
スイッチ３１が接続されている。

【００１９】データ信号のアクセスに際しては、それに
先立って、パリティ属性切替スイッチ３１を操作し、増
設メモリ装置１のパリティ属性を、当該コンピュータ７
１のパリティ属性に合致させる。かように、本例の増設
メモリ装置は、パリティ属性切替スイッチ３１を備え、
増設メモリ装置１のパリティ属性をコンピュータ７１の
パリティ属性に合致できるようにしたので、パリティ属
性が異なる各種のコンピュータに適用することができ、
汎用性に優れる。

【００２０】データのライトアクセス時には、コンピュ
ータ７１の演算部７２からインタフェース部７３を介し
て増設メモリ装置１に、所要のアドレス信号Ａと、所要
の制御信号Ｃ₀ と、所要のデータ信号Ｄ₀ 〜Ｄ₇ とが伝
送される。増設メモリ装置１では、アドレス信号Ａ及び
制御信号Ｃ₀ に基づいて、ＤＲＡＭ１１の所要のアドレ
スにデータ信号Ｄ₀ 〜Ｄ₇ を格納する。このときには、
パリティ信号線５４を介してコンピュータ７１側から伝
送されるパリティデータは、増設メモリ装置１側で無視
される。

【００２１】データのリードアクセス時には、コンピュ
ータ７１の演算部７２からインタフェース部７３を介し
て増設メモリ装置１に、所要のアドレス信号Ａと、所要
の制御信号Ｃ₀ とが伝送される。増設メモリ装置１で
は、アドレス信号Ａ及び制御信号Ｃ₀ に基づいて、ＤＲ
ＡＭ１１の所要のアドレスからデータ信号Ｄ₀ 〜Ｄ₇ を
出力し、これをコンピュータ７１に伝送する。これと共
に、ＤＲＡＭ１１から出力されたデータ信号Ｄ₀ 〜Ｄ₇
を信号線４６を介してパリティ生成回路２１に取り込
み、取り込まれたデータ信号Ｄ₀ 〜Ｄ₇ のパリティデー
タを論理演算する。そして、演算結果であるパリティデ
ータをパリティ信号線５４を介してコンピュータに伝送
する。これによって、高精度の誤り検出を実現できる。

【００２２】図３に、本発明に係る増設メモリ装置の第
２例を示す。本例の増設メモリ装置は、図３に示すよう
に、コンピュータ７１とパリティジェネレータチェッカ
２５とを接続する制御信号線５０〜５３に、パリティジ
ェネレータチェッカ２５からのパリティデータの出力を
オンオフするための切替スイッチ８１を介設したことを
特徴とする。本例の増設メモリ装置は、コンピュータ７
１がパリティデータの伝送を必要とするものである場合
には、オン側に切り替て、パリティ生成回路２１にて論
理演算されたパリティデータのコンピュータへの伝送を
可能とし、コンピュータ７１がパリティデータの伝送を
必要としないものである場合には、オフ側に切り替て、
パリティ生成回路２１にて論理演算されたパリティデー
タのコンピュータへの伝送を禁止する。

【００２３】本例の増設メモリ装置は、切替スイッチ８
１を備えたので、パリティデータの伝送を必要とするコ
ンピュータにも、パリティデータの伝送を必要としない
コンピュータにも適用でき、より汎用性に優れる。その
他の部分については、前出の図１と同じであるので、対
応する部分に同一の符号を付して、説明を省略する。

【００２４】図４に、本発明に係る増設メモリ装置の第
３例を示す。本例の増設メモリ装置は、図４に示すよう
に、増設メモリ装置内にパリティチェッカ８２とパリテ
ィ属性格納用のラッチ回路８３とを備え、コンピュータ
から最初のライトアクセスに同期してデータ信号とパリ
ティ信号とが増設メモリ装置１に伝送されたとき、当該
最初の書込みデータに対応するパリティ信号をパリティ
チェッカ８２にて検出し、これをラッチ回路８３にラッ
チして、以後、パリティ発生回路２１のパリティ属性
を、当該検出されたパリティ属性に固定する。これによ
り、リードアクセス時には、自動的にパリティ発生回路
２１のパリティ属性が当該コンピュータに適合したもの
になるので、読出しデータに対して適正なパリティ信号
を出力することができる。

【００２５】本例の増設メモリ装置は、コンピュータの
パリティ属性を検出して、自動的にパリティ発生回路２
１のパリティ属性を切り替るようにしたので、第１実施
例の増設メモリ装置と同様の効果を有するほか、使い勝
手が良好で、かつパリティ発生回路２１のパリティ属性
を誤って設定することがないので、より信頼性に優れ
る。なお、図４においても、前出の図１と同一の部分に
は、同一の符号を付して説明を省略する。

【００２６】図５及び図６に、本発明に係るパリティ発
生器の他の例を示す。図５は本例に係るパリティ発生器
の機能ブロック図であり、図６はパリティ発生器を構成
する１のパリティジェネレータチェッカの回路図であ
る。本例のパリティ発生器９１は、図６に示すように、
各パリティジェネレータチェッカ９２〜９５にスリース
テート・バスバッファ９６を設け、複数個（図では４
個）のパリティジェネレータチェッカ９４〜９５を並行
して使用できるようにしたことを特徴とする。

【００２７】図５及び図６において、ＭＤはデータ信
号、ＰＤはパリティ信号、ＰＳＥＬはパリティ属性制御
信号、アッパーライン付きのＣＡＳはアクティブローの
素子選択信号、アッパーライン付きのＷＥはアクティブ
ローのライトイネーブル信号、アッパーライン付きのＯ
Ｅはアクティブローのアウトプットイネーブル信号を示
す。図６から明らかなように、本例のパリティ発生器
は、下記の数１に示す条件で、パリティ信号ＰＤの出力
直前のスリーステート・バスバッファ９６のゲートが開
き、所定のパリティ信号（ＰＤ₀〜ＰＤ₃のいずれか）が
出力される。

【００２８】

【数１】

【００２９】他の条件では、回路のインピーダンスが非
常に高くなるため、回路をオフにした場合と同様にな
り、パリティ信号の出力が禁止される。これによって、
複数個のパリティジェネレータチェッカ９２〜９５の並
行使用が可能になる。

【００３０】本例のパリティ発生器によれば、図１に示
したような増設メモリ装置１を複数個接続して使用する
ことが可能になるので、増設メモリ装置１をより実用性
が高いものにすることができる。

【００３１】なお、前記実施例においては、データ記憶
メモリとしてＤＲＡＭを用いた場合を例にとって説明し
たが、その他、例えばＳＲＡＭやＥＥＰＲＯＭなどの他
の半導体メモリを用いることができることも勿論であ
る。

【００３２】また、前記実施例においては、データ記憶
メモリ（ＤＲＡＭ１１〜１４）とパリティジェネレータ
・チェッカ２５とを独立の別体に構成したが、メモリデ
バイス内にパリティジェネレータ・チェッカ２５を一体
に組み込むこともできる。

【００３３】その他、個々の増設メモリ装置１にパリテ
ィ発生回路を搭載する構成に代えて、図７に示すよう
に、コンピュータ７１側に、前記したパリティ発生回路
２１〜２４又はパリティ発生器９１を搭載することもで
きる。パリティ発生回路２１〜２４又はパリティ発生器
９１は、同図に示すように、コンピュータ７１の演算部
７２と増設メモリ接続用の入出力インタフェース部７３
とをつなぐデータ信号線９７及び制御信号線９８とに接
続される。なお、図中の符号９９は、アドレス信号線を
示す。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
半導体メモリであるパリティデータ格納メモリに代え
て、これよりも小型にして安価に作製でき、かつ消費電
力が小さなパリティ生成回路を搭載したので、装置の大
容量化と低コスト化と省電力化とが図れる。

【図面の簡単な説明】

【図１】第１実施例に係る増設メモリ装置のブロック図
である。

【図２】第１実施例に係る増設メモリ装置とコンピュー
タとの間で行われる信号伝送のシーケンスを示す説明図
である。

【図３】第２実施例に係る増設メモリ装置のブロック図
である。

【図４】第３実施例に係る増設メモリ装置のブロック図
である。

【図５】本発明に係るパリティ発生器の他の例を示す機
能ブロック図である。

【図６】図５のパリティ発生器を構成するパリティジェ
ネレータチェッカの回路図である。

【図７】パリティ発生器が搭載されたコンピュータと増
設メモリ装置との接続状態を示すブロック図である。

【図８】従来例に係る増設メモリ装置のブロック図であ
る。

【符号の説明】

１増設メモリ装置１１〜１４ＤＲＡＭ（データ記憶メモリ）２１〜２４パリティ生成回路３１〜３４パリティ属性切替スイッチ３５基板４１アドレス信号線キー挿入部４２〜４５データ信号線４６〜４９ＤＲＡＭとパリティ生成回路とを接続する
信号線５０〜５３制御信号線５４〜５７パリティ信号線５８〜６１パリティ属性制御信号線７１コンピュータ７２演算部７３入出力インタフェース

───────────────────────────────────────────────────── フロントページの続き (72)発明者草野正信大阪府茨木市丑寅一丁目１番88号日立マクセル株式会社内

Claims

【特許請求の範囲】

【請求項１】コンピュータより送信されるデータを所
定のデータブロックごとに格納するデータ記憶メモリ
と、該データ記憶メモリに格納されたデータを前記デー
タブロックごとに取り込んで論理演算し、当該データブ
ロックのパリティデータを出力するパリティ生成回路と
を備え、前記データ記憶メモリに対するライトアクセス
時には、そのアクセス入力に同期して前記コンピュータ
より送信されたデータを所定のデータブロックごとに前
記データ記憶メモリに格納し、前記データ記憶メモリに
対するリードアクセス時には、そのアクセス入力に同期
して前記データ記憶メモリに格納されたデータを所定の
データブロックごとに出力し、前記コンピュータに送信
すると共に、前記データ記憶メモリより出力されたデー
タをデータブロックごとに前記パリティ生成回路に取り
込んで当該データブロックのパリティデータを論理演算
し、前記コンピュータに送信することを特徴とする増設
メモリ装置。
【請求項２】請求項１に記載の増設メモリ装置におい
て、前記パリティ生成回路が、パリティ属性決定回路、
出力制御回路及びパリティチェック回路を同一チップ上
に集積化した回路にて構成されていることを特徴とする
増設メモリ装置。
【請求項３】請求項１に記載の増設メモリ装置におい
て、前記パリティ生成回路が、前記データ記憶メモリと
同一チップ上に集積化された回路にて構成されているこ
とを特徴とする増設メモリ装置。
【請求項４】請求項１に記載の増設メモリ装置におい
て、前記パリティ生成回路に制御信号を供給する制御信
号線路に切替スイッチを設け、当該切替スイッチを切り
替ることによって、前記パリティ生成回路を論理演算可
能状態又は論理演算禁止状態に切り替ることを特徴とす
る増設メモリ装置。
【請求項５】請求項１に記載の増設メモリ装置におい
て、前記パリティ生成回路にパリティ属性切替用のスイ
ッチを設け、当該切替スイッチを切り替ることによっ
て、前記パリティ生成回路の属性を、偶数パリティ又は
奇数パリティに切替ることを特徴とする増設メモリ装
置。
【請求項６】請求項１に記載の増設メモリ装置におい
て、前記パリティ生成回路にパリティチェッカとラッチ
回路とを設け、コンピュータによる最初のライトアクセ
ス時に供給されるパリティデータを前記パリティチェッ
カにて検出して前記ラッチ回路にてラッチし、当該ラッ
チ回路にラッチされたパリティデータによって前記パリ
ティ生成回路の属性を偶数パリティ又は奇数パリティに
切り替え、以後、前記パリティ生成回路のパリティ属性
を当該切り替られたパリティ属性に固定することを特徴
とする増設メモリ装置。
【請求項７】請求項１に記載の増設メモリ装置におい
て、１台のコンピュータに対して複数台の増設メモリ装
置を接続したとき、前記コンピュータと前記各増設メモ
リ装置との間の双方向通信を可能にするためのスリース
テート・バスバッファを前記増設メモリ装置に備えたこ
とを特徴とする増設メモリ装置。