JPH06119200A - メモリ装置およびそのテスト方式 - Google Patents

Abstract

(57)【要約】 【目的】 電源投入後にできるだけ短い時間でユーザが
コンピュータ装置を利用できるようにするため、リード
・ライトテストの所要時間を短縮することが可能なメモ
リ装置およびそのテスト方式を提供する。 【構成】 複数のメモリバンクｂａｎｋ＃１、ｂａｎｋ
＃２、・・・、ｂａｎｋ＃ｎから成るメモリ装置におい
て、各メモリバンクのデータ入出力端子に比較回路を接
続し、各メモリバンクに同じデータを書き込み、書き込
んだデータを読み出し、読み出されたデータの一致を判
定して、メモリバンクをチェックする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のメモリバンクが
設けられており、各メモリバンクは、データ入出力端
子、アドレス端子およびバンク選択端子を有し、それぞ
れデータ入出力端子はデータバスに、アドレス端子はア
ドレスバスに、かつバンク選択端子はバンク選択線に接
続されているメモリ装置に関する。本発明において「メ
モリバンク」とは、通常アクセス時に同一アドレスにマ
ップされる複数のメモリを表すものとする。すなわち、
アドレス０〜φＦＦＦＦ^Hに６４ＫビットのＲＡＭが８
個（８ビット幅になる）マッピングされているとする
と、この８個のＲＡＭを１つのバンクと称する。このバ
ンクは６４Ｋバイトの容量を有する。

【０００２】

【従来の技術】パソコン、オフコン、ＥＷＳ等のコンピ
ュータ装置では、自己診断機能として、メモリのリード
・ライトチェックが行われる。このリード・ライトチェ
ックは、一般に電源投入後に自己診断プログラムの中で
行われる。従来の技術において、メモリのチェックは、
バンクごとに順次行われる。一般的なメモリのマップは
図１に示すように構成されている。メモリは、ｎ個のバ
ンクｂａｎｋ＃１、ｂａｎｋ＃２、・・・、ｂａｎｋ＃
ｎから構成されている。各バンクは、データバスのビッ
ト幅に相当する数のＲＡＭ（ランダム・アクセス・メモ
リ）チップから成る。これら各バンクｂａｎｋ＃１、ｂ
ａｎｋ＃２、・・・、ｂａｎｋ＃ｎは、図２に示すよう
に相互接続され、メモリ装置を構成する。複数の、例え
ば８個のＲＡＭチップから成る各バンクは、データ入出
力端子、アドレス端子およびバンク選択端子ＣＳ１、Ｃ
Ｓ２、・・・、ＣＳｎを有する。データ入出力端子は、
データバスに接続されており、アドレス端子とバンク選
択端子およびここでは詳細に説明していないその他の制
御端子に加えられた信号に応じて、データバスに加えら
れたデータを読み込み、またはデータバス上にデータを
送出する。

【０００３】その時、アドレス端子には、バンク内の記
憶場所を指定するアドレス信号が加えられる。一方この
時使用すべきバンクのバンク選択端子にバンク選択信号
が加えられ、その他のバンクのバンク選択端子には禁止
信号が加えられている。その結果、データのリード・ラ
イトに指定された１つのバンクの１つのアドレスが選択
される。このようなメモリ装置のリード・ライトテスト
は次のようにして行われる。まずバンク選択端子ＣＳ１
にバンク選択信号が加えられ、第１のバンクｂａｎｋ＃
１が選択される。その間にアドレス端子に順次アドレス
が加えられ、第１バンクｂａｎｋ＃１内の各アドレスに
データがリード・ライトされる。書き込みデータと読み
出しデータを照合すれば、第１バンクｂａｎｋ＃１のリ
ード・ライトテストが行われる。このリード・ライトテ
ストは、次に第２バンクｂａｎｋ＃２について行われ、
以下同様に第ｎバンクｂａｎｋ＃ｎまで順次行われる。

【０００４】

【発明が解決しようとする課題】コンピュータ装置に実
装されるメモリ装置の容量は、ますます増大しており、
前記のような順次式のリード・ライトテストをメモリ装
置全体に対して行うと膨大な処理時間が必要である。特
にこのようなリード・ライトテストを電源投入時の自己
診断プログラム中で行うとするとユーザは、コンピュー
タ装置が使用可能になるまで、かなりの時間待たされる
ことになる。そこで本発明の目的は、従来のものより短
い時間でリード・ライトテストを行うことができるメモ
リ装置およびそのテスト方式を提供して、電源投入後に
できるだけ短い時間でユーザがコンピュータ装置を利用
できるようにすることにある。

【０００５】

【課題を解決するための手段】請求項１記載の発明によ
れば、この目的は次のようにして達成される。すなわち
複数のメモリバンクが設けられており、各メモリバンク
は、データ入出力端子、アドレス端子およびバンク選択
端子を有し、それぞれデータ入出力端子はデータバス
に、アドレス端子はアドレスバスに、かつバンク選択端
子はバンク選択線に接続されているメモリ装置におい
て、各メモリバンクのデータ入出力端子に接続された比
較回路が設けられており、各メモリバンクのデータ入出
力端子と比較回路の間の接続点とデータバスとの間にそ
れぞれ切断回路が挿入されており、メモリバンク読み出
しの際、各メモリバンクの出力データが、比較回路には
達するが、データバスへは達しないようにすることがで
きる。

【０００６】請求項２記載の発明によれば、リード・ラ
イトテストは次のようにして行われる。すなわち請求項
１記載のメモリ装置において、各バンク選択端子を制御
して、複数のメモリバンクを同時に選択し、複数のメモ
リバンクに同じデータを書き込み、切断回路を制御し
て、データ入出力端子とデータバスの間を遮断し、前記
複数のメモリバンクからデータを読み出し、比較回路に
よりデータの一致をチェックする。請求項３記載の発明
によれば、前記目的は次のようにして達成される。すな
わち請求項１記載のメモリ装置において、各メモリバン
クのデータ入出力端子に接続された多数決回路が設けら
れており、多数決回路の出力端子が比較回路の基準値入
力端子に接続されている。さらに請求項４記載の発明に
よれば、リード・ライトテストは次にのようにして行わ
れる。すなわち請求項３記載のメモリ装置において、各
バンク選択端子を制御して、複数のメモリバンクを同時
に選択し、複数のメモリバンクに同じデータを書き込
み、切断回路を制御して、データ入出力端子とデータバ
スの間を遮断し、前記複数のメモリバンクからデータを
読み出し、多数決回路により多数決をとり、比較回路に
より多数決結果と各データの一致をチェックし、誤りの
あるバンクを特定する。

【０００７】

【作用】本発明によるメモリ装置は、通常のように構成
されたメモリバンクを有し、このメモリバンクに接続さ
れたデータバス、アドレスバス、バンク選択線およびそ
の他の制御線を有する。その他に本発明によるメモリ装
置は、比較回路と切断回路を有する。切断回路は、メモ
リバンクとデータバスの間に挿入されているので、メモ
リバンクの読み出しの際、切断回路は、メモリバンクか
らデータバスへのデータ転送を禁止し、この時そのデー
タは比較回路に供給される。比較回路では、各メモリバ
ンクから読み出されたデータが同じであるかどうかをチ
ェックする。

【０００８】各メモリバンクには同じデータが書き込ま
れていたのであるから、これら読み出されたデータも一
致していなければならない。従って読み出されたデータ
に不一致があれば、このメモリ装置に誤動作があること
が検出される。すべてのデータが一致すれば、このメモ
リ装置は、支障なく使用できる。さらに請求項３に記載
の発明によるメモリ装置は多数決回路を有する。この多
数決回路は、各メモリバンクの出力を読み取り、多数決
方式に従ってメモリバンクの出力が０であるか、または
１であるかを推定する。この推定結果に基づいて、比較
回路は、各メモリバンクの出力が正しいかまたは誤りか
を判定する。すなわち比較回路は、各メモリバンクの出
力と多数決回路の出力を比較し、一致していれば，、当
該メモリバンクが正しく動作していると判定し、不一致
であれば、当該メモリバンクの動作が誤りであると判定
する。従ってここでは、メモリバンクの誤動作が検出さ
れるだけでなく、どのメモリバンクが誤動作するかを特
定でき、その後の処置、例えばメモリバンクの交換を行
うことができる。

【０００９】

【実施例】本発明の実施例を以下図面を参照して、より
詳細に説明する。図３は、本発明によるメモリ装置の一
実施例を示している。ここには、ｎ個のメモリバンクｂ
ａｎｋ＃１、ｂａｎｋ＃２、・・・、ｂａｎｋ＃ｎが設
けられており、これらメモリバンクのアドレス端子にア
ドレスバスが接続されており、かつバンク選択端子には
バンク選択線ＣＳ１、ＣＳ２、・・・、ＣＳｎが接続さ
れている。メモリバンクのデータ入出力端子には、ｎ個
の入力端子を有する比較回路が直接接続されている。そ
の他にメモリバンクのデータ入出力端子にはデータバス
が接続されているが、この場合、データ入出力端子とデ
ータバスの間には、それぞれ切断回路が挿入されてい
る。

【００１０】このメモリ装置において通常の動作を行う
場合、比較回路は動作せず、切断回路は、データ入出力
端子とデータバスを接続している。バンク選択線ＣＳ
１、ＣＳ２、・・・ＣＳｎのうち１つに選択信号を供給
して、１つのメモリバンクｂａｎｋ＃ｉが選択される。
アドレスバスに所定のアドレス信号を供給して、当該メ
モリバンク内の１つのアドレスが選択される。この時、
データバスに供給されたデータが、このアドレスに読み
込まれるか、またはこのアドレス内のデータがデータバ
スに供給される。その他の各メモリバンクｂａｎｋ＃
１、ｂａｎｋ＃２、・・・、ｂａｎｋ＃ｎは、図示され
ていないリード・ライト制御端子、エネーブル端子等を
有し、ここに制御信号が供給される。このメモリ装置に
おいてリード・ライトテストを行う場合、まず全てのバ
ンク選択線ＣＳ１、ＣＳ２、・・・、ＣＳｎに選択信号
を供給し、アドレスバスに順次増大または減少する一連
のアドレスを供給する。この時同時にデータバスには、
特定のパターンを有する一連のデータが供給され、リー
ド・ライト制御によりこれらデータをすべてのバンクに
書き込む。

【００１１】各バンクのすべてのアドレスにこれらデー
タを書き込んだ後に、切断回路によってデータバスとデ
ータ入出力端子の間を切り離す。次にすべてのバンク選
択線ＣＳ１、ＣＳ２、・・・、ＣＳｎに選択信号を供給
しながら、アドレスバスに前記のものと同じ一連のアド
レスを供給する。この時リード・ライト制御により、メ
モリバンク内のデータが読み出され、比較回路に供給さ
れる。この比較回路は、これら各メモリバンクのデータ
を比較し、不一致があったならば、エラー信号を出力す
る。この時すべてのメモリバンクから読み出されたデー
タが、データバス上で衝突することを防ぐため、切断回
路がデータバス上へのデータの出力を禁止するようにな
っている。

【００１２】図４は、本発明によるメモリ装置の別の実
施例の一部を示している。図示した部分以外のメモリ装
置の構成と動作は、図３により説明したものと同じであ
る。すなわちこのメモリ装置の通常動作は、図３に示し
たものと同じである。さらにリード・ライトテストの際
のデータ書き込み動作も、図３に示したものと同じであ
る。

【００１３】図４に示す回路のデータ入力端子データ
１、データ２、・・・、データｎはそれぞれメモリバン
クｂａｎｋ＃１、ｂａｎｋ＃２、・・・、ｂａｎｋ＃ｎ
のデータ入出力端子に接続されている。各データ入力端
子データ１、データ２、・・・データｎは、ビット幅に
相当する数、例えば８つの入力端子から成る。各データ
入力端子データ１、データ２、・・・、データｎの第１
ビットは、ｎ個の入力端子を有する多数決回路に接続さ
れている。

【００１４】同時にこの第１ビットは、ｎ個の比較回路
の比較入力端子に接続されており、これら比較回路の基
準入力端子には、対応する多数決回路の出力端子がそれ
ぞれ接続されており、比較回路の出力端子は、ｎ個のＮ
ＡＮＤゲートの第１の入力端子にそれぞれ接続されてい
る。図４には第１ビットに関する構成が示されている
が、第２〜８ビットについても同じ構成が設けられてい
る。図４に示した多数決回路は、ｎ個のメモリバンクの
出力データの第１ビットを読み取り、多数決方式により
真のデータを推定する。推定された真のデータは、比較
回路により実際のデータと比較され、もし一致していれ
ば、比較回路は出力を生じる。いずれかのバンク１〜ｎ
において不一致があれば、当該のバンクに対応するＮＡ
ＮＤゲートから出力が生じる。それによりこのメモリ装
置に誤動作があることが表示されるだけでなく、どのバ
ンクが誤動作するかを特定することができる。

【００１５】

【発明の効果】請求項１および請求項２記載の本発明に
よれば、複数のメモリバンクに同時に書き込みおよび読
み出しを行うことにより、複数のメモリバンクに同時に
リード・ライトテストを行うことができるので、メモリ
チェックの所定時間は大幅に短縮することができ、理論
的には１／ｎに短縮できる。しかもメモリチェックの手
順を省略したわけではないので、チェックの精度が低下
することもない。請求項３および請求項４記載の本発明
によれば、請求項１および請求項２記載のものと同じ効
果が得られると共に、メモリバンクの読み出し時に真の
値を推定し、データとこれを比較することにより、誤り
のあるメモリバンクを特定することができる。

【図面の簡単な説明】

【図１】一般のバンク構造によるメモリ装置のマップを
示す図である。

【図２】周知のバンク構造によるメモリ装置の構成を示
す図である。

【図３】本発明によるメモリ装置の一実施例を示す図で
ある。

【図４】本発明によるメモリ装置の別の実施例の一部を
示す図である。

【符号の説明】

ｂａｎｋ＃ｎ 第ｎのメモリバンク ＣＳｎ バンク選択線 ＣＵＴ 切断回路制御線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のメモリバンクが設けられており、
   各メモリバンクは、データ入出力端子、アドレス端子お
   よびバンク選択端子を有し、それぞれデータ入出力端子
   はデータバスに、アドレス端子はアドレスバスに、かつ
   バンク選択端子はバンク選択線に接続されているメモリ
   装置において、 各メモリバンクのデータ入出力端子に接続された比較回
   路が設けられており、 各メモリバンクのデータ入出力端子と比較回路の間の接
   続点とデータバスとの間にそれぞれ切断回路が挿入され
   ており、 メモリバンク読み出しの際、各メモリバンクの出力デー
   タが、比較回路には達するが、データバスへは達しない
   ようにすることができることを特徴とするメモリ装置。
2. 【請求項２】 請求項１記載のメモリ装置において、各
   バンク選択端子を制御して、複数のメモリバンクを同時
   に選択し、複数のメモリバンクに同じデータを書き込
   み、切断回路を制御して、データ入出力端子とデータバ
   スの間を遮断し、前記複数のメモリバンクからデータを
   読み出し、比較回路によりデータの一致をチェックする
   ことを特徴とするメモリ装置のテスト方式。
3. 【請求項３】 各メモリバンクのデータ入出力端子に接
   続された多数決回路が設けられており、多数決回路の出
   力端子が比較回路の基準値入力端子に接続されているこ
   とを特徴とする請求項１記載のメモリ装置。
4. 【請求項４】 請求項３記載のメモリ装置において、各
   バンク選択端子を制御して、複数のメモリバンクを同時
   に選択し、複数のメモリバンクに同じデータを書き込
   み、切断回路を制御して、データ入出力端子とデータバ
   スの間を遮断し、前記複数のメモリバンクからデータを
   読み出し、多数決回路により多数決をとり、比較回路に
   より多数決結果と各データの一致をチェックし、誤りの
   あるバンクを特定することを特徴とするメモリ装置のテ
   スト方式。