JPH03294950A - 接続装置 - Google Patents
接続装置Info
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- JPH03294950A JPH03294950A JP9698390A JP9698390A JPH03294950A JP H03294950 A JPH03294950 A JP H03294950A JP 9698390 A JP9698390 A JP 9698390A JP 9698390 A JP9698390 A JP 9698390A JP H03294950 A JPH03294950 A JP H03294950A
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- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 238000013500 data storage Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置または記憶装置からのＩＯア
クセスに対して、入出力装置のアクセス制御を行うＩＯ
チャネル制御手段を備えた接続装置に利用する。
クセスに対して、入出力装置のアクセス制御を行うＩＯ
チャネル制御手段を備えた接続装置に利用する。
本発明は、入力されるＩＯアクセスに対して入出力装置
のアクセス制御を行う接続装置において、入出力装置の
識別データを含むデータをランダムアクセスメモリ、連
想メモリまたはキャッシュメモリに格納しておき、ＩＯ
アクセスが発生したチャネル番号で前記メモリを直接ア
クセスし格納されたデータを読み出しチェックを行うよ
うにすることにより、 ＩＯアクセスの高速化と信頼化を図ったものである。
のアクセス制御を行う接続装置において、入出力装置の
識別データを含むデータをランダムアクセスメモリ、連
想メモリまたはキャッシュメモリに格納しておき、ＩＯ
アクセスが発生したチャネル番号で前記メモリを直接ア
クセスし格納されたデータを読み出しチェックを行うよ
うにすることにより、 ＩＯアクセスの高速化と信頼化を図ったものである。
第６図は従来例の接続装置のＩＯチャネル制御手段であ
るＩＯチャネル制御部を示すブロック構成図である。
るＩＯチャネル制御部を示すブロック構成図である。
本従来例は、入力されたチャネル番号を格納するチャネ
ル番号格納レジスタ１ＩＯと、存在するチャネル番号が
格納されたレジスタまたはレジスタファイルから構成さ
れたＩＯチャネルテーブル１２３と、入力されたチャネ
ル番号をそれぞれ工０チャネルテーブル１２３に格納さ
れたチャネル番号とをそれぞれ比較するｎ個の比較器１
２４と、各比較器１２４の比較結果の論理和をとるオア
回路１２５とを含んでいる。
ル番号格納レジスタ１ＩＯと、存在するチャネル番号が
格納されたレジスタまたはレジスタファイルから構成さ
れたＩＯチャネルテーブル１２３と、入力されたチャネ
ル番号をそれぞれ工０チャネルテーブル１２３に格納さ
れたチャネル番号とをそれぞれ比較するｎ個の比較器１
２４と、各比較器１２４の比較結果の論理和をとるオア
回路１２５とを含んでいる。
すなわち、チャネル番号が一つでも一致するかどうかを
検出し、ＩＯアクセスの転送はオア回路１２５の出力に
より抑止制御される。
検出し、ＩＯアクセスの転送はオア回路１２５の出力に
より抑止制御される。
前述した従来の接続装置におけるＩＯチャネルテーブル
１２３は、存在する工０チャネルのみを保持している。
１２３は、存在する工０チャネルのみを保持している。
この方式では、入出力装置が実装されているか実装され
ていないかの判断しかできず、実装されている入出力装
置に対するデータ処理装置からのＩＯアクセスはそのま
ま入出力装置へと転送される。つまり、この転送に対し
ては、ＩＯチャネルテーブル１２３をもつ意味がなくな
ってしまい、未実装の入出力装置に対するアクセスのみ
高速化が図れるが、他の多くの転送に対しては高速化が
図れない欠点がある。
ていないかの判断しかできず、実装されている入出力装
置に対するデータ処理装置からのＩＯアクセスはそのま
ま入出力装置へと転送される。つまり、この転送に対し
ては、ＩＯチャネルテーブル１２３をもつ意味がなくな
ってしまい、未実装の入出力装置に対するアクセスのみ
高速化が図れるが、他の多くの転送に対しては高速化が
図れない欠点がある。
また、ＩＯのチャネル番号のみ保持するだけであるため
、入出力装置の故障についても事前に見つけ出すことも
できず、ハード量の割に機能が少ない欠点がある。
、入出力装置の故障についても事前に見つけ出すことも
できず、ハード量の割に機能が少ない欠点がある。
本発明の目的は、前記の欠点を除去することにより、ア
クセス転送の高速化と、機能の拡大化を図った接続装置
を提供することにある。
クセス転送の高速化と、機能の拡大化を図った接続装置
を提供することにある。
本発明は、入力されるＩＯアクセスに対して入出力装置
のアクセス制御を行うＩＯチャネル制御手段を備えた接
続装置において、前記ＩＯチャネル制御手段は、前記入
出力装置の識別データを含むデータがチャネル番号でア
クセス可能に格納されたランダムアクセスメモリと、Ｉ
Ｏアクセスが発生したチャネル番号で前記ランダムアク
セスメモリをアクセスし格納されたデータを読み出し前
記入出力装置の存在の有無、種別の認識およびヘルスチ
ェックを含むチェックを行うチェック手段とを含むこと
を特徴とする。
のアクセス制御を行うＩＯチャネル制御手段を備えた接
続装置において、前記ＩＯチャネル制御手段は、前記入
出力装置の識別データを含むデータがチャネル番号でア
クセス可能に格納されたランダムアクセスメモリと、Ｉ
Ｏアクセスが発生したチャネル番号で前記ランダムアク
セスメモリをアクセスし格納されたデータを読み出し前
記入出力装置の存在の有無、種別の認識およびヘルスチ
ェックを含むチェックを行うチェック手段とを含むこと
を特徴とする。
また、本発明は、前記ランダムアクセスメモリを代えて
、連想メモリを含むことを特徴とする。
、連想メモリを含むことを特徴とする。
また、本発明は、前記ランダムアクセスメモリに代えて
、キャッシュメモリを含むことを特徴とする。
、キャッシュメモリを含むことを特徴とする。
ＩＯテーブルは、ランダムアクセスメモリ、連想メモリ
またはキャッシュメモリで構成され、データとして各入
出力装置の識別データおよびそのデータが確実なもので
あることを表すＶビットを含み、ＩＯチャネル番号で直
接アクセスできる。
またはキャッシュメモリで構成され、データとして各入
出力装置の識別データおよびそのデータが確実なもので
あることを表すＶビットを含み、ＩＯチャネル番号で直
接アクセスできる。
そして、チャネル手段はＩＯアクセスが発生したチャネ
ル番号で前記メモリをアクセスしデータを読み出し入出
力装置の存在の有無、種別の認識およびヘルスチェック
を含むチェックを行う。
ル番号で前記メモリをアクセスしデータを読み出し入出
力装置の存在の有無、種別の認識およびヘルスチェック
を含むチェックを行う。
従って、入出力装置の存在の有無のチェックによりＩＯ
アクセスの高速化を図ることのほかに、入出力装置に対
するデータ読み出しの高速化、および入出力装置の故障
検出を行うことが可能となる。
アクセスの高速化を図ることのほかに、入出力装置に対
するデータ読み出しの高速化、および入出力装置の故障
検出を行うことが可能となる。
なあ、ＩＯテーブルとして連想メモリを用いた場合には
、データ比較が簡単にでき、ヘルスチェックがより容易
に行え、キャッシュメモリを用いた場合にはメモリ容量
を減少することが可能となる。
、データ比較が簡単にでき、ヘルスチェックがより容易
に行え、キャッシュメモリを用いた場合にはメモリ容量
を減少することが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例のＩＯチャネル制御部を示
すブロック構成図、第２図はそのチェック回路の詳細を
示す回路図、および第３図は本発明が適用されるシステ
ムの一例を示すブロック構成図である。
すブロック構成図、第２図はそのチェック回路の詳細を
示す回路図、および第３図は本発明が適用されるシステ
ムの一例を示すブロック構成図である。
第３図によると、本発明が適用されるデータ処理システ
ムは、複数のデータ処理装置ＩＯ〜１ｎが共通バス５０
に接続され、共通バス５０には複数の接続装置２０〜２
ｎが接続され、さらに接続装置２０〜２ｎには別の共通
バス６０を介して複数の入出力装置４０〜４ｎが接続さ
れる。そして、各接続装置２０〜２ｎはそれぞれＩＯチ
ャネル制御手段としてのＩＯチャネル制御部３０を備え
ている。
ムは、複数のデータ処理装置ＩＯ〜１ｎが共通バス５０
に接続され、共通バス５０には複数の接続装置２０〜２
ｎが接続され、さらに接続装置２０〜２ｎには別の共通
バス６０を介して複数の入出力装置４０〜４ｎが接続さ
れる。そして、各接続装置２０〜２ｎはそれぞれＩＯチ
ャネル制御手段としてのＩＯチャネル制御部３０を備え
ている。
第１図によると、ＩＯチャネル制御部３０は、データ処
理装置からＩＯアクセスとして入力されるチャネル番号
を格納するチャネル番号格納レジスタ１ＩＯ と、ＩＯ
子テーブルして、入出力装置４０〜４ｎの識別データと
してのチャネル番号分だけのワード数を持つステータス
１１１ａと、そのＶピッＨ１ｌｂとが、直接チャネル番
号格納レジスタ１ＩＯから出力されるチャネル番号でア
クセス可能に格納されたランダムアクセスメモリ （以
下、ＲＡＭという。）１１１ と、ＲＡＭＩＩＩから出
力されたデータを一時保持するＲＡＭデータ保持レジス
タ１１２と、各入出力装置４０〜４ｎからのデータを格
納しＲＡＭ１ｌｌに入力するＩＯデータ格納レジスタ１
１３ と、ＩＯデータ格納レジスタ１１３から出力され
るデータと、ＲＡＭＩＩＩから出力されるデータとの一
致を検出する比較器１１５と、比較器１１５の出力とイ
ンバリド入力との論理積をとりＶビット１１１１］とし
てＲＡＭ１１１のＶビットフィールドに入力するアンド
回路１１４と、ＲＡＭデータ保持レジスタ１１２の出力
データを入力し、データチェックを行い各転送を行うチ
ェック回路１１６ とを含んでいる。
理装置からＩＯアクセスとして入力されるチャネル番号
を格納するチャネル番号格納レジスタ１ＩＯ と、ＩＯ
子テーブルして、入出力装置４０〜４ｎの識別データと
してのチャネル番号分だけのワード数を持つステータス
１１１ａと、そのＶピッＨ１ｌｂとが、直接チャネル番
号格納レジスタ１ＩＯから出力されるチャネル番号でア
クセス可能に格納されたランダムアクセスメモリ （以
下、ＲＡＭという。）１１１ と、ＲＡＭＩＩＩから出
力されたデータを一時保持するＲＡＭデータ保持レジス
タ１１２と、各入出力装置４０〜４ｎからのデータを格
納しＲＡＭ１ｌｌに入力するＩＯデータ格納レジスタ１
１３ と、ＩＯデータ格納レジスタ１１３から出力され
るデータと、ＲＡＭＩＩＩから出力されるデータとの一
致を検出する比較器１１５と、比較器１１５の出力とイ
ンバリド入力との論理積をとりＶビット１１１１］とし
てＲＡＭ１１１のＶビットフィールドに入力するアンド
回路１１４と、ＲＡＭデータ保持レジスタ１１２の出力
データを入力し、データチェックを行い各転送を行うチ
ェック回路１１６ とを含んでいる。
第２図によると、チェック回路１１６は、ステータス１
１１ａの状態をチェックし入出力装置有無の検出を行う
オア回路１１７と、ステータス転送の判断を行うアンド
回路１１８とを含んでいる。
１１ａの状態をチェックし入出力装置有無の検出を行う
オア回路１１７と、ステータス転送の判断を行うアンド
回路１１８とを含んでいる。
本発明の特徴は、第１図において、入出力装置の識別デ
ータを含むデータがチェック番号でアクセス可能に格納
されたＲＡＭＩＩＩと、ＩＯアクセスが発生したチャネ
ル番号でＲＡ Ｍｉｌｌから読み出されたデータをチェ
ックし、入出力装置の存在の有無、種別の認識およびヘ
ルスチェックを含むチェックを行うチェック手段として
の、ＲＡＭデータ保持レジスタ１１２、アンド回路１１
４、比較器１１５、およびチェック回路１１６ とを設
けたことにある。
ータを含むデータがチェック番号でアクセス可能に格納
されたＲＡＭＩＩＩと、ＩＯアクセスが発生したチャネ
ル番号でＲＡ Ｍｉｌｌから読み出されたデータをチェ
ックし、入出力装置の存在の有無、種別の認識およびヘ
ルスチェックを含むチェックを行うチェック手段として
の、ＲＡＭデータ保持レジスタ１１２、アンド回路１１
４、比較器１１５、およびチェック回路１１６ とを設
けたことにある。
次に、水弟−実施例の動作について説明する。
ＩＯデータ格納レジスタ１１３は、各入出力装置４０〜
４ｎからのデータを格納する。このＩＯデータ格納レジ
スタ１１３の出力は、ＲＡ Ｍｉｌｌ と比較器１１５
の入力となる。ＲＡＭＩＩＩ は、ＩＯデータ格納レジ
スタ１１３のデータと同時にＶビット１ｌｌｂ、：！：
してアンド回路１１４の出力を保持する。また、ＲＡ
Ｍｉｌｌのアドレスはチャネル番号格納レジスタ１ＩＯ
の出力を用いる。ＲＡ Ｍｉｌｌの出力は−たんＲＡＭ
データ保持レジスタ１１２に格納され、チェック回路１
１６でデータチェックを行い各転送に用いられる。
４ｎからのデータを格納する。このＩＯデータ格納レジ
スタ１１３の出力は、ＲＡ Ｍｉｌｌ と比較器１１５
の入力となる。ＲＡＭＩＩＩ は、ＩＯデータ格納レジ
スタ１１３のデータと同時にＶビット１ｌｌｂ、：！：
してアンド回路１１４の出力を保持する。また、ＲＡ
Ｍｉｌｌのアドレスはチャネル番号格納レジスタ１ＩＯ
の出力を用いる。ＲＡ Ｍｉｌｌの出力は−たんＲＡＭ
データ保持レジスタ１１２に格納され、チェック回路１
１６でデータチェックを行い各転送に用いられる。
比較器１１５は、ヘルスチェック用であり、ＩＯアクセ
スが行われていないときに、各入出力装置４０〜４ｎの
ステータス１１１ａとデータ比較を行い、不一致を検出
すると、対応するＶピッ） １ｌｌｂをインバリッドす
ることで事前に入出力装置４０〜４ｎの異常を検出し、
不正動作を防止する。
スが行われていないときに、各入出力装置４０〜４ｎの
ステータス１１１ａとデータ比較を行い、不一致を検出
すると、対応するＶピッ） １ｌｌｂをインバリッドす
ることで事前に入出力装置４０〜４ｎの異常を検出し、
不正動作を防止する。
チェック回路１１６では、まず、入出力装置４０〜４０
の有無の確認のために、ステータス１１１ａの状態をチ
ェックする。例えば、ステータス１１１ａがすべて「０
」のとき、入出力装置４０〜４日が接続されてないと考
えると、オア回路１１７の出力は「０」となる。次に、
入出力装置４０〜４０の故障および無効の場合は、Ｖピ
ッ）ｌｌｌｂの状態のみで判断できる。
の有無の確認のために、ステータス１１１ａの状態をチ
ェックする。例えば、ステータス１１１ａがすべて「０
」のとき、入出力装置４０〜４日が接続されてないと考
えると、オア回路１１７の出力は「０」となる。次に、
入出力装置４０〜４０の故障および無効の場合は、Ｖピ
ッ）ｌｌｌｂの状態のみで判断できる。
そして、ＩＯアクセスで入出力装置４０〜４ｎのステー
タス１１１ａを転送したい場合は、Ｖピッ） １ｌｌｂ
が有効であれば、データ転送制御信号により、アンド回
路１１８の出力として直ちにステータス１１１ａを転送
できる。
タス１１１ａを転送したい場合は、Ｖピッ） １ｌｌｂ
が有効であれば、データ転送制御信号により、アンド回
路１１８の出力として直ちにステータス１１１ａを転送
できる。
第４図は本発明の第二実施例のＩＯチャネル制御部を示
すブロック構成図である。
すブロック構成図である。
本第二実施例は、第１図の第一実施例において、本発明
の特徴とするところのＲＡＭＩＩＩを連想メモリ１１９
に代えたものである。
の特徴とするところのＲＡＭＩＩＩを連想メモリ１１９
に代えたものである。
連想メモリ１１９を用いることにより、連想メモリ１１
９のデータとしてチャネル番号を入力する。
９のデータとしてチャネル番号を入力する。
チャネル番号またはステータスの一部で参照される連想
メモリ１１９は、データを出力するとともに一致信号ａ
を出力する。この一致信号ａがもし不一致を示したら、
そのチャネル番号に対するデータは以前とかわらないこ
とを示し、その入出力装置４０〜４ｎは正常に動作して
いると判断できる。逆に、一致信号ａが不一致を示すと
、その入出力装置は故障しているとみなし、その入出力
装置に対する以後の処理は行わないように制御される。
メモリ１１９は、データを出力するとともに一致信号ａ
を出力する。この一致信号ａがもし不一致を示したら、
そのチャネル番号に対するデータは以前とかわらないこ
とを示し、その入出力装置４０〜４ｎは正常に動作して
いると判断できる。逆に、一致信号ａが不一致を示すと
、その入出力装置は故障しているとみなし、その入出力
装置に対する以後の処理は行わないように制御される。
本第二実施例によると、データ比較が簡単にでき、ヘル
スチェックも容易となる利点がある。
スチェックも容易となる利点がある。
第５図は本発明の第三実施例の工０チャネル制御部を示
すブロック構成図である。
すブロック構成図である。
本第三実施例は、第１図の第一実施例において、本発明
の特徴とするところのＲＡＭＩＩＩをキャッシュメモリ
１２０に代え、それにともない一致検出回路１２１およ
び選択回路１２２を設けたものである。
の特徴とするところのＲＡＭＩＩＩをキャッシュメモリ
１２０に代え、それにともない一致検出回路１２１およ
び選択回路１２２を設けたものである。
本第三実施例においては、キャッシュメモリ１２０を用
いるために、キャッシュメモリ１２０に対するアドレス
形式が第１図とは異なる。アドレスはチャネル番号によ
りワードアドレスがつくられ、サブチャネル番号の一部
を用いてウェイアドレスとする。また、キャッシュメモ
リ１２０の入力としてサブチャネル番号の残りの部分を
入力する。そして、キャッシュ一致検出を一致検出回路
１２１で行う。この一致検出回路１２１の出力は、要求
されたチャネル番号に対するデータが存在するか否かを
示す。さらに、選択回路１２２により、キャッシュメモ
ＩＪ１２０の出力を選択しＲＡＭデータ保持レジスタ１
１２に入力する。これ以外は第一実施例と同様の動作を
行う。
いるために、キャッシュメモリ１２０に対するアドレス
形式が第１図とは異なる。アドレスはチャネル番号によ
りワードアドレスがつくられ、サブチャネル番号の一部
を用いてウェイアドレスとする。また、キャッシュメモ
リ１２０の入力としてサブチャネル番号の残りの部分を
入力する。そして、キャッシュ一致検出を一致検出回路
１２１で行う。この一致検出回路１２１の出力は、要求
されたチャネル番号に対するデータが存在するか否かを
示す。さらに、選択回路１２２により、キャッシュメモ
ＩＪ１２０の出力を選択しＲＡＭデータ保持レジスタ１
１２に入力する。これ以外は第一実施例と同様の動作を
行う。
本第三実施例によると、メモリ容量を著しく減少できる
利点がある。
利点がある。
以上膜すしたように、本発明は、従来通りの機能の上に
、違った高速ＩＯアクセス転送を行うことができると同
時に、簡単なハード追加により、さらに保守性が高く信
頼性が良くなる効果がある。
、違った高速ＩＯアクセス転送を行うことができると同
時に、簡単なハード追加により、さらに保守性が高く信
頼性が良くなる効果がある。
また、連想メモリを用いることでデータ比較が簡単にで
き、ヘルスチェックをより容易に行える効果があり、ま
た、キャッシュメモリを用いることで、メモリ容量を著
しく減少できる効果がある。
き、ヘルスチェックをより容易に行える効果があり、ま
た、キャッシュメモリを用いることで、メモリ容量を著
しく減少できる効果がある。
第１図は本発明の第一実施例のＩＯチャネル制御部を示
すブロック構成図。 第２図はそのチェック回路の詳細を示す回路図。 第３図は本発明が適用されるシステムの一例を示すブロ
ック構成図。 第４図は本発明の第二実施例のＩＯチャネル制御部を示
すブロック構成図。 第５図は本発明の第三実施例のＩＯチャネル制御部を示
すブロック構成図。 第６図は従来例の工０チャネル制御部を示すブロック構
成図。 ＩＯ〜１ｎ・・・データ処理装置、２０〜２ｎ・・・接
続装置、３０・・弓○チャネル制御部、４０〜４日・・
・入出力装置、５０．６０・・・共通バス、１ＩＯ・・
・チャネル番号格納レジスタ、１１１・・・ランダムア
クセスメモリ （ＲＡＭ）、１１１ａ−・・ステータス
、１ｌｌｂ・Ｖビット、１１２ ’−ＲＡＭデータ保持
レジスタ、１１３・・・ＩＯデータ格納レジスタ、１１
４．１１８・・・アンド回路、１１５．１２４・・・比
較器、１１６・・・チェック回路、１１７．１２５・・
・オア回路、１１９・・・連想メモリ、１２０・・・キ
ャッシュメモＩＪ、１２１・・・一致検出回路、１２２
・・・選択回路、１２３・・・ＩＯチャネルテーブル。
すブロック構成図。 第２図はそのチェック回路の詳細を示す回路図。 第３図は本発明が適用されるシステムの一例を示すブロ
ック構成図。 第４図は本発明の第二実施例のＩＯチャネル制御部を示
すブロック構成図。 第５図は本発明の第三実施例のＩＯチャネル制御部を示
すブロック構成図。 第６図は従来例の工０チャネル制御部を示すブロック構
成図。 ＩＯ〜１ｎ・・・データ処理装置、２０〜２ｎ・・・接
続装置、３０・・弓○チャネル制御部、４０〜４日・・
・入出力装置、５０．６０・・・共通バス、１ＩＯ・・
・チャネル番号格納レジスタ、１１１・・・ランダムア
クセスメモリ （ＲＡＭ）、１１１ａ−・・ステータス
、１ｌｌｂ・Ｖビット、１１２ ’−ＲＡＭデータ保持
レジスタ、１１３・・・ＩＯデータ格納レジスタ、１１
４．１１８・・・アンド回路、１１５．１２４・・・比
較器、１１６・・・チェック回路、１１７．１２５・・
・オア回路、１１９・・・連想メモリ、１２０・・・キ
ャッシュメモＩＪ、１２１・・・一致検出回路、１２２
・・・選択回路、１２３・・・ＩＯチャネルテーブル。
Claims (1)
- 【特許請求の範囲】 １、入力されるＩＯアクセスに対して入出力装置のアク
セス制御を行うＩＯチャネル制御手段を備えた接続装置
において、 前記ＩＯチャネル制御手段は、 前記入出力装置の識別データを含むデータがチャネル番
号でアクセス可能に格納されたランダムアクセスメモリ
と、ＩＯアクセスが発生したチャネル番号で前記ランダ
ムアクセスメモリをアクセスし格納されたデータを読み
出し前記入出力装置の存在の有無、種別の認識およびヘ
ルスチェックを含むチェックを行うチェック手段とを含
むことを特徴とする接続装置。 ２、入力されるＩＯアクセスに対して入出力装置のアク
セス制御を行うＩＯチャネル制御手段を備えた接続装置
において、 前記ＩＯチャネル制御手段は、 前記入出力装置の識別データを含むデータがチャネル番
号でアクセス可能に格納された連想メモリと、ＩＯアク
セスが発生したチャネル番号で前記連想メモリをアクセ
スし格納されたデータを読み出し前記入出力装置の存在
の有無、種別の認識およびヘルスチェックを含むチェッ
クを行うチェック手段とを含む ことを特徴とする接続装置。 ３、入力されるＩＯアクセスに対して入出力装置のアク
セス制御を行うＩＯチャネル制御手段を備えた接続装置
において、 前記ＩＯチャネル制御手段は、 前記入出力装置の識別データを含むデータがチャネル番
号でアクセス可能に格納されたキャッシュメモリと、Ｉ
Ｏアクセスが発生したチャネル番号で前記キャッシュメ
モリをアクセスし格納されたデータを読み出し前記入出
力装置の存在の有無、種別の認識およびヘルスチェック
を含むチェックを行うチェック手段とを含む ことを特徴とする接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9698390A JPH03294950A (ja) | 1990-04-12 | 1990-04-12 | 接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9698390A JPH03294950A (ja) | 1990-04-12 | 1990-04-12 | 接続装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03294950A true JPH03294950A (ja) | 1991-12-26 |
Family
ID=14179450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9698390A Pending JPH03294950A (ja) | 1990-04-12 | 1990-04-12 | 接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03294950A (ja) |
-
1990
- 1990-04-12 JP JP9698390A patent/JPH03294950A/ja active Pending
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