JP2875488B2 - メモリモジュール - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータのメモリ
接続用コネクタに接続されるメモリモジュールに関し、
詳しくはコンピュータ毎に相違するデータの誤り検出用
データの仕様に拘わらず種々のコンピュータのメモリ接
続用コネクタに接続可能なメモリモジュールに関する。

【０００２】

【従来の技術】従来、コンピュータに用いられるメモ
リ、特に読み出し・書き込み自在な半導体メモリでは、
書き込んだデータの信頼性を確保するために、パリティ
やチェックサムなどの各種仕様に則って生成された誤り
検出用データを付加する構成がとられている。

【０００３】パリティを例にとると、プロセッサ（以
下、ＣＰＵという）とメモリとを接続するデータバス
に、そのデータを取り込んでパリティを生成するパリテ
ィジェネレータを設ける。このパリティジェネレータ
は、通常８ビットのデータに対して１ビットのパリティ
データを生成する。メモリは９ビット構成になってお
り、８ビットのデータの書き込みがなされる場合、９ビ
ット目にはパリティジェネレータが生成したパリティデ
ータが書き込まれる。パリティジェネレータにより生成
されるパリティデータには、偶数パリティと奇数パリテ
ィの２つの仕様がある。偶数パリティの仕様の場合にパ
リティジェネレータから生成されるパリティデータは、
８ビットのデータとパリティビットとの合計９ビットに
含まれる値１のビット数が必ず偶数となるように制御さ
れる。逆に、奇数パリティの仕様の場合には、９ビット
に含まれる値１のビット数が必ず奇数となるようにパリ
ティデータが決定されるため、上述した偶数パリティの
パリティデータを反転させたデータが生成されることに
なる。そして、データを読み出す際に、９ビットのデー
タのパリティをチェックし、パリティが書込時に定めた
偶奇の仕様を満足しない場合にはパリティエラーとして
何らかの対応をとる（通常はエラーの発生を知らせる割
込を起こす）ことで、データ送受信の誤りを検出する。

【０００４】なお、データバスの幅が大きい場合には、
８ビット毎にパリティデータを付けることになり、例え
ばバス幅が１６ビット、３２ビット、６４ビットの場合
には、パリティビットを加えるべきデータは、８ビット
を単位としてそれぞれ２ヶ、４ヶとなり８ヶとなり、パ
リティビットを加えたデータは、それぞれ１８ビット、
３６ビット、７２ビットとなる。

【０００５】この様に、メモリ容量を拡張するためにメ
モリ増設用スロットを備えたコンピュータは、拡張用コ
ネクタに接続されたメモリモジュールとの間で一定の仕
様に則り生成された誤り検出用データの授受を要求して
データの信頼性を確保している。ところで、こうしたメ
モリの内容の信頼性を確保する手法には、様々な考え方
があり、重大なエラーとして処理するものから、軽微な
エラーとして処理するものまで様々である。前者の考え
方は、データには、ＣＰＵが実行する命令も含まれてお
り、パリティエラーが発生した場合には暴走の危険性が
あるとして、直ちにＣＰＵの動作を停止する。一方、単
純なデータのみが記憶されている場合には、ＣＰＵの停
止といった特別な措置までは行なわない考え方も存在す
る。これらは、メモリシステムを組み込むコンピュータ
の性格、使用目的などにより定まる。

【０００６】

【発明が解決しようとする課題】しかしながら、前述し
た様に誤り検出用データの生成には各種仕様が用いられ
ており、しかもパリティという最も単純な仕様であって
もその実は偶数パリティと奇数パリティとの２種の仕様
に細分化されている。

【０００７】従って、コンピュータのメモリ容量を拡張
しようとするユーザは、そのコンピュータに採用されて
いる誤り検出用データの仕様を細部について確認し、そ
の仕様と完全同一の仕様を採用しているメモリモジュー
ルを注意深く選択しなければならない。また、誤り検出
用データの仕様が異なるコンピュータ間でメモリモジュ
ールを共通化することができないため、ユーザは複数の
コンピュータ毎に別々の投資を余儀なくされている。

【０００８】一方、メモリモジュールを製造する側のメ
ーカは、誤り検出データの仕様が異なる複数種類のメモ
リモジュールを開発、製造、販売しなければならず、否
応なく多品種小量生産を余儀なくされ、製造工数の増加
のみならず、製品単価を押し上げる大きな要因となって
いる。

【０００９】また、上述したごとく、誤り検出用データ
の必要性はコンピュータの性格、使用目的などに大きく
左右されるものであり、メモリモジュールとしての必要
条件ではない。従って、誤り検出用データを必要としな
いコンピュータに使用されるメモリモジュールでは、不
必要な誤り検出用データを記憶するために無用な記憶領
域（上述のパリティデータの場合にはデータ８ビット毎
に１ビット）が発生することになる。このため、メモリ
モジュールを構成するＤＲＡＭなどの有効活用が阻害さ
れ、メモリモジュールの小型化、コスト低減に対して問
題となっている。しかも、最近は半導体メモリの信頼性
が向上し、パリティエラーの可能性をほとんど考慮する
必要がない製品も存在する。メモリモジュールとしては
パリティチェックの必要がないと判断できるこうした場
合でも、パリティチェックを重視する旧来の設計のコン
ピュータに装着する可能性を考えると、誤り検出のため
にメモリを使用せねばならない。こうした問題は、省資
源、省エネルギの観点からも完全が望まれていた。

【００１０】本発明は、こうした問題を解決し、誤り検
出用データの各種仕様に柔軟に対処することでユーザ及
びメーカの双方が抱える不都合を解決し、メモリモジュ
ールを適正な設計とすることで省資源、省エネルギにも
対応できる優れたメモリモジュールを提供することを目
的としてなされ、次の構成を採った。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に成された本発明のメモリモジュールは、コンピュータ
内部のプロセッサからデータを読み書きするために必要
な信号線が配設されたメモリ接続用コネクタに接続され
るメモリモジュールであって、前記プロセッサからの要
求に応じて、前記メモリ接続用コネクタを介して入力さ
れるデータを記憶すると共に該メモリ接続用コネクタを
介して記憶したデータを出力するデータ記憶手段と、前
記メモリ接続用コネクタを介して入力されるデータと該
データの誤り検出用データとから前記コンピュータにて
採用されている誤り検出用データの仕様を判断する仕様
判断手段と、前記メモリ接続用コネクタを介して前記デ
ータ記憶手段に記憶したデータの出力要求があったと
き、該データ記憶手段から出力されるデータ及び前記仕
様判断手段の判断した仕様に応じて誤り検出用データを
生成し、前記メモリ接続用コネクタを介して出力する誤
りデータ生成手段と、を備えることを要旨とする。

【００１２】

【作用】本発明のメモリモジュールによれば、プロセッ
サからの要求に応じてデータ記憶手段にデータが入力さ
れるとき、仕様判断手段により入力されるデータとその
データに付随している誤り検出用データとからコンピュ
ータにて採用されている誤り検出用データの仕様が判断
される。そして、プロセッサからデータ記憶手段に記憶
したデータの出力要求があったとき、誤りデータ生成手
段がデータ記憶手段から出力されるデータ及び仕様判断
手段の判断した仕様に応じて誤り検出用データを生成
し、出力する。

【００１３】ここで仕様判断手段にて実行される誤り検
出用データの仕様の判断は、メモリ接続用コネクタを介
してデータ記憶手段に記憶されるデータの入力頻度より
も少ない頻度で実行してもよい。また、誤りデータ生成
手段は、メモリ接続用コネクタを介して一度に出力され
るデータ量に応じた誤り検出用データを生成するだけで
足りる。

【００１４】更に、前記データ記憶手段を、メモリ接続
用コネクタを介して一度に入力または出力されるデータ
量を単位とする複数の記憶バンクから構成し、前記仕様
判断手段および前記誤りデータ生成手段を、一つの記憶
バンクに対応する数だけ設け、複数の記憶バンクの各記
憶バンクへのデータの入力または出力がなされるとき、
仕様判断手段および誤りデータ生成手段を各記憶バンク
に接続する切替手段を備えた構成とすれば、少ない数の
仕様判断手段および誤りデータ生成手段で足り、部品数
の低減や省エネルギなどを図ることができる。

【００１５】なお、仕様判断手段や誤り検出データ生成
手段は、データ記憶手段と同一基板上に設けるのが好ま
しいが、コンピュータの他の拡張スロットやバスに直結
された内部のコネクタなどに接続して組み込む構成とす
ることもできる。また、誤り検出用データとしては、パ
リティデータのほか、チェックサム、ハーモニックコー
ド、サイクリックレダンダンシコード（ＣＲＣ）など、
公知の種々の仕様について本発明は適応可能である。

【００１６】

【実施例】以上説明した本発明の構成・作用を一層明ら
かにするために、以下本発明の好適な実施例について説
明する。図１は、プロセッサ側（ＰＣ側）からデータを
読み書きするために必要な信号線が配設されたコンピュ
ータのメモリ増設用コネクタＣＮと、このメモリ増設用
コネクタＣＮに接続される本実施例のメモリモジュール
２０の概略構成ブロック図である。コンピュータ側に
は、メモリコントローラＭＭＣが設けられており、ＣＰ
ＵがＤＲＡＭから構成されたメモリをアクセスするのに
必要なＲＡＳ，ＣＡＳの信号などを、併せて生成してい
る。ＣＰＵは、そのアドレスバスＡＢや制御信号ＣＴを
メモリコントローラＭＭＣに接続しており、メモリコン
トローラＭＭＣを介してアドレスバスＡＤにマルチプレ
ックスされたアドレス信号を出力し、メモリ増設用コネ
クタＣＮに接続されたメモリモジュール２０と、データ
のやり取りを行なう。本実施例のメモリモジュール２０
は、表裏面それぞれに４ビット×１Ｍの記憶容量を有す
るＤＲＡＭを８個備えることで、表面に形成される４Ｍ
バイトのバンクＡと裏面に形成される４Ｍバイトのバン
クＢとの合計８Ｍバイトの記憶部２２を有している。ま
た、メモリモジュール２０には、これら合計１６個のＤ
ＲＡＭを制御するため及び後述する疑似パリティチェッ
ク信号を生成するために、ゲートアレイにて構成された
モジュール・コントローラ２４を搭載している。なお、
モジュール・コントローラ２４は、パリティチェック信
号の生成等の処理の他、コンピュータ側から後述するア
ウトプットイネーブル信号ＯＥが出力されない構成の場
合には、ＣＡＳ信号が変化する時点でＲＡＳ信号の状態
をラッチし、その信号とＣＡＳ信号およびライトイネー
ブル信号ＷＥの条件から、擬似アウトプットイネーブル
信号ＯＥ′を生成する働きも行なう。

【００１７】メモリ増設用コネクタＣＮには、メモリモ
ジュール２０に電力を供給するためのＶＳ（０
［Ｖ］），ＶＤ（５［Ｖ］）の電源ラインはもとより、
コンピュータ側のメモリコントローラＭＭＣから、デー
タの読み書きを指示するためのライトイネーブルＷＥ，
アウトプットイネーブルＯＥの信号ライン、送受信する
データの８ビット毎に付加されるパリティチェックＰＣ
の信号ライン、３２ビットバス幅のデータバスＤＢ、そ
してＲＡＳおよびＣＡＳ信号と共に少なくとも８Ｍバイ
トのメモリ空間を指定するデータ幅を有するアドレスバ
スＡＢが接続されている。なお、メモリ増設用コネクタ
ＣＮのパリティチェックＰＣの信号ラインは、４本（＝
３２／８，ＰＣ１〜ＰＣ４）の信号ラインから構成され
ている。

【００１８】公知のように記憶素子としてＤＲＡＭを用
いる場合、メモリ増設用コネクタＣＮのアドレスバスＡ
Ｄから入力されるマルチプレックスされたアドレス信号
とＲＡＳ信号，ＣＡＳ信号により読み書きされるメモリ
の位置は特定されるから、これらの信号を一定タイミン
グにてＤＲＡＭの所定ポートへ入力することで各ＤＲＡ
Ｍのアドレス指定を行なう必要がある。本実施例では、
ＲＡＳ信号、ＣＡＳ信号は、コンピュータ側のメモリコ
ントローラＭＭＣにより生成されており、図２に示すよ
うに、それぞれ４種類のＲＡＳ信号（ＲＡＳ０〜３），
ＣＡＳ信号（ＣＡＳ０〜３）が入力され、記憶部２２を
構成する各ＤＲＡＭのアドレスの指定に用いられてい
る。すなわち、メモリモジュール２０の表面に構成され
る４ＭバイトのバンクＡをＲＡＳ０，２とＣＡＳ０〜４
にて指定し、裏面に構成される４ＭバイトのバンクＢは
ＲＡＳ１，３とＣＡＳ０〜４にて指定する。こうしてア
ドレス入力信号ＡＤ，ＲＡＳ０〜３，ＣＡＳ０〜３にて
指定された各ＤＲＡＭの特定アドレスは、ライトイネー
ブルＷＥ信号がローアクティブであるときには１ビット
のデータを入力するデータ入力ポートＤＩからデータバ
スＤＢ上のデータ１ビットを入力し、ライトイネーブル
ＷＥ信号がハイであるときには１ビットのデータを出力
するデータ出力ポートＤＯから、記憶している１ビット
のデータを出力する。

【００１９】前述のごとくメモリ増設用コネクタＣＮに
は４本のパリティチェックＰＣの信号ラインが配設され
ており、コンピュータがメモリモジュール２０にデータ
を書き込む際には、データバスＤＢ上に現われる３２ビ
ット・データの８ビット毎にパリティ信号ＰＣ１〜ＰＣ
４を送信する。しかし、本実施例のメモリモジュール２
０の記憶部２２は４ビット×１ＭのＤＲＡＭを１６個の
み搭載する構成であるため、この４ビットのパリティデ
ータを記憶する余分なメモリを有していない。従って、
コンピュータ側から送信されるパリティチェックＰＣの
信号ラインは、モジュール・コントローラ２４で使用さ
れるだけであり、記憶部２２へは伝送されない。

【００２０】一方、コンピュータがメモリモジュール２
０に記憶したデータを読み出す際には、各ＤＲＡＭから
出力されデータバスＤＢ上に現われた３２ビット・デー
タとそのデータを記憶させる際にメモリモジュール２０
に伝送した４ビットのパリティデータとの整合性を検証
する。このために本実施例のメモリモジュール２０は、
４ビットの疑似パリティチェック信号を生成するために
４つの疑似パリティチェック回路３１〜３４をモジュー
ル・コントローラ２４内に形成している。以下、この疑
似パリティチェック回路３１〜３４について図３及び図
４を参照しつつ説明する。

【００２１】図３は、モジュール・コントローラ２４に
形成される疑似パリティチェック回路３１〜３４の概念
ブロック図である。図示するようにそれぞれの疑似パリ
ティチェック回路３１〜３４は、記憶部２２のバンク
Ａ，Ｂを構成する各ＤＲＡＭから出力されたデータの集
合であってデータバスＤＢに出力される３２ビット・デ
ータをそれぞれ８ビットづつに４分割して入力し、これ
に基づいてパリティチェックＰＣの４信号ラインＰＣ１
〜ＰＣ４に１ビットのデータを出力する回路である。ま
た、本実施例の記憶部２２はＲＡＳ信号に基づいてバン
クＡ，Ｂに２分割されてそれぞれが３２ビットのデータ
を出力していることから、疑似パリティチェック回路３
１〜３４はＲＡＳ信号に基づいてバンクＡ，Ｂに時分割
して接続される。すなわち、データバスＤＢに出力され
るデータが最大３２ビットのデータであるため、このデ
ータに対してコンピュータが必要とする４ビットのパリ
ティデータを作成する最小回路構成となっている。

【００２２】各疑似パリティチェック回路３１〜３４の
具体的な回路構成を、図４のブロック図に示している。
パリティジェネレータ４２とは、データバスＤＢに現わ
れた３２ビット・データを４分割した８ビット・データ
を入力し、そのパリティチェックに応じた出力を端子Ｅ
Ｎ，ＯＮから出力する（以下、出力ＥＮ，ＯＮと呼
ぶ）。出力ＥＮは、８ビット・データのパリティが偶数
ならば「Ｌ」，奇数ならば「Ｈ」である。逆に出力ＯＮ
は、８ビット・データのパリティが奇数ならば「Ｌ」，
偶数ならば「Ｈ」となる。この出力ＥＮは、排他的論理
和回路４４の一入力端子及びトライステート４６に入力
される。また出力ＯＮは、もう１つのトライステート４
８に入力される。なお、このトライステート４６，４８
の出力はパリティチェックＰＣ（ＰＣ１〜ＰＣ４の何れ
か）の信号ラインに接続されている。

【００２３】排他的論理和回路４４の他方入力はパリテ
ィチェックＰＣ（ＰＣ１〜ＰＣ４の何れか）に接続され
ているため、コンピュータが奇数パリティ仕様であると
き「Ｈ」、偶数パリティ仕様であるとき「Ｌ」を出力す
る。この排他的論理和回路４４の出力は、ライトイネー
ブルＷＥ信号をクロック信号としているＤフリップフロ
ップ５０のＤ端子に入力される。すなわちＤフリップフ
ロップ５０は、メモリモジュール２０にデータ書込みが
発生する度にそのパリティチェックの仕様を記憶し、更
新し続けるのである。

【００２４】こうしてＤフリップフロップ５０に記憶さ
れたコンピュータのパリティチェック仕様は、コンピュ
ータからデータの読み出し要求、すなわちアウトプット
イネーブルＯＥがローアクティブとなった時に次のよう
に使用される。アウトプットイネーブルＯＥ信号は、２
つのＮＯＲ回路５２，５４に入力されている。このＮＯ
Ｒ回路５２，５４のそれぞれの他方入力には、前記Ｄフ
リップフロップ５０の正出力Ｑ１及び反転出力Ｑ０が接
続されている。このためコンピュータが偶数パリティ仕
様である場合にはＮＯＲ回路５２から出力が発生し、奇
数パリティ仕様である場合にはＮＯＲ回路５４から出力
が発生する。そして、このＮＯＲ回路５２，５４の出力
により前記トライステート４６，４８のゲートをオープ
ンさせるため、パリティチェックＰＣの信号ラインには
記憶部２２から読み出されたデータをコンピュータのパ
リティチェック仕様に合致してチェックしたデータが出
力されることになるのである。

【００２５】以上説明したように本実施例のメモリモジ
ュール２０によれば、パリティチェックを行なうコンピ
ュータのメモリ増設用コネクタＣＮに装着されながら、
パリティデータを記憶するための余分のメモリを備える
必要がなく、何等支障を生じることなくメモリ空間を拡
張することができる。従って、パリティデータとして８
ビットのデータに対して１ビットが必要であった従来の
メモリモジュールに対し、ＤＲＡＭの容量を８／９に減
らすことができ、高価なＤＲＡＭの無駄を省くことがで
きる。

【００２６】また、本実施例のメモリモジュール２０
は、コンピュータがメモリモジュール２０の記憶部２２
にデータを書き込む際に、そのコンピュータが採用して
いるパリティチェック仕様を学習している。従って、コ
ンピュータのパリティチェック仕様が偶数パリティある
いは奇数パリティの何れの仕様を採用していようとも、
メモリモジュール２０を等しく使用することができる。

【００２７】しかも、この様なパリティチェック仕様を
学習する疑似パリティチェック回路３１〜３４は、デー
タバスＤＢに一度に出力されるパリティデータをカバー
する最低の４ビットデータを作成する最小回路構成とな
っており、ＲＡＳ信号に基づいてバンクＡ，Ｂに時分割
的に切換使用される。従って、モジュール・コントロー
ラ２４の構成は簡略化され、安価で省スペースの下にメ
モリモジュール２０を提供することができる。

【００２８】以上本発明の実施例について説明したが、
本発明はこうした実施例に何等限定されるものではな
く、例えばコンピュータからのデータ書込み時にチェッ
クサムなど他の誤り検出用データまでも考慮してその仕
様を学習し、コンピュータからのデータ読み出し時にそ
の学習した仕様に応じた誤り検出用データを生成した
り、記憶部２２としてフラッシュメモリを使用した構
成、パリティジェネレータ４２をメモリモジュール２０
の外部（例えば、コンピュータの他の増設コネクタある
いはメモリ増設用コネクタＣＮとメモリモジュール２０
との間に介装されるアダプタ等）に設けた構成、メモリ
モジュール２０がハードディスクなどのようにファイル
形式でデータを記憶する外部記憶装置である構成など、
本発明の要旨を逸脱しない範囲内において、種々なる態
様で実施し得ることは勿論である。

【００２９】また、本実施例のメモリモジュール２０で
は、コンピュータからのデータ書込みが発生する度にそ
のパリティチェック仕様をＤフリップフロップ５０に記
憶し、更新し続ける構成を説明した。しかし、省電力及
びノイズによる誤判断を避けるために、コンピュータか
らのデータ書込み頻度よりパリティチェック仕様判断の
頻度を少なくする構成としてもよい。例えば、図５に示
す疑似パリティチェック回路の変形例のように、２つの
電源ラインＶＳ，ＶＤ間に５［Ｖ］の電位差が生じ、抵
抗Ｒ及びコンデンサＣによる所定の遅延時間の後にリセ
ットされるＳフリップフロップ６００を用意する。そし
て、このＳフリップフロップ６００のセット端子にライ
トイネーブルＷＥの信号ラインを接続するならば、ライ
トイネーブルＷＥが最初にローアクティブとなったとき
に唯一Ｓフリップフロップ６００の端子Ｑ１から信号が
出力されることになる。このＳフリップフロップ６００
の出力信号を前記同様に構成されたＤフリップフロップ
５０１のクロック端子に接続するならば、コンピュータ
に電源が投入されかつメモリモジュール２０に最初にデ
ータ書込みが発生したときのパリティデータ（偶数パリ
ティ／奇数パリティ）がＤフリップフロップ５０１に記
憶されることになる。

【００３０】

【発明の効果】以上説明したように本発明のメモリモジ
ュールは、コンピュータにて採用される誤り検出用デー
タの仕様を判断し、その仕様に基づいた機能を実現する
ため、誤り検出用データの仕様に拘わらず装着・使用す
ることができる柔軟性を有する。従って、ユーザはメモ
リ増設に際して誤り検出用データの仕様の如何を煩うこ
とがなく、メーカは誤り検出用データ仕様毎にメモリモ
ジュール生産・管理しなくてもよい。また、過度の保証
となりがちな誤り検出用データを記憶するための余分な
記憶手段が省略され、メモリモジュールに要求されるデ
ータ信頼性に即した適性設計とすることで、省資源、省
エネルギにも対応できる。

【図面の簡単な説明】

【図１】実施例のメモリモジュールをメモリ増設用コネ
クタＣＮに接続した概略構成ブロック図である。

【図２】そのメモリモジュールを構成するＤＲＡＭのＲ
ＡＳ，ＣＡＳ信号の説明図である。

【図３】そのメモリモジュールに内蔵される疑似パリテ
ィチェック回路の説明図である。

【図４】その疑似パリティチェック回路の具体的回路図
である。

【図５】疑似パリティチェック回路の他実施例の回路図
である。

【符号の説明】

２０…メモリモジュール ２２…記憶部 ２４…コントローラ ３１〜３４…疑似パリティチェック回路 ４２…パリティジェネレータ ４４…排他的論理和回路 ４６，４８…トライステート ５０…Ｄフリップフロップ ５２，５４…ＮＯＲ回路 ５０１…Ｄフリップフロップ ６００…Ｓフリップフロップ ＣＮ…メモリ増設用コネクタ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 コンピュータ内部のプロセッサからデー
   タを読み書きするために必要な信号線が配設されたメモ
   リ接続用コネクタに接続されるメモリモジュールであっ
   て、 前記プロセッサからの要求に応じて、前記メモリ接続用
   コネクタを介して入力されるデータを記憶すると共に該
   メモリ接続用コネクタを介して記憶したデータを出力す
   るデータ記憶手段と、 前記メモリ接続用コネクタを介して入力されるデータと
   該データの誤り検出用データとから前記コンピュータに
   て採用されている誤り検出用データの仕様を判断する仕
   様判断手段と、 前記メモリ接続用コネクタを介して前記データ記憶手段
   に記憶したデータの出力要求があったとき、該データ記
   憶手段から出力されるデータ及び前記仕様判断手段の判
   断した仕様に応じて誤り検出用データを生成し、前記メ
   モリ接続用コネクタを介して出力する誤りデータ生成手
   段とを備えたメモリモジュール。
2. 【請求項２】 仕様判断手段は、メモリ接続用コネクタ
   を介してデータ記憶手段に記憶されるデータの入力頻度
   よりも少ない頻度で誤り検出用データの仕様を判断する
   請求項１記載のメモリモジュール。
3. 【請求項３】 誤りデータ生成手段は、メモリ接続用コ
   ネクタを介して一度に出力されるデータ量に応じた誤り
   検出用データを生成する請求項１または２記載のメモリ
   モジュール。
4. 【請求項４】 請求項１記載のメモリモジュールであっ
   て、 前記データ記憶手段が、メモリ接続用コネクタを介して
   一度に入力または出力されるデータ量を単位とする複数
   の記憶バンクからなり、 前記仕様判断手段および前記誤りデータ生成手段は、前
   記一つの記憶バンクに対応する数だけ設けられ、 複数の記憶バンクの各記憶部へのデータの入力または出
   力がなされるとき、前記仕様判断手段および誤りデータ
   生成手段を各記憶バンクに接続する切替手段とを備えた
   メモリモジュール。