JPH09282234A - コピー防止機能付ｒｏｍ - Google Patents
コピー防止機能付ｒｏｍInfo
- Publication number
- JPH09282234A JPH09282234A JP8090749A JP9074996A JPH09282234A JP H09282234 A JPH09282234 A JP H09282234A JP 8090749 A JP8090749 A JP 8090749A JP 9074996 A JP9074996 A JP 9074996A JP H09282234 A JPH09282234 A JP H09282234A
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Abstract
(57)【要約】
【課 題】 単純な回路構成で機能を果たしうるコピー
防止機能付ＲＯＭを提供する。 【解決手段】 ＲＯＭ部１と、読出開始検出部２と、前
アドレスデコード部３と、データ変換部４とを備え、読
出開始検出部が読出開始に合わせてデコード合図信号を
生成して前アドレスデコード部に送り、前アドレスデコ
ード部がこれを受けて現在指定されているアドレスの一
つ前のアドレスをデコードし且つ該デコード値が所定範
囲にあるときだけ変換指示信号を生成してデータ変換部
に渡し、さらに、データ変換部がＲＯＭ部から渡された
データを、変換指示信号を受けたときは変換し受けない
ときはそのまま出力するよう構成した。
防止機能付ＲＯＭを提供する。 【解決手段】 ＲＯＭ部１と、読出開始検出部２と、前
アドレスデコード部３と、データ変換部４とを備え、読
出開始検出部が読出開始に合わせてデコード合図信号を
生成して前アドレスデコード部に送り、前アドレスデコ
ード部がこれを受けて現在指定されているアドレスの一
つ前のアドレスをデコードし且つ該デコード値が所定範
囲にあるときだけ変換指示信号を生成してデータ変換部
に渡し、さらに、データ変換部がＲＯＭ部から渡された
データを、変換指示信号を受けたときは変換し受けない
ときはそのまま出力するよう構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、コピー防止機能付
ＲＯＭに関し、詳しくはＲＯＭの内部に記録されている
データが不正にコピーされることを防止するコピー防止
機能付ＲＯＭに関する。
ＲＯＭに関し、詳しくはＲＯＭの内部に記録されている
データが不正にコピーされることを防止するコピー防止
機能付ＲＯＭに関する。
【０００２】
【従来の技術】例えばファミリーコンピュータ等の家庭
用ゲーム機のソフトウエアはＲＯＭ（読出し専用メモ
リ）に記録されて販売されている。ところが、通常のＲ
ＯＭに記録されているソフトウエアは、例えばＲＯＭラ
イタを使う等してこれを簡単にコピーすることができ
る。ＲＯＭ内のソフトウエアがそのように簡単にコピー
されてしまっては、ソフトウエア開発者がその開発に要
した多大の時間，費用，労力に見合う利益を正当に享受
できなくなるという問題がある。
用ゲーム機のソフトウエアはＲＯＭ（読出し専用メモ
リ）に記録されて販売されている。ところが、通常のＲ
ＯＭに記録されているソフトウエアは、例えばＲＯＭラ
イタを使う等してこれを簡単にコピーすることができ
る。ＲＯＭ内のソフトウエアがそのように簡単にコピー
されてしまっては、ソフトウエア開発者がその開発に要
した多大の時間，費用，労力に見合う利益を正当に享受
できなくなるという問題がある。
【０００３】この問題に対処するための技術として、近
年、ＲＯＭに記録されたデータが不正にコピーされるこ
とを防止する機能を備えたコピー防止機能付ＲＯＭがい
くつか提案されている。例えば、特開平1-173244号公報
では、ＲＯＭに複数個の特定アドレス検出手段、これら
特定アドレス相互間の順序比較手段、その比較結果に基
づきＲＯＭ読出しデータを操作する手段を設けることが
開示されている。また、特開平7-319687号公報には、Ｃ
ＡＭ（内容参照メモリ）を活用して複数のデータを同一
のアドレスに対応づけ、特定のアドレス順でアクセスさ
れたときだけ正しいデータの読出しができる機能を備え
たＲＯＭが開示されている。
年、ＲＯＭに記録されたデータが不正にコピーされるこ
とを防止する機能を備えたコピー防止機能付ＲＯＭがい
くつか提案されている。例えば、特開平1-173244号公報
では、ＲＯＭに複数個の特定アドレス検出手段、これら
特定アドレス相互間の順序比較手段、その比較結果に基
づきＲＯＭ読出しデータを操作する手段を設けることが
開示されている。また、特開平7-319687号公報には、Ｃ
ＡＭ（内容参照メモリ）を活用して複数のデータを同一
のアドレスに対応づけ、特定のアドレス順でアクセスさ
れたときだけ正しいデータの読出しができる機能を備え
たＲＯＭが開示されている。
【０００４】しかしこれらの従来技術を既存のＲＯＭに
適用すると、全体として回路構成が複雑化し、製造コス
トが高くなるという欠点がある。
適用すると、全体として回路構成が複雑化し、製造コス
トが高くなるという欠点がある。
【０００５】
【発明が解決しようとする課題】そこで本発明は、単純
な回路構成で機能を果たしうるコピー防止機能付ＲＯＭ
を提供することを課題とする。
な回路構成で機能を果たしうるコピー防止機能付ＲＯＭ
を提供することを課題とする。
【０００６】
【課題を解決するための手段】本発明は、ＲＯＭ部と、
読出開始検出部と、前アドレスデコード部と、データ変
換部とを備え、ＲＯＭ部が読出信号受信中に指定された
アドレスに対応するデータをデータ変換部に送り、読出
開始検出部が読出開始を検出しそれを基にデコード合図
信号を生成して前アドレスデコード部に送り、前アドレ
スデコード部がデコード合図信号を受けて現在指定され
ているアドレスの一つ前のアドレスをデコードし且つ該
デコード値が所定範囲にあるときだけ変換指示信号を生
成してデータ変換部に渡し、さらに、データ変換部がＲ
ＯＭ部から渡されたデータを、変換指示信号を受けたと
きは変換し受けないときはそのまま出力するように構成
したことを特徴とするコピー防止機能付ＲＯＭである。
読出開始検出部と、前アドレスデコード部と、データ変
換部とを備え、ＲＯＭ部が読出信号受信中に指定された
アドレスに対応するデータをデータ変換部に送り、読出
開始検出部が読出開始を検出しそれを基にデコード合図
信号を生成して前アドレスデコード部に送り、前アドレ
スデコード部がデコード合図信号を受けて現在指定され
ているアドレスの一つ前のアドレスをデコードし且つ該
デコード値が所定範囲にあるときだけ変換指示信号を生
成してデータ変換部に渡し、さらに、データ変換部がＲ
ＯＭ部から渡されたデータを、変換指示信号を受けたと
きは変換し受けないときはそのまま出力するように構成
したことを特徴とするコピー防止機能付ＲＯＭである。
【０００７】
【発明の実施の形態】図１は、本発明実施形態の構成図
である。図１において、１はＲＯＭ部、２は読出開始検
出部、３は前アドレスデコード部、４はデータ変換部、
５は遅延回路、６はＡＮＤ回路、７はデータ変換ロジッ
ク、８は切換回路、９はデコーダ、11はＯＲ回路、12は
デコード値の所定範囲、ＣＥＮバーは読出信号、ＤＥＮ
はデコード合図信号、ＴＥＮは変換指示信号、Ａはアド
レス、Ａi は現アドレス、Ａi- 1 は前アドレス、Ｄはデ
ータ、ＤＴは変換データである。
である。図１において、１はＲＯＭ部、２は読出開始検
出部、３は前アドレスデコード部、４はデータ変換部、
５は遅延回路、６はＡＮＤ回路、７はデータ変換ロジッ
ク、８は切換回路、９はデコーダ、11はＯＲ回路、12は
デコード値の所定範囲、ＣＥＮバーは読出信号、ＤＥＮ
はデコード合図信号、ＴＥＮは変換指示信号、Ａはアド
レス、Ａi は現アドレス、Ａi- 1 は前アドレス、Ｄはデ
ータ、ＤＴは変換データである。
【０００８】ＲＯＭ部１は、図示省略のＣＰＵ（中央処
理装置）から送られた読出信号ＣＥＮバーにより賦活
（イネーブル）され、指定されているアドレスＡに対応
する記憶場所（ロケーション）に格納してあるデータＤ
を出力する。すなわちＲＯＭ部１は通常のＲＯＭと同じ
機能を備えている。読出開始検出部２は、読出開始（Ｃ
ＥＮバーの立ち下がり）を検出しそれを基にデコード合
図信号ＤＥＮを生成して前アドレスデコード部３に渡
す。
理装置）から送られた読出信号ＣＥＮバーにより賦活
（イネーブル）され、指定されているアドレスＡに対応
する記憶場所（ロケーション）に格納してあるデータＤ
を出力する。すなわちＲＯＭ部１は通常のＲＯＭと同じ
機能を備えている。読出開始検出部２は、読出開始（Ｃ
ＥＮバーの立ち下がり）を検出しそれを基にデコード合
図信号ＤＥＮを生成して前アドレスデコード部３に渡
す。
【０００９】上記動作を行わせるには、例えば図１に示
すように、遅延回路５とＡＮＤ回路６とを用いて、読出
信号ＣＥＮバーを取り込んで二分岐させ、その一を反転
し他を遅延回路５を通して遅延させ夫々をＡＮＤ回路６
に入力するように回路を構成すればよい。前アドレスデ
コード部３は、デコード合図信号ＤＥＮを受けて現在指
定されているアドレス（現アドレスＡi ）の一つ前のア
ドレス（前アドレスＡi-1 ）をデコードし且つ該デコー
ド値が所定範囲にあるときだけ変換イネーブル信号ＴＥ
Ｎを生成してデータ変換部４に渡す。
すように、遅延回路５とＡＮＤ回路６とを用いて、読出
信号ＣＥＮバーを取り込んで二分岐させ、その一を反転
し他を遅延回路５を通して遅延させ夫々をＡＮＤ回路６
に入力するように回路を構成すればよい。前アドレスデ
コード部３は、デコード合図信号ＤＥＮを受けて現在指
定されているアドレス（現アドレスＡi ）の一つ前のア
ドレス（前アドレスＡi-1 ）をデコードし且つ該デコー
ド値が所定範囲にあるときだけ変換イネーブル信号ＴＥ
Ｎを生成してデータ変換部４に渡す。
【００１０】この機能をもたせるには、遅延回路５、デ
コーダ９、ＯＲ回路11を用いて、アドレスＡを遅延回路
５で１サイクルだけ遅延させてデコーダ９に取り込み
（すなわちここで取り込まれるアドレスＡは前アドレス
Ａi-1 である）、このデコーダ９をデコード合図信号Ｄ
ＥＮの合図で動作させ、そのデコード値（デコーダ９の
出力ラインの各本）のうち所定範囲12に属するものを束
ねてＯＲ回路11に入力し、ＯＲ回路11の出力を変換指示
信号ＴＥＮとすればよい。この場合、デコード値の所定
範囲12を自由に変更できるように、デコード値とＯＲ回
路11との結線をプログラマブルにしておくのが好まし
い。なお、デコーダ９は既存技術で容易に構成できる。
コーダ９、ＯＲ回路11を用いて、アドレスＡを遅延回路
５で１サイクルだけ遅延させてデコーダ９に取り込み
（すなわちここで取り込まれるアドレスＡは前アドレス
Ａi-1 である）、このデコーダ９をデコード合図信号Ｄ
ＥＮの合図で動作させ、そのデコード値（デコーダ９の
出力ラインの各本）のうち所定範囲12に属するものを束
ねてＯＲ回路11に入力し、ＯＲ回路11の出力を変換指示
信号ＴＥＮとすればよい。この場合、デコード値の所定
範囲12を自由に変更できるように、デコード値とＯＲ回
路11との結線をプログラマブルにしておくのが好まし
い。なお、デコーダ９は既存技術で容易に構成できる。
【００１１】データ変換部４は、ＲＯＭ部１から渡され
たデータＤを、変換指示信号ＴＥＮを受けたときは変換
データＤＴに変換し受けないときはそのまま出力する。
このための回路構成は、例えば図１に示すように、受け
たデータＤを変換データＤＴに変換して出力するデータ
変換ロジック７と、一入力二出力をもち外部からの指令
で出力を他から一へ切換可能な切換回路８とを用い、切
換回路８でＲＯＭ部１からのデータＤを受け、外部から
の指令を変換イネーブル信号ＴＥＮとし、切換回路８の
二出力の一をデータ変換ロジック７の入力とし、切換回
路８の出力の他（データＤ）とデータ変換ロジック７の
出力（変換データＤＴ）とをノード結合して最終出力と
すればよい。
たデータＤを、変換指示信号ＴＥＮを受けたときは変換
データＤＴに変換し受けないときはそのまま出力する。
このための回路構成は、例えば図１に示すように、受け
たデータＤを変換データＤＴに変換して出力するデータ
変換ロジック７と、一入力二出力をもち外部からの指令
で出力を他から一へ切換可能な切換回路８とを用い、切
換回路８でＲＯＭ部１からのデータＤを受け、外部から
の指令を変換イネーブル信号ＴＥＮとし、切換回路８の
二出力の一をデータ変換ロジック７の入力とし、切換回
路８の出力の他（データＤ）とデータ変換ロジック７の
出力（変換データＤＴ）とをノード結合して最終出力と
すればよい。
【００１２】この類の切換回路８は、既存技術で容易に
構成できる。また、データ変換ロジック７については、
設計者が任意に構成可能である。例えばデータＤの全ビ
ット本数（データライン本数）のうち変換に関与させる
ビット本数は１本だけであってもよい。このように、本
発明のコピー防止機能付ＲＯＭは、通常のＲＯＭに、上
記三つの機能ブロック（読出開始検出部２，前アドレス
デコード部３，データ変換部４）を付加するだけで構成
できる。これら三つの機能ブロックは、上記説明から把
握されるように、いずれも回路構成が単純なものであ
る。したがって、本発明によれば、単純な回路構成で製
造コストを抑え得るコピー防止機能付ＲＯＭが得られ
る。
構成できる。また、データ変換ロジック７については、
設計者が任意に構成可能である。例えばデータＤの全ビ
ット本数（データライン本数）のうち変換に関与させる
ビット本数は１本だけであってもよい。このように、本
発明のコピー防止機能付ＲＯＭは、通常のＲＯＭに、上
記三つの機能ブロック（読出開始検出部２，前アドレス
デコード部３，データ変換部４）を付加するだけで構成
できる。これら三つの機能ブロックは、上記説明から把
握されるように、いずれも回路構成が単純なものであ
る。したがって、本発明によれば、単純な回路構成で製
造コストを抑え得るコピー防止機能付ＲＯＭが得られ
る。
【００１３】
【実施例】本発明のコピー防止機能付ＲＯＭ（以下、本
発明ＲＯＭという）がどのように不正コピーを防ぐかに
ついて、具体例を挙げて説明する。ここでは、本発明Ｒ
ＯＭをアドレス８０００Ｈ−９ＦＦＦＨ（Ｈは16進数表
記を意味する）に割り当て、ＲＡＭや通常のＲＯＭはそ
の他のアドレス範囲に割り当てるものとしよう。
発明ＲＯＭという）がどのように不正コピーを防ぐかに
ついて、具体例を挙げて説明する。ここでは、本発明Ｒ
ＯＭをアドレス８０００Ｈ−９ＦＦＦＨ（Ｈは16進数表
記を意味する）に割り当て、ＲＡＭや通常のＲＯＭはそ
の他のアドレス範囲に割り当てるものとしよう。
【００１４】本発明ＲＯＭには、プログラムが必要とす
るデータを記録する。記録の仕方は、ＲＯＭ部１にデー
タ変換ロジック７が行う変換の逆変換を施した無意味な
データＤを記録する。つまりデータＤは、データ変換ロ
ジック７によって変換データＤＴに変換されて初めて意
味をもつ。そして、プログラム作成に当たっては、本発
明ＲＯＭ内のデータをアクセスする命令が、常にアドレ
スの特定範囲を走行するようにしておく。ここでは、当
該特定範囲を１０００Ｈ−１０ＦＦＨにとるとしよう。
このとき、例えば、アドレス８０００Ｈを指定してデー
タを読み出す命令（３バイト命令とする）を通常のＲＯ
Ｍのアドレス１０００Ｈのロケーションに格納すれば、
ＣＰＵがこのプログラムに沿って１０００Ｈ以降を実行
すると、アドレスは１０００Ｈ→１００１Ｈ→１００２
Ｈ→８０００Ｈ→１００３Ｈの順に指定される。
るデータを記録する。記録の仕方は、ＲＯＭ部１にデー
タ変換ロジック７が行う変換の逆変換を施した無意味な
データＤを記録する。つまりデータＤは、データ変換ロ
ジック７によって変換データＤＴに変換されて初めて意
味をもつ。そして、プログラム作成に当たっては、本発
明ＲＯＭ内のデータをアクセスする命令が、常にアドレ
スの特定範囲を走行するようにしておく。ここでは、当
該特定範囲を１０００Ｈ−１０ＦＦＨにとるとしよう。
このとき、例えば、アドレス８０００Ｈを指定してデー
タを読み出す命令（３バイト命令とする）を通常のＲＯ
Ｍのアドレス１０００Ｈのロケーションに格納すれば、
ＣＰＵがこのプログラムに沿って１０００Ｈ以降を実行
すると、アドレスは１０００Ｈ→１００１Ｈ→１００２
Ｈ→８０００Ｈ→１００３Ｈの順に指定される。
【００１５】なお、当然ながら、前記アドレスの特定範
囲１０００Ｈ−１０ＦＦＨ（仮想アドレス範囲）とデコ
ーダ９のデコード値の所定範囲（物理アドレス範囲）12
とを一対一に対応させておかねばならない。このように
準備された本発明ＲＯＭの動作を、これが正規にアクセ
スされる場合と不正にアクセス（不正コピートライ）さ
れる場合とについて説明する。
囲１０００Ｈ−１０ＦＦＨ（仮想アドレス範囲）とデコ
ーダ９のデコード値の所定範囲（物理アドレス範囲）12
とを一対一に対応させておかねばならない。このように
準備された本発明ＲＯＭの動作を、これが正規にアクセ
スされる場合と不正にアクセス（不正コピートライ）さ
れる場合とについて説明する。
【００１６】まず、正規のアクセスが行われる場合の動
作を述べる。本発明ＲＯＭが割り当てられている８００
０Ｈ−９ＦＦＦＨの範囲のアドレスＡにアクセスが行わ
れると、読出信号ＣＥＮバーが立ち下がるので読出開始
検出部２が動作し、前アドレスデコード部３にデコード
合図信号ＤＥＮを出力する。この例では、８０００Ｈ−
９ＦＦＦＨをアクセスするプログラムステップは１００
０Ｈ−１０ＦＦＨに存在するから、現アドレスＡi が８
０００Ｈ−９ＦＦＦＨのときの前アドレスＡi-1 は１０
００Ｈ−１０ＦＦＨの範囲にあり、これに対応するデコ
ード値は所定範囲12にある。
作を述べる。本発明ＲＯＭが割り当てられている８００
０Ｈ−９ＦＦＦＨの範囲のアドレスＡにアクセスが行わ
れると、読出信号ＣＥＮバーが立ち下がるので読出開始
検出部２が動作し、前アドレスデコード部３にデコード
合図信号ＤＥＮを出力する。この例では、８０００Ｈ−
９ＦＦＦＨをアクセスするプログラムステップは１００
０Ｈ−１０ＦＦＨに存在するから、現アドレスＡi が８
０００Ｈ−９ＦＦＦＨのときの前アドレスＡi-1 は１０
００Ｈ−１０ＦＦＨの範囲にあり、これに対応するデコ
ード値は所定範囲12にある。
【００１７】したがって、前アドレスデコード部３は前
アドレスが正規の範囲であること認識してデータ変換部
４へ変換指示信号ＴＥＮを出力し、データ変換部４はこ
れを受けてＲＯＭ部１の出力したデータＤを変換データ
ＤＴに変換して出力する。このように、正規のアクセス
が行われた場合はＲＯＭ部のデータが正しく出力され
る。
アドレスが正規の範囲であること認識してデータ変換部
４へ変換指示信号ＴＥＮを出力し、データ変換部４はこ
れを受けてＲＯＭ部１の出力したデータＤを変換データ
ＤＴに変換して出力する。このように、正規のアクセス
が行われた場合はＲＯＭ部のデータが正しく出力され
る。
【００１８】次に、不正コピートライが行われる場合の
動作を述べる。ＲＯＭ部１の８０００Ｈ−９ＦＦＦＨの
アドレスにアクセスが行われると、ＣＥＮバーが立ち下
がって読出開始検出部２が動作し前アドレスデコード部
３にデコード合図信号ＤＥＮを出力する。前アドレスデ
コード部３はこれを受けて前アドレスＡi-1 をデコード
するが、不正コピートライ者は、本発明ＲＯＭが１００
０Ｈ−１０ＦＦＨの範囲のアドレスから出された命令で
もってアクセスされないと正しいデータ（変換データＤ
Ｔ）を出力しないということを知らないので、アドレス
を順次辿る通常の読出し方式に頼るはずであり、かかる
状況下で、前アドレスＡi-1 が特定範囲１０００Ｈ−１
０ＦＦＨにヒットしてそのデコード値が所定範囲12にく
ることはごく稀である。
動作を述べる。ＲＯＭ部１の８０００Ｈ−９ＦＦＦＨの
アドレスにアクセスが行われると、ＣＥＮバーが立ち下
がって読出開始検出部２が動作し前アドレスデコード部
３にデコード合図信号ＤＥＮを出力する。前アドレスデ
コード部３はこれを受けて前アドレスＡi-1 をデコード
するが、不正コピートライ者は、本発明ＲＯＭが１００
０Ｈ−１０ＦＦＨの範囲のアドレスから出された命令で
もってアクセスされないと正しいデータ（変換データＤ
Ｔ）を出力しないということを知らないので、アドレス
を順次辿る通常の読出し方式に頼るはずであり、かかる
状況下で、前アドレスＡi-1 が特定範囲１０００Ｈ−１
０ＦＦＨにヒットしてそのデコード値が所定範囲12にく
ることはごく稀である。
【００１９】よってほとんどの場合、前アドレスデコー
ド部３は変換指示信号ＴＥＮを出力せず、変換指示信号
ＴＥＮが届かないデータ変換回路４は無意味なデータＤ
をそのまま出力する。したがって、不正コピートライ者
がＲＯＭ部１内の全データを首尾よく読出したつもりで
いても、そのデータは全体として、変換データＤＴを稀
に含むことはあるかもしれないがそれでもほとんどが変
換されないままの無意味なデータＤからなるデータ配列
体でしかありえず、到底実用に供し得るものではない。
ド部３は変換指示信号ＴＥＮを出力せず、変換指示信号
ＴＥＮが届かないデータ変換回路４は無意味なデータＤ
をそのまま出力する。したがって、不正コピートライ者
がＲＯＭ部１内の全データを首尾よく読出したつもりで
いても、そのデータは全体として、変換データＤＴを稀
に含むことはあるかもしれないがそれでもほとんどが変
換されないままの無意味なデータＤからなるデータ配列
体でしかありえず、到底実用に供し得るものではない。
【００２０】
【発明の効果】本発明によれば、単純な回路構成で製造
コストを抑え得るコピー防止機能付ＲＯＭが得られると
いう優れた効果を奏する。
コストを抑え得るコピー防止機能付ＲＯＭが得られると
いう優れた効果を奏する。
【図１】本発明実施形態の構成図である。
１ ＲＯＭ部 ２ 読出開始検出部 ３ 前アドレスデコード部 ４ データ変換部 ５ 遅延回路 ６ ＡＮＤ回路 ７ データ変換ロジック ８ 切換回路 ９ デコーダ 11 ＯＲ回路 12 デコード値の所定範囲 ＣＥＮバー 読出信号 ＤＥＮ デコード合図信号 ＴＥＮ 変換指示信号 Ａ アドレス Ａi 現アドレス Ａi-1 前アドレス Ｄ データ ＤＴ 変換データ
Claims (1)
- 【請求項１】 ＲＯＭ部と、読出開始検出部と、前アド
レスデコード部と、データ変換部とを備え、ＲＯＭ部が
読出信号受信中に指定されたアドレスに対応するデータ
をデータ変換部に送り、読出開始検出部が読出開始を検
出しそれを基にデコード合図信号を生成して前アドレス
デコード部に送り、前アドレスデコード部がデコード合
図信号を受けて現在指定されているアドレスの一つ前の
アドレスをデコードし且つ該デコード値が所定範囲にあ
るときだけ変換指示信号を生成してデータ変換部に渡
し、さらに、データ変換部がＲＯＭ部から渡されたデー
タを、変換指示信号を受けたときは変換し受けないとき
はそのまま出力するように構成したことを特徴とするコ
ピー防止機能付ＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090749A JPH09282234A (ja) | 1996-04-12 | 1996-04-12 | コピー防止機能付ｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8090749A JPH09282234A (ja) | 1996-04-12 | 1996-04-12 | コピー防止機能付ｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09282234A true JPH09282234A (ja) | 1997-10-31 |
Family
ID=14007256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8090749A Pending JPH09282234A (ja) | 1996-04-12 | 1996-04-12 | コピー防止機能付ｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09282234A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211802B1 (en) | 1998-03-24 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit for performing data transfer |
| JP2001222423A (ja) * | 2000-02-14 | 2001-08-17 | Nintendo Co Ltd | 半導体記憶装置およびプログラム判別システム |
-
1996
- 1996-04-12 JP JP8090749A patent/JPH09282234A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211802B1 (en) | 1998-03-24 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit for performing data transfer |
| JP2001222423A (ja) * | 2000-02-14 | 2001-08-17 | Nintendo Co Ltd | 半導体記憶装置およびプログラム判別システム |
| JP4594475B2 (ja) * | 2000-02-14 | 2010-12-08 | 任天堂株式会社 | プログラム判別システム |
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