JPH0231256A - 外部メモリとそれを用いる情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は外部メモリとそれを用いる情報処理装置に関
する。より特定的には、この発明は、パーソナルコンピ
ュータやビデオゲーム装置等の情報処理装置に対して着
脱自在に装着される、外部メモリとそれを用いる情報処
理装置に関する。

〔従来技術〕

情報処理装置に装着される外部メモリに記録ないし記憶
されている情報は、本来の正常な使用状態では、その情
報処理装置によって自由にアクセスされ得る。

〔発明が解決しようとする課題〕

しかしながら、従来のいずれの外部メモリにおいても、
本来の正常な使用状態ではない場合、たとえばプログラ
ムの不正複製の目的でも読み出し可能であった。そのた
め、プログラムの不正使用等を防止し、その秘密性を厳
格に保持する方法がなかった。

すなわち、従来の外部メモリにおいて、その外部メモリ
が真正なものであるかどうかをチエツクする方法が、た
とえば、昭和６１年１２月２７日、昭和６２年１月９日
、または昭和６２年４月１６日付でそれぞれ出願公開さ
れた特開昭６１−２９６４３３号、特開昭６２−３３３
１号、または特開昭６２−８２９８７号公報等において
開示されている。これらの公報に開示されている技術で
は、情報処理装置本体と外部メモリの両方に同じマイク
ロプロセサを装着しておき、その２つのマイクロプロセ
サの間で所定の演算を行ないその結果を逐一比較するこ
とによって、外部メモリがその情報処理装置に対して使
用を許可された真正なものであるかどうかをチエツクす
る。

しかしながら、このような方法によっても、なお、外部
メモリが本来の使用状態で使用されていない場合のプロ
グラムの読み出しを禁止することはできなかった。

それゆえに、この発明の主たる目的は、外部メモリの本
来の正常な使用状態ではない場合のプロダラムの読み出
しを有効に防止し得る、外部メモリを提供することであ
る。

〔課題を解決するための手段〕

この発明に従った外部メモリ（１０）は、本来の使用目
的によって決まるユーザプログラムをストアするための
第１のメモリ（４２Ｌ第１のメモリを管理するための管
理プログラムをストアするための第２のメモリ（３８Ｌ
第１のメモリのユーザプログラムの実行に関連するデー
タを予めストアする第３のメモリ（６６，８６）、およ
び第２のメモリの管理プログラムに従って第１のメモリ
から読み出されるデータと第３のメモリに予めストアさ
れているデータとが所定の関係にあるか否か判断するた
めの判断手段（６６，８８）を備え、判断手段が所定の
関係にないと判断したとき第１のメモリへのアクセスが
禁止される、外部メモリである。

また、この発明に従った情報処理装置は、んらいの使用
目的によって決まるユーザプログラムをストアするため
の第１のメモリ（４２Ｌ第１のメモリを管理するための
管理プログラムをストアするための第２のメモリ（３Ｂ
）、第１のメモリのユーザプログラムの実行に関連する
データを予めストアする第３のメモリ（６６，８６）を
含む外部メモリ（１０）、および外部メモリが装着され
、第１のメモリの前記ユーザプログラムに従って動作す
る情報処理手段（１４，２２）を備え、外部メモリは、
さらに第２のメモリの管理プログラムに従って第１のメ
モリから読み出されるデータと第３のメモリから読み出
されるデータとが所定の関係にあるか否か判断するため
の判断手段（８８）を含み、情報処理手段は判断手段が
所定の関係にないと判断したとき第１のメモリへのアク
セスを禁止する手段（２２）を含む。

〔作用〕

第３のメモリには、第１のメモリのユーザプログラムの
実行に関連するデータ、たとえばそのユーザプログラム
の各プログラムステップのアドレスおよび／またはその
アドレス内のデータが予めストアされる。好ましくは、
そのようなデータはそれぞれ１ビツトのデータとしてス
トアされる。

外部メモリが情報処理手段に装着されると、第２のメモ
リのがアクセスされて、まず、管理プログラムが実行さ
れ、その管理プログラムの実行に従って、第１のメモリ
から、ユーザプログラムの各プログラムステップのアド
レスおよび／またはそのアドレス内のデータが逐次読み
出される。好ましくは、これらのデータのたとえば１ビ
ツトが、判断手段に与えられる。このとき、一方、第３
のメモリに予めストアされている上述のデータが逐次読
み出されて判断手段に与えられる。判断手段では、この
ようにして与えられる２つのデータを比較して、たとえ
ば両者が一致しているが否かのように、両者が所定の関
係にあるが否かを判断する。もし、判断手段において、
不一致ないし異常を検出すると、たとえば情報処理手段
の作用ないし制御によって、第１のメモリへのアクセス
が禁止される。

〔発明の効果〕

この発明によれば、外部メモリが情報処理装置に装着さ
れたとき、情報処理装置から第１のメモリにアクセスす
る前に、そのユーザプログラムの実行の許否が判断され
るので、正当に使用が許可されていない本来の正常な使
用状態でない場合にその外部メモリ内のデータや情報を
読み出したりすることはできない。したがって、この発
明によれば、外部メモリの秘密性が極めて厳格に保持さ
れ得る。

また、判断手段によって判断すべきデータが、第１のメ
モリのユーザプログラムの実行ないし進行に関連するデ
ータであるので、従来の「チエツクサム」などの方法に
比べて、非常に高い信頼性がある。すなわち、「チエツ
クサム」は、ユーザプログラムが実際に進行しなくても
可能であり、したがって、この方法では、その結果は完
全には信頼できるものとはならない。これに対して、こ
の発明に従えば、判断手段で判断すべきデータとして、
管理プログラムの実行によって第１のメモリから実際に
読み出されたデータが付与されるので、その結果は非常
に具体的でがっ信頼性が高いものとなる。したがって、
この発明によれば、たとえばゲームのためのプログラム
やコンピュータ通信のためのプログラム等の各種情報の
不正複製やデータの改変を防止できるので、秘密性が要
求される部の記憶等に非常に有利な外部メモリが得られ
る。

この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。

Ｃ実施例〕 第１図に示す実施例の外部メモリ１０は、接続コネクタ
１２によって、第２図に示す情報処理装置すなわちこの
実施例ではゲーム機本体１４に装着される。

第２図を参照して、ゲーム機本体１４には、コントロー
ラ１６ａおよび１６ｂが接続されるとともに、テレビジ
ョン受像機ないしＣＲＴｌＢが接続される。本体１４の
基板２０上には、外部メモリ１０に予めストアされてい
るプログラムに従ってゲームの進行を制御するためのマ
イクロプロセサ２２が装着される。このマイクロプロセ
サ２２に、Ｉ１０インタフェース２４を通して上述のコ
ントローラ１６ａ、１６ｂおよびＣＲＴｌＢが接続され
る。基板２０上には、さらに、ＰＰＵ（Ｐｉｃｔｕｒｅ
　Ｐｒｏｃｅｓｓｉｎｇ　１Ｊｎｉｔ：画像処理ユニッ
ト）２６、プロテクトプロセサ２８およびクロック発振
器３０が接続される。このようなゲーム機本体１４は、
たとえば「ファミリーコンピュータ」　（商標）あるい
は［任天堂エンターテイメントシステム（Ｎｉｎｔｅｎ
ｄｏ　Ｅｎｔｅｒｔａｉｍｅｎｔ　Ｓｙｓｔｅｍ：　Ｎ
　Ｅ　Ｓ　Ｊ　　（商標）としてよ（知られている。

マイクロプロセサ２２としては、たとえば、任天堂株式
会社製の集積回路“２ＡＯ３”が、ＰＰ０２６としては
、たとえば、任天堂株式会社製の集積回路“２ＣＯ３”
がそれぞれ利用され得る。

また、プロテクトプロセサ２８は、たとえば、任天堂株
式会社製の集積回路“ｌ０ＮＥｓ”のような４ビツトの
マイクロプロセサによって構成され得る。

マイクロプロセサ２２．ＰＰＵ２６およびプロテクトプ
ロセサ２８は、基板２０上に形成された導電パターンを
通して、接続コネクタ３６のそれぞれの接続端子に接続
される。この接続コネクタ３６がおよび前述の接続コネ
クタ１２によって、本体１４に上述の外部メモリ１０が
装着されるのである。

第１図を参照して、外部メモリＩＯには、モニタＲＯＭ
３　Ｂが設けられ、このモニタＲＯＭ３　Ｂは、たとえ
ば１２８にビットの容量を有し、接続コネクタ１２を介
して、１４ビツトのアドレス端子ＡＯ−Ａ１３に接続さ
れる゛とともに、８ビツトのデータ端子Ｄｏ−Ｄ７に接
続される。このモニタＲＯＭ３Ｂは、そのイネーブル端
子ＣＥにバンクコントローラ４０からのイネーブル信号
が与えられることによって、能動化される。そして、モ
ニタＲＯＭ３８は、ユーザＲＯＭ４２に記録されている
ユーザプログラムの保護およびそれの管理を行うととも
に、セキュリティ機能を起動し実行するためのモニタモ
ードのためのプログラムを含む。

ユーザＲＯＭ４２は、たとえば１Ｍビットの容量を有し
、ユーザモードのための上述のユーザプログラムを含む
とともに、本体１４（第２図）の性質に応じて、ゲーム
データや通信制御データ等の本来の使用目的のためのプ
ログラムをストアする。このユーザＲＯＭ４２は、上述
の１４ビツトのアドレス端子ＡＯ−Ａ１３および８ビツ
トのデータ端子ＤＯ〜Ｄ７に接続されるとともに、バン
クコントローラ４０からのバンク指定データを受けるよ
うに、３ビツトのアドレス端子Ａ１４〜Ａ１６に接続さ
れる。なお、ユーザＲＯＭ４２もまた、そのイネーブル
端子ＣＥに与えられるバンクコントローラ４０からのイ
ネーブル信号によって能動化される。

第３図を参照して、本体１４（第２図）に含まれるマイ
クロプロセサ２２のアドレス空間は、それが８ビツトの
マイクロプロセサであるため、“。

ＦＦＦＦ”〜“ｏｏｏｏ”であり、この限られたアドレ
ス空間によって大容量のユーザＲＯＭ４２をアクセスす
る場合、このユーザＲＯＭ４２を複数のバンクに分割し
て、それぞれのバンク毎にアクセスする。そのようなバ
ンクを選択するのが上述のバンクコントローラ４０であ
る。ニー＋ｙ　Ｒ０Ｍ４２が１２８にビット毎のバンク
に分割される場合には、ユーザＲＯＭ４２はバンク０〜
バンク７を含み、２５６にビット毎のバンクに分割され
る場合には、バンク０〜バンク３を含む。バンクコント
ローラ４０はバンクレジスタ４４で保持されたバンクデ
ータに基づいて、ユーザＲＯＭ４２のバンクを選択的に
切り換える。

ただし、バンクコントローラ４０は、リセット検出回路
４６によってリセット操作がされたことを検出した場合
あるいは電源投入リセットがあった場合には、必ず、モ
ニタＲＯＭ３Ｂを本体１４のマイクロプロセサ２２から
アクセス可能なバンクとして指定する。

バンクレジスタ４４は、データバスを介して与えられる
バンクデータの内下位１ビットが“Ｏ”のとき、アドレ
ス空間“Ｃ０００”〜“ＦＦＦＦ（ただし、１６進表示
）でモニタＲＯＭ３８のメモリ空間を指定し、かつ“８
０００”〜“ＢＦＦＦ”で−時的にユーザＲＯＭ４２を
指定する。

このように、モニタモードにおいてもアドレス空間“８
０００”〜″ＢＦＦＦ”で、−時的または瞬間的にユー
ザＲＯＭ４２を選択可能にするのは、ユーザＲＯＭ４２
の成るデータを比較データとして利用しているためであ
る。また、バンクレジスタ４４は、バンクデータの下位
１ビツトが“１”のとき、アドレス空間“８０００”〜
″ＦＦＦＦ”でユーザＲＯＭ４２のいずれか１つまたは
２つのバンクを定常的に指定する。

リセット検出回路４６は、第４図に示すようにＤ形フリ
ップフロップ（以下ｒＤ−ＦＦ、）４８ａ〜４８ｃおよ
び５０ａ〜５０ｃをそれぞれ３つずつ縦続接続したシフ
トレジスタ４８および５０と、インバータ５１と、ＡＮ
Ｄゲート５２と、ＮＯＲゲート５３と、ＯＲゲート５４
とを含む。

そして、シフトレジスタ４８および５０には、たとえば
１．７７８ＭＨｚのシステムクロ・ツクφ２がそれぞれ
のデータ人力りとして与えられる。

各Ｄ−ＦＦ４８ａ　〜４８ｃおよび５０ａ〜５０ｃには
、シフトクロックとして、たとえば３．５８ＭＨｚのク
ロックＣＬＫが直接またはインバータ５１を介して与え
られる。したがって、システムクロックφ２またはその
遅延されたデータが、クロックＣＬＫの立ち上がりでＤ
−ＦＦ４８ａ〜４８Ｃに書き込まれ、クロックＣＬＫの
立ち下がりでＤ−ＦＦ５０ａ〜５０ｃに書き込まれる。

システムクロックφ２が正常に与えられている場合は、
第５図（Ｃ）ないしくＨ）に示すようになるので、ＡＮ
Ｄゲート５２およびＮＯＲゲート５３のいずれも、オー
ル“１”または０”を検出しない。したがって、ＯＲゲ
ート５４はリセット検出信号を出力しない。

一方、システムクロックφ２が３クロック期間以上欠落
して、たとえばローレベルになると、Ｄ−ＦＦ４８ａ　
〜４８ｃおよび５０ａ〜５０Ｃの全ての出力がローレベ
ルになる。したがって、Ｎ。

Ｒゲート５３かつしたがってＯＲゲート５４からハイレ
ベルのリセット検出信号が出力される。

システムクロックφ２が３クロック期間以上欠落してハ
イレベルになると、第５図において２点鎖線で示すよう
に、Ｄ−ＦＦ４８ａ〜４８ｃおよび５０ａ〜５０ｃの全
ての出力がハイレベルになる。したがって、ＡＮＤゲー
ト５２かつしたがってＯＲゲート５４からハイレベルの
リセット検出信号が出力される。

このようにして、リセット検出回路４６では、システム
クロックφ２が上述のように３回連続して欠落すると、
リセット操作がかけられた等によって、システムがリセ
ット状態にあるとして検出する。この検出出力がＯＲゲ
ート５４から出力される。したがって、第１図に示すＯ
Ｒゲート５６からは、電源投入時のリセット信号ＰＷＲ
３Ｔまたはリセット検出回路４６で検出したリセット信
号を出力する。

ＯＲゲート５６からのリセット信号はプロテクトプロセ
サ５８に与えられる。このプロテクトプロセサ５８は、
先に説明した第２図のプロテクトプロセサ２８と同じで
あり、先に引用した特開昭６１−２９６４３３号、特開
昭６２〜３３３１号あるいは特開昭６２−８２９８７号
に開示されてい乞と同様の演算ないし計算を行い、この
外部メモリ１０がゲーム機本体１４に対して装着が許可
された真正なものであるかどうかを判断する。しかしな
がら、この発明においては、この点は重要ではないので
、ここではその詳細な説明は省略する。

暗号レジスタ６０は前述のバンクコントローラ４０を進
めるための特定のコードをストアするためのレジスタで
あり、そのコードはモニタＲＯＭ３８からセットされる
。

また、ファンクションレジスタ６２は管理プログラムを
実行するモニタモードからユーザプログラムを実行する
ユーザモードへの切り換えを行うためのレジスタである
。このレジスタ６２は、たとえば電源投入時またはリセ
ット検出時にオール“０′”が設定され、その下位１ビ
ツト（Ｄｏ）が°“０”のときモニタＲＯＭ３８を指定
し、ｌ”のときユーザＲＯＭ４２を指定する。

モニタＲＯＭ３ＢがユーザＲＯＭ４２のワーキングエリ
アにファンクションレジスタ６２およびバンクレジスタ
４４のレジスタアドレスをセットするので、ユーザＲＯ
Ｍ４２において、間接的にこの２つのレジスタアドレス
を知ることができ、ユーザがこのレジスタアドレスを自
由にセットできる。しかしながら、ユーザがユーザＲＯ
Ｍ４２をセットしても、ファンクションレジスタ６２に
よってユーザモードからモニタモードに切り換えること
はできない。すなわち、モニタモードの実行の後でしか
、ユーザモードには移行できない。

これによって、モニタモードにおける後述のチエツクを
受けないでユーザＲＯＭ４２のユーザプログラムを実行
することは、不可能である。このことも、セキュリティ
の一環として有効である。

なお、前述のバンクレジスタ４４．暗号レジスタ６０お
よびファンクションレジスタ６２は、ともに、レジスタ
アドレスデコーダ６４によって能動化される。すなわち
、レジスタアドレスデコーダ６４は、外部メモＩＪ　１
０の能動化信号ＲＯＭ５ＥＬ（＝Ａ１５・φ２）および
１５ビツトのアドレス端子ＡＯ〜Ａ１４のアドレスデー
タを受け、そのアドレスデータをデコードして、それぞ
れのレジスタ４４．６０および６２を指定し、そのとき
モニタＲＯＭ３　Ｂから必要なデータないしコードがそ
の指定されたレジスタにセットされる。

次に、この実施例の特徴の一つであるアドレス・データ
コンパレータ（以下ｒＡＤコンパレータ」と略称する）
６６について説明する。なお、以下にｒＡＤＪと云うと
きは、−船釣なアナログ／ディジタルの意味ではなく、
アドレス・データを意味するものとして理解されたい。

ＡＤコンパレータ６６には、１４ビツトのアドレス端子
ＡＯ−Ａ１３および８ビツトのデータ端子ＤＯ〜Ｄ７が
接続されるとともに、１つのアドレス端子Ａ１４ならび
に本体１４からこの外部メモリ１０を能動化するための
信号ＲＯＭ５ＥＬが与えられる。さらに、このＡＤコン
パレータ６６には、システムクロックφ２が与えられる
。簡単にいえば、このＡＤコンパレータ６６は、起動時
に、アドレス端子ＡＯ−Ａ１３のアドレスデータとデー
タ端子ＤＯ〜Ｄ７のデータとを、システムクロックφ２
のｎ分周のクロックレートでサンプリングし、そのそれ
ぞれを予めストアしているデータと比較し、１ビツトで
も不一致が発生すると上述の各レジスタ４４．６０およ
び６２の書き換えを禁止するとともに、プロテクトプロ
セサ５８に不一致の信号を送る。

第６図を参照して、ＡＤコンパレータ６６はアドレス端
子ＡＯ−Ａ１３およびイネーブル信号ＲＯＭ５ＥＬを受
けるアドレスバスデータラッチ６８、およびデータ端子
ＤＯ−０７からのデータを受けるデータバスデークラッ
チ７０を含む。これらラッチ６８および７ｏは対応のＡ
ＮＤゲート７２および７４によってそのラッチタイミン
グが制御される。アドレスバスデータラッチ６８に取り
込まれたアドレスデータはスタートアドレス比較器７６
に与えられる。

スタートアドレス比較器７６には、さらに、比較スター
トアドレス発生器７８から１６ビツトのスタートアドレ
スが与えられる。そして、スタートアドレス比較器７６
に含まれる比較器７６ａによって、アドレスバスデータ
ラッチ６８にラッチされたアドレスがその比較スタート
アドレスと一致するかどうかを判断し、一致すると、フ
リップフロップ７６ｂがセットされる。そのため、アド
レスバスデータラッチ６８にラッチされたアドレスデー
タが比較スタートアドレス発生器７８に予め設定された
スタートアドレスと一致したとき、フリップフロップ７
６ｂからカウンタイネーブル信号が出力される。

カウンタイネーブル信号はＰ　Ｈ１２カウンタ８０に与
えられる。このＰＨＩ２カウンタ８０はシステムクロッ
クφ２およびその遅延された信号φ２ＤＬをそのカウン
ト入力として受け、システムクロックφ２をステップデ
ータ発生器８２で設定されるステップ数ｎ毎に分周した
信号φ２　／　ｎを出力する。そして、このＰＨ１２カ
ウンタからの分周されたクロック信号φ２　／　ｎがＡ
Ｄメモリアドレスカウンタ８４のカウント入力として与
えられる。

ＡＤメモリ８６は、たとえばＩＫ×２ビットの容量を有
し、ＩＫ×１ビットがアドレス記憶領域８６ａとして、
また他のＩＫ×１ビットがデータ記憶領域８６ｂとして
それぞれ規定される。このＡＤメモリ８６には、ユーザ
ＲＯＭ４２にストアされるユーザプログラムが実際に進
行した場合に得られるステップデータ発生器８２に設定
されたステップ数ｎ毎の１０２４プログラムステツプ分
のアドレスデータおよびそのアドレス内のデータのそれ
ぞれ１ビツトがそれぞれの領域８６ａおよび８６ｂに書
き込まれる。このようなアドレスデータおよびデータは
、ユーザＲＯＭ４２にストアされるユーザプログラムを
たとえばパーソナルコンピュータ等でシュミレートする
ことによって、ユーザプログラムができた段階で予め知
ることができる。そして、このＡＤメモリ８６のアドレ
スが、ＡＤメモリアドレスカウンタ８４からのアドレス
データＡＯ−Ａ９によって指定される。したがって、Ａ
Ｄメモリアドレスカウンタ８４のアドレス指定毎に、Ａ
Ｄメモリ８６からＡＤアドレスおよびＡＤデータがアド
レス・データ比較器８８の一方入力Ａとして与えられる
。

一方、アドレスバスデータセレクタ９ｏが設けられ、こ
のアドレスバスデータセレクタ９０は、アドレスバスデ
ータラッチ６日からのアドレスデータを受けるとともに
、アドレスセレクタデータ発生器９２からのセレクタデ
ータを受ける。アドレスセレクタデータ発生器９２は、
１５ビツトのアドレス端子ＡＯ−Ａ１４のいずれのビッ
トを比較ビットとして採用するかを表すセレクタデータ
を発生するものであり、したがってアドレスバスデータ
セレクタ９０からは、その指定されたビットのアドレス
データがアドレス・データ比較器８８に与えられる。

同じように、データバスデータセレクタ９４が設けられ
、このデータバスデータセレクタ９４には、データセレ
クタデータ発生器９６から、データ端子Ｄｏ−Ｄ７のど
のビットを比較ビットとして採用するかを表すデータが
与えられる。しだがって、データバスデータセレクタ９
４からは、その指定されたビットのデータが出力され、
そのデータビットは、先のアドレスバスデータセレクタ
９０からのアドレスデータビットとともに、アドレス・
データ比較器８８の他方人力Ｂに与えられる。

比較タイミングコントローラ９８は、前Ｍ　（７）　シ
ステムクロックφ２およびその遅延信号φ２ＤＬを受け
、主に、アドレス・データ比較器８８における比較タイ
ミングを規定する比較ストローブ信号を出力する。した
がって、アドレス・データ比較器８８では、比較タイミ
ングコントローラ９８からの比較ストローブ信号が与え
られる都度、アドレスバスデータセレクタ９０から出力
されたアドレスデータビットおよびデータバスデータセ
レクタ９４から出力されるデータビットを、ＡＤメモリ
８６に予めストアされていてかつ読み出されたＡＤアド
レスおよびＡＤデータと比較する。

アドレス・データ比較器８８によって両人力ＡおよびＢ
の不一致が検出されると、このアドレス・データ比較器
８８から、ＡＤコンパレータ６６（第１図）の端子Ｒ２
１を通して、プロテクトプロセサ５８（第１図）および
バンクレジスタ４４およびファンクションレジスタ６２
に対して不一致信号が与えられる。応じて、このプロテ
クトプロセサ５８はその出力端子Ｒ１２から、本体１４
に含まれるマイクロプロセサ２２にＡＤエラー信号に２
Ｃを出力する。それによって本体１４のマイクロプロセ
サ２２は、この外部メモリ１０を能動化するイネーブル
信号ＲＯＭ５ＥＬを禁止し、それによって外部メモリ１
０が不能動状態に強制される。

また、ＡＤコンパレータ６６からの不一致信号によって
、バンクレジスタ４４およびファンクションレジスタ６
２が不能動化される。バンクコントローラ４０がユーザ
ＲＯＭ４２のバンクを指定するのが禁止される。

なお、第６図のＡＤコンパレータ６６を示すブロック図
において、二重枠で示されるブロック７Ｂ、８２．９２
および９６は、製造段階で設定された値を他人が解析す
るのを困難にするために、第１図に示す各レジスタ４４
．６０および６２とともに、イオン注入法によって書き
込まれたＲＯＭまたはいわゆる「ワンタイムＲＯＭＪが
用いられる。したがって、これらの回路７８，８２．９
２および９６に不正使用者が適当なデータを書き込むこ
とはできない。

そして、上述の「ワンタイムＲＯＭＪへのプリセット値
をユーザＲＯＭ４２の種類に応じて適宜設定することに
よって、プリセット値の異なる外部メモリとの互換を禁
止し、それによってユーザＲＯＭ４２だけを入れ換えて
使用するような、不正使用が確実に防止できる。

リセット検出回路４６（第１図）からのリセット信号が
ある場合あるいは電源投入リセット信号ＰＷＲ３Ｔがあ
る場合に、ＯＲゲート５６からリセット信号が出力され
、応じて、第７図に示す動作がスタートする。すなわち
、ＯＲゲート５６からリセット信号がプロテクトプロセ
サ５８に与えられ、プロテクトプロセサ５８と本体側の
プロテクトプロセサ２８との間でデータの授受（通信）
が行われ、その通信が正常であれば、プロテクトプロセ
サ５８から端子Ｒ２０を通してＡＤコンパレータ６６に
対してスタート指令が与えられる。

この状態では、バンクコントローラ４０は、モニタＲＯ
Ｍ３８を指定し、したがってマイクロプロセサ２２（第
２図）はモニタＲＯＭ３８に予めストアされている管理
プログラムを実行する。

すなわち、最初のステップＳ１において、モニタＲＯＭ
３Ｂのプログラムに従って初期設定が行われる。具体的
には、バンクレジスタ４４．暗号レジスタ６０およびフ
ァンクションレジスタ６２に、その管理プログラムに予
め設定されている初期データが設定される。すなわち、
モニタＲＯＭ３８の管理プログラムによるモニタモード
を指定するために、ファンクションレジスタ６６および
バンクレジスタ４４のそれぞれの下位１ビツトに“０”
が設定される。

続くステップＳ２において、本体１４のマイクロプロセ
サ２２が、モニタＲＯＭ３Ｂのプログラムで決まる所定
のアドレスから管理プログラムをスタートさせるトリガ
を発生する。応じてステップＳ３においてその管理プロ
グラムが実行され、モニタモードとなる。このとき、モ
ニタＲＯＭ３８の指定アドレスがＡＤコンパレータ６６
内のスタートアドレス比較器７４．に与えられ、そのス
タートアドレスが比較スタートアドレス発生器７８で予
め設定されているスタートアドレスになると、カウンタ
イネーブル信号がＰＨＩ２カウンタ８４に与えられ、ス
テップＳ４において、前述のアドレス・データ（ＡＤ）
比較動作が実行される。

すなわち、マイクロプロセサ２２はモニタＲＯＭ３８の
プログラムに従って、ＡＤコンパレータ６６のステップ
データ発生器８２に設定されているステップ数ｎずつ飛
ばして瞬間的にユーザＲＯＭ４２のアドレスを順次指定
してそのアドレスのデータを読み出す。すなわち、バン
クコントローラ４０は、リセット信号に応答してまずモ
ニタＲＯＭ３８がマイクロプロセサ２２によってアクセ
ス可能なようにこのモニタＲＯＭ３８を選択し、一連の
ＡＤ比較動作が終了した後に、ユーザＲＯＭ４２の必要
なバンクに切り換える。しかしながら、このＡＤ比較動
作においてユーザＲＯＭ４２のアドレスおよびデータを
読み出すときには、このバンクコントローラ４０によっ
て、瞬間的にユーザＲＯＭ４２の所定のバンクを指定す
ることができる。このようにして読み出されたアドレス
データおよびデータが、アドレス端子ＡＯ−Ａ１４およ
びデータ端子ＤＯ〜Ｄ７を通して、ＡＤコンパレータ６
６内のラッチ６８および７０に与えられる。このユーザ
ＲＯＭ４２のアドレスデータおよびデータの出力に同期
してステップＳ４のＡＤ比較動作がスタートし、ＡＤメ
モリ８６に予め設定されているアドレスおよびデータの
それぞれ１ビツトのデータと、アドレスバスデータセレ
クタ９０およびデータバスデータセレクタ９４によって
特定されるそれぞれ１ビツトのアドレスおよびデータと
が、アドレス・データ比較器８８によって比較される。

その比較の結果、ステップＳ５において、両人力Ａおよ
びＢが一致していると判断すると、ステップＳ６におい
てＡＤコンパレータ６６内のＡＤメモリアドレスカウン
タ８４のカウント値Ｎが歩進される。

そして、ステップＳ７においてそのカウント値Ｎが最大
値に達しなければ、ステップＳ４ないしＳ６が繰り返し
実行される。

そして、ステップＳ７においてＡＤメモリアドレスカウ
ンタ８４のカウント値Ｎが最大値に達したことを検出す
ると、すなわちＡＤメモリ８６に設定されているアドレ
スおよびデータの全ての比較が終了すると、ステップＳ
８においてＯＫ倍信号出力する。このＯＫ倍信号ＡＤコ
ンパレータ６６の端子Ｒ１２からプロテクトプロセサ５
８に与えられ、プロテクトプロセサ５８からはマイクロ
プロセサ２２に対してＡＤ比較動作が全て終了したこと
を表す信号ＫＤＯが出力される。したがって、マイクロ
プロセサ２２は、その後、ファンクシランレジスタ６２
のデータを書き換え、それによってバンクコントローラ
４０によるモニタＲＯＭ３ＢからユーザＲＯＭ４２への
バンク切り換えすなわちモニタモードからユーザモード
の切り換えを可能にする。

もし、ステップＳ５においてＡＤ比較動作の結果、デー
タの不一致または異常が検出されると、ＡＤコンパレー
タ６６から、次のステップＳ９において、プロテクトプ
ロセサ５８に対して不一致信号が与えられる。すなわち
、ＡＤコンパレータ６６の端子Ｒ１３を“Ｏ″とし、端
子Ｒ２１を“１”とする。応じて、このプロテクトプロ
セサ５８から、エラー信号に２Ｃが本体１４のマイクロ
プロセサ２２に与えられる。

マイクロプロセサ２２は、ステップＳＩＯにおいて、周
辺メモリ（少なくとも外部メモリ１０や必要に応じて別
に付けられているメモリや内部メモリ１０）に対する書
き込みモードおよび／または読み出しモードを禁止する
。これによって、外部メモリ１０が不正なものであった
場合、マイクロプロセサ２２からユーザＲＯＭ４２への
アクセスが禁止されることになる。

先のステップＳ８において、ＯＫ倍信号出力されると、
ステップＳｌｌにおいて周辺メモリのチエツク（たとえ
ばその周辺メモリの書き込み／読み出しのチエツク）が
行われる。その後、ステップＳ１２において周辺メモリ
が正常であると判断すると、マイクロプロセサ２２はバ
ンクコントローラ４０を制御して、モニタＲＯＭ３８か
らユーザＲＯＭ４２にバンクを切り換える。すなわち、
マイクロプロセサ２２はバンクコントローラ４０ヘユー
ザＲＯＭ４２のバンク切り換えデータを設定し、それ以
後はマイクロプロセサ２２のアドレス空間で指定できる
アドレスが、連続的にユーザＲＯＭ４２のものとなる。

なお、ステップ３１２において周辺メモリの不良が判断
されると、ステップ３１４においてエラーメツセージを
表示するなどのエラー処理が行われる。

そして、ステップ５１５において、ユーザＲＯＭ４２に
予めストアされているユーザプログラムを実行する。こ
れによって、それ以後、外部メモリｌＯの本来の使用目
的であるユーザプログラムの実行が可能になる。そして
、ユーザプログラムの実行中にステップＳ１６において
リセット信号が検出されると、ステップＳ１４に後続す
るステップ３１７においてリセットが検出されるときと
同じように、先のステップＳｌに戻り、上述の動作が再
び実行される。

なお、正規の外部メモリ１０であることが検出された後
であっても、ユーザプログラムの実行中に外部メモリ１
０のプロテクトプロセサ５日および本体１４のプロテク
トプロセサ２８のいずれか一方が演算処理結果の不一致
を検出すると、本体１４のプロテクトプロセサ２８がマ
イクロプロセサ２２の書き込みモードおよび／または読
み出しモードを禁止する。このように、正規の外部メモ
リであることが検出された後に、プロテクトプロセサ２
８および５８のいずれかが異常を検出する場合としては
、前述のＡＤ比較動作が実行された後に、ユーザＲＯＭ
４２のデータを復製するために、外部メモリ１０を本体
から取り外してプログラムデータを出力（ダンプ）する
ことが考えられる。しかしながら、この実施例における
ように、外部メモリｌＯと本体１４との両方にプロテク
トプロセサ５８および２８を設け、かつＡＤ比較動作後
も常にそれによるチエツクを行うようにすれば、外部メ
モリ１０を本体１４から取り外して、たとえばＲＯＭリ
ーグにかけても、ユーザＲＯＭ４２を読み出すことはで
きず、したがって、ユーザＲＯＭ４２の複製が完全に防
止できる。

なお、外部メモリｌＯは、より好ましくは、第１図図示
の各回路部分が１チツプＬＳＩで構成される。そうすれ
ば、ユーザＲＯＭ４２だけを基板から取り外して複製し
たりすることは全く不可能となり、また接続コネクタ１
２を別の情報処理装置を用いて直接アクセスすることも
できない。したがって、完全なプロテクトが実現できる
。

また、上述の実施例では、電源投入時またはリセット検
出時にモニタＲＯＭ３８の管理プロテクトプロセサに基
づいてモニタモードを実行し、モニタモードで、正規の
外部メモリ１０であることすなわちユーザＲＯＭ４２と
モニタＲＯＭ３ＢおよびＡＤコンパレータ６６とが所定
の関係にあることを判断した後、ユーザＲＯＭ４２に切
り換えてより一層完全なセキュリティのためにプロテク
トプロセサ５８および２８によるプロテクト動作を実行
した。しかしながら、この発明は、このような実施例に
限らず、プロテクトプロセサ２８および５日を用いない
ものにも適用できることはいうまでもない。この場合で
も、モニタＲＯＭ４２およびＡＤコンパレータ６６と所
定の関係にないユーザＲＯＭ４２に交換されて接続され
ても、その不正使用を確実に排除できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 第２図は第１図実施例の外部メモリが装着され得るゲー
ム機の一例を示すブロック図である。 第３図は本体のマイクロプロセサのアドレス空間と外部
メモリのモニタＲＯＭおよびユーザＲＯＭのバンクとの
関係を示す図解図である。 第４図はリセット検出回路の一例を示す回路図である。 第５図は第４図図示のリセ７）検出回路の動作を説明す
るタイミング図である。 第６図はＡＤコンパレータの一例を示す詳細なブロック
図である。 第７図はシステム全体の動作を示−すフロー図である。 図において、１０は外部メモリ、１４は本体、２４はマ
イクロプロセサ、２８および５８はプロテクトプロセサ
、３８はモニタＲＯＭ、４０はバンクコントローラ、４
２はユーザＲＯＭ、６６はＡＤコンパレータを示す。 特許出願人　　　　任天堂株式会社 代理人　弁理士　山　１）　義　人 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １　本来の使用目的によって決まるユーザプログラムを
   ストアするための第１のメモリ、 前記第１のメモリを管理するための管理プログラムをス
   トアするための第２のメモリ、 前記第１のメモリの前記ユーザプログラムの実行に関連
   するデータを予めストアする第３のメモリ、および 前記第２のメモリの前記管理プログラムに従って前記第
   １のメモリから読み出されるデータと前記第３のメモリ
   から読み出される前記データとが所定の関係にあるか否
   か判断するための判断手段を備え、 前記判断手段が前記所定の関係にないと判断したとき前
   記第１のメモリへのアクセスが禁止される、外部メモリ
   。 ２　前記ユーザプログラムは複数のプログラムステップ
   を有し、 第３のメモリには前記ユーザプログラムの一部のプログ
   ラムステップについて前記データがストアされていて、 前記第１のメモリから読み出された前記データのうち前
   記一部のプログラムステップについての前記データを前
   記判断手段に与えるためのデータ付与手段を備える、特
   許請求の範囲第１項記載の外部メモリ。 ３　前記第３のメモリには前記データとして前記第１の
   メモリのアドレスおよびそのアドレス内のデータの少な
   くとも一方に相当するデータがストアされていて、前記
   第１のメモリから読み出された前記データはそのアドレ
   スおよびそのアドレス内のデータの少なくとも一方を含
   む、特許請求の範囲第２項記載の外部メモリ。 ４　前記それぞれのデータは、前記第１のメモリのそれ
   ぞれ複数ビットのアドレスおよびそのアドレス内のデー
   タのうち所定の１つまたは２つ以上のビットからなる、
   特許請求の範囲第３項記載の外部メモリ。 ５　前記データ付与手段は、前記第１のメモリから読み
   出されたそれぞれ複数ビットの前記第１のメモリのアド
   レスおよびそのアドレス内のデータのうち前記所定の１
   つまたは２つ以上のビットを選択的に前記判断手段に付
   与する手段を含む、特許請求の範囲第４項記載の外部メ
   モリ。 ６　前記外部メモリは情報処理装置に着脱自在に構成さ
   れ、前記情報処理装置のリセット状態を検出するリセッ
   ト検出手段をさらに備え、 前記第１のメモリは相対的に小さな記憶容量毎に分割さ
   れた複数のバンクで構成された、相対的に大きな記憶容
   量を有し、 前記第２のメモリは相対的に小さな記憶容量を有し、 前記判断手段は前記リセット検出手段の検出出力に応答
   して判断動作を開始し、さらに 前記リセット検出手段のリセット検出出力に応答して前
   記第２のメモリを選択し、前記判断出力が前記所定の関
   係にあることを判断したことに応答して前記第１のメモ
   リのいずれかの前記バンクへのアクセスを可能にするバ
   ンク制御手段を備える、特許請求の範囲第１項記載の外
   部メモリ。 ７　本来の使用目的によって決まるユーザプログラムを
   ストアするための第１のメモリ、前記第１のメモリを管
   理するための管理プログラムをストアするための第２の
   メモリ、および前記第１のメモリの前記ユーザプログラ
   ムの実行に関連するデータを予めストアする第３のメモ
   リを含む外部メモリ、および 前記外部メモリが装着され、前記第１のメモリの前記ユ
   ーザプログラムに従って動作する情報処理手段を備え、 前記外部メモリは、さらに前記第２のメモリの前記管理
   プログラムに従って前記第１のメモリから読み出される
   データと前記第３のメモリから読み出される前記データ
   とが所定の関係にあるか否か判断するための判断手段を
   含み、 前記情報処理手段は前記判断手段が前記所定の関係にな
   いと判断したとき前記第１のメモリへのアクセスを禁止
   する手段を含む、情報処理装置。