JP2739197B2 - 複製防止装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は複製防止装置に関す
る。より特定的には、この発明は、パーソナルコンピュ
ータやビデオゲーム装置等の情報処理装置に対して着脱
自在に装着される、外部メモリの複製を防止する複製防
止装置に関する。

【０００２】

【従来技術】情報処理装置に装着される外部メモリに記
録ないし記憶されている情報は、本来の正常な使用状態
では、その情報処理装置によって自由にアクセスされ得
る。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
いずれの外部メモリにおいても、本来の正常な使用状態
ではない場合、たとえばプログラムの不正複製の目的で
も読み出し可能であった。そのため、プログラムの不正
使用等を防止し、その秘密性を厳格に保持する方法がな
かった。

【０００４】すなわち、従来の外部メモリにおいて、そ
の外部メモリが真正なものであるかどうかをチェックす
る方法が、たとえば、昭和６１年１２月２７日，昭和６
２年１月９日，または昭和６２年４月１６日付でそれぞ
れ出願公開された特開昭６１−２９６４３３号，特開昭
６２−３３３１号，または特開昭６２−８２９８７号公
報等において開示されている。これらの公報に開示され
ている技術では、情報処理装置本体と外部メモリの両方
に同じマイクロプロセサを装着しておき、その２つのマ
イクロプロセサの間で所定の演算を行ないその結果を逐
一比較することによって、外部メモリがその情報処理装
置に対して使用を許可された真正なものであるかどうか
をチェックする。

【０００５】しかしながら、このような方法によって
も、なお、外部メモリが本来の使用状態で使用されてい
ない場合のプログラムの読み出しを禁止することはでき
なかった。

【０００６】それゆえに、この発明の主たる目的は、外
部メモリの本来の正常な使用状態ではない場合のプログ
ラムの読み出しを有効に防止し得る、複製防止装置を提
供することである。

【０００７】

【課題を解決するための手段】この発明に従った複製防
止装置は、ユーザメモリ（４２）のからユーザプログラ
ムが進行した場合に得られる所定のデータが読み出され
ているか否かを識別するためのデータを記憶した識別メ
モリ（６６，８６）、識別メモリに記憶されたデータに
基づいてユーザメモリからユーザプログラムが進行した
場合に得られる所定のデータが読み出されているか否か
を識別する識別手段（６６，８８）、中央処理手段が所
定のアドレスデータを発生したときに識別手段の識別動
作の開始を指示する信号を発生する開始手段（６６，７
６，７８）、電源投入或いはリセットを検出する初期状
態検出手段（４６）、および初期状態検出手段が初期状
態を検出したときにユーザメモリの所定の部分を中央処
理手段からアクセス可能にし、かつ識別手段によりユー
ザメモリからユーザプログラムが進行した場合に得られ
る所定のデータが読み出されたことが識別されたときに
ユーザメモリの所定の部分以外も中央処理手段からアク
セス可能にする切換手段（４０，４４，６０，６２）を
備えた複製防止装置である。

【０００８】

【作用】開始手段は、中央処理手段の発生するアドレス
が所定のアドレスになったとき識別手段に対して識別動
作の開始を指示する信号を発生する。識別手段は、開始
手段からの信号に応答して識別メモリから与えられるア
ドレスデータ及びデータと、ユーザメモリに与えられる
アドレスデータ及びユーザメモリから読み出されたデー
タとを比較する。この比較により、識別手段は、ユーザ
メモリからユーザプログラムが進行した場合に得られる
所定のデータが読み出されているか否かを識別する。一
方、初期状態検出手段は、電源投入或いはリセットを検
出する。そして、切り換え手段は、初期状態検出手段が
初期状態を検出したときにユーザメモリの所定の部分を
中央処理手段からアクセス可能にし、かつ識別手段によ
り前記ユーザメモリからユーザプログラムが進行した場
合に得られる所定のデータが読み出されたことが識別さ
れた後にユーザメモリの所定の部分以外も中央処理手段
からアクセス可能にする。

【０００９】

【発明の効果】この発明によれば、切換手段が、初期状
態検出手段により初期状態が検出されたときにユーザメ
モリの所定の部分が中央処理手段によりアクセスされる
ように切換え、識別手段によりユーザメモリからユーザ
プログラムが進行した場合に得られる所定のデータが読
み出されていることが識別されたときにユーザメモリの
所定の部分以外も中央処理手段によりアクセスされるよ
うに切換えるため、識別手段によりユーザメモリからユ
ーザプログラムが進行した場合に得られる所定のデータ
が読み出されていることが識別されるまで、中央処理手
段はユーザメモリの所定の部分以外にアクセスすること
ができない。

【００１０】すなわち、識別手段がユーザメモリからユ
ーザプログラムが進行した場合に得られる所定のデータ
が読み出されないような本来の正常な使用状態でない場
合を識別したときは、中央処理手段がユーザメモリの所
定の部分以外をアクセスすることができないので、ユー
ザメモリ内のデータや情報の全てを読み出すことができ
ない。従って、この発明を用いれば、外部メモリの秘密
性が極めて厳格に保持され得る。さらに、本発明とユー
ザメモリとを１チップのＩＣにより構成すれば、より厳
格に秘密性が保持される。

【００１１】また、識別手段によって識別すべきデータ
が、ユーザメモリのユーザプログラムの実行ないし進行
に関連するデータであるので、従来の「チェックサム」
などの方法に比べて、非常に高い信頼性がある。すなわ
ち、「チェックサム」は、ユーザプログラムが実際に進
行しなくても可能であり、したがって、この方法では、
その結果は完全には信頼できるものとはならない。これ
に対して、この発明に従えば、識別手段で識別すべきデ
ータとしてユーザメモリから実際に読み出されたデータ
が付与されるので、その結果は非常に具体的でかつ信頼
性が高いものとなる。したがって、この発明によれば、
たとえばゲームのためのプログラムやコンピュータ通信
のためのプログラム等の各種情報の不正複製やデータの
改変を防止できるので、秘密性が要求される部の記憶等
に非常に有利な外部メモリが得られる。

【００１２】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【００１３】

【実施例】図１に示す実施例の外部メモリ１０は、接続
コネクタ１２によって、図２に示す情報処理装置すなわ
ちこの実施例ではゲーム機本体１４に装着される。

【００１４】図２を参照して、ゲーム機本体１４には、
コントローラ１６ａおよび１６ｂが接続されるととも
に、テレビジョン受像機ないしＣＲＴ１８が接続され
る。本体１４の基板２０上には、外部メモリ１０に予め
ストアされているプログラムに従ってゲームの進行を制
御するためのマイクロプロセサ２２が装着される。この
マイクロプロセサ２２に、Ｉ／Ｏインタフェース２４を
通して上述のコントローラ１６ａ，１６ｂおよびＣＲＴ
１８が接続される。基板２０上には、さらに、ＰＰＵ
（Picture Processing Unit:画像処理ユニット）２６，
プロテクトプロセサ２８およびクロック発振器３０が接
続される。このようなゲーム機本体１４は、たとえば
「ファミリーコンピュータ」（商標）あるいは「任天堂
エンターテイメントシステム(Nintendo Entertaiment S
ystem:ＮＥＳ」（商標）としてよく知られている。

【００１５】マイクロプロセサ２２としては、たとえ
ば、任天堂株式会社製の集積回路“２Ａ０３”が、ＰＰ
Ｕ２６としては、たとえば、任天堂株式会社製の集積回
路“２Ｃ０３”がそれぞれ利用され得る。また、プロテ
クトプロセサ２８は、たとえば、任天堂株式会社製の集
積回路“１０ＮＥＳ”のような４ビットのマイクロプロ
セサによって構成され得る。

【００１６】マイクロプロセサ２２，ＰＰＵ２６および
プロテクトプロセサ２８は、基板２０上に形成された導
電パターンを通して、接続コネクタ３６のそれぞれの接
続端子に接続される。この接続コネクタ３６がおよび前
述の接続コネクタ１２によって、本体１４に上述の外部
メモリ１０が装着されるのである。

【００１７】図１を参照して、外部メモリ１０には、モ
ニタＲＯＭ３８が設けられ、このモニタＲＯＭ３８は、
たとえば１２８Ｋビットの容量を有し、接続コネクタ１
２を介して、１４ビットのアドレス端子Ａ０〜Ａ１３に
接続されるとともに、８ビットのデータ端子Ｄ０〜Ｄ７
に接続される。このモニタＲＯＭ３８は、そのイネーブ
ル端子ＣＥにバンクコントローラ４０からのイネーブル
信号が与えられることによって、能動化される。そし
て、モニタＲＯＭ３８は、ユーザＲＯＭ４２に記録され
ているユーザプログラムの保護およびそれの管理を行う
とともに、セキュリティ機能を起動し実行するためのモ
ニタモードのためのプログラムを含む。

【００１８】ユーザＲＯＭ４２は、たとえば１Ｍビット
の容量を有し、ユーザモードのための上述のユーザプロ
グラムを含むとともに、本体１４（図２）の性質に応じ
て、ゲームデータや通信制御データ等の本来の使用目的
のためのプログラムをストアする。このユーザＲＯＭ４
２は、上述の１４ビットのアドレス端子Ａ０〜Ａ１３お
よび８ビットのデータ端子Ｄ０〜Ｄ７に接続されるとと
もに、バンクコントローラ４０からのバンク指定データ
を受けるように、３ビットのアドレス端子Ａ１４〜Ａ１
６に接続される。なお、ユーザＲＯＭ４２もまた、その
イネーブル端子ＣＥに与えられるバンクコントローラ４
０からのイネーブル信号によって能動化される。

【００１９】図３を参照して、本体１４（図２）に含ま
れるマイクロプロセサ２２のアドレス空間は、それが８
ビットのマイクロプロセサであるため、“ＦＦＦＦ”〜
“００００”であり、この限られたアドレス空間によっ
て大容量のユーザＲＯＭ４２をアクセスする場合、この
ユーザＲＯＭ４２を複数のバンクに分割して、それぞれ
のバンク毎にアクセスする。そのようなバンクを選択す
るのが上述のバンクコントローラ４０である。ユーザＲ
ＯＭ４２が１２８Ｋビット毎のバンクに分割される場合
には、ユーザＲＯＭ４２はバンク０〜バンク７を含み、
２５６Ｋビット毎のバンクに分割される場合には、バン
ク０〜バンク３を含む。バンクコントローラ４０はバン
クレジスタ４４で保持されたバンクデータに基づいて、
ユーザＲＯＭ４２のバンクを選択的に切り換える。

【００２０】ただし、バンクコントローラ４０は、リセ
ット検出回路４６によってリセット操作がされたことを
検出した場合あるいは電源投入リセットがあった場合に
は、必ず、モニタＲＯＭ３８を本体１４のマイクロプロ
セサ２２からアクセス可能なバンクとして指定する。

【００２１】バンクレジスタ４４は、データバスを介し
て与えられるバンクデータの内下位１ビットが“０”の
とき、アドレス空間“Ｃ０００”〜“ＦＦＦＦ”（ただ
し、１６進表示）でモニタＲＯＭ３８のメモリ空間を指
定し、かつ“８０００”〜“ＢＦＦＦ”で一時的にユー
ザＲＯＭ４２を指定する。このように、モニタモードに
おいてもアドレス空間“８０００”〜“ＢＦＦＦ”で、
一時的または瞬間的にユーザＲＯＭ４２を選択可能にす
るのは、ユーザＲＯＭ４２の或るデータを比較データと
して利用しているためである。また、バンクレジスタ４
４は、バンクデータの下位１ビットが“１”のとき、ア
ドレス空間“８０００”〜“ＦＦＦＦ”でユーザＲＯＭ
４２のいずれか１つまたは２つのバンクを定常的に指定
する。

【００２２】リセット検出回路４６は、図４に示すよう
にＤ形フリップフロップ（以下「Ｄ−ＦＦ」）４８ａ〜
４８ｃおよび５０ａ〜５０ｃをそれぞれ３つずつ縦続接
続したシフトレジスタ４８および５０と、インバータ５
１と、ＡＮＤゲート５２と、ＮＯＲゲート５３と、ＯＲ
ゲート５４とを含む。

【００２３】そして、シフトレジスタ４８および５０に
は、たとえば１．７７８ＭＨｚのシステムクロックφ２
がそれぞれのデータ入力Ｄとして与えられる。各Ｄ−Ｆ
Ｆ４８ａ〜４８ｃおよび５０ａ〜５０ｃには、シフトク
ロックとして、たとえば３．５８ＭＨｚのクロックＣＬ
Ｋが直接またはインバータ５１を介して与えられる。し
たがって、システムクロックφ２またはその遅延された
データが、クロックＣＬＫの立ち上がりでＤ−ＦＦ４８
ａ〜４８ｃに書き込まれ、クロックＣＬＫの立ち下がり
でＤ−ＦＦ５０ａ〜５０ｃに書き込まれる。

【００２４】システムクロックφ２が正常に与えられて
いる場合は、図５（Ｃ）ないし（Ｈ）に示すようになる
ので、ＡＮＤゲート５２およびＮＯＲゲート５３のいず
れも、オール“１”または“０”を検出しない。したが
って、ＯＲゲート５４はリセット検出信号を出力しな
い。

【００２５】一方、システムクロックφ２が３クロック
期間以上欠落して、たとえばローレベルになると、Ｄ−
ＦＦ４８ａ〜４８ｃおよび５０ａ〜５０ｃの全ての出力
がローレベルになる。したがって、ＮＯＲゲート５３か
つしたがってＯＲゲート５４からハイレベルのリセット
検出信号が出力される。システムクロックφ２が３クロ
ック期間以上欠落してハイレベルになると、図５におい
て２点鎖線で示すように、Ｄ−ＦＦ４８ａ〜４８ｃおよ
び５０ａ〜５０ｃの全ての出力がハイレベルになる。し
たがって、ＡＮＤゲート５２かつしたがってＯＲゲート
５４からハイレベルのリセット検出信号が出力される。

【００２６】このようにして、リセット検出回路４６で
は、システムクロックφ２が上述のように３回連続して
欠落すると、リセット操作がかけられた等によって、シ
ステムがリセット状態にあるとして検出する。この検出
出力がＯＲゲート５４から出力される。したがって、図
１に示すＯＲゲート５６からは、電源投入時のリセット
信号ＰＷＲＳＴまたはリセット検出回路４６で検出した
リセット信号を出力する。

【００２７】ＯＲゲート５６からのリセット信号はプロ
テクトプロセサ５８に与えられる。このプロテクトプロ
セサ５８は、先に説明した図２のプロテクトプロセサ２
８と同じであり、先に引用した特開昭６１−２９６４３
３号，特開昭６２−３３３１号あるいは特開昭６２−８
２９８７号に開示されていると同様の演算ないし計算を
行い、この外部メモリ１０がゲーム機本体１４に対して
装着が許可された真正なものであるかどうかを判断す
る。しかしながら、この発明においては、この点は重要
ではないので、ここではその詳細な説明は省略する。

【００２８】暗号レジスタ６０は前述のバンクコントロ
ーラ４０を進めるための特定のコードをストアするため
のレジスタであり、そのコードはモニタＲＯＭ３８から
セットされる。

【００２９】また、ファンクションレジスタ６２は管理
プログラムを実行するモニタモードからユーザプログラ
ムを実行するユーザモードへの切り換えを行うためのレ
ジスタである。このレジスタ６２は、たとえば電源投入
時またはリセット検出時にオール“０”が設定され、そ
の下位１ビット（Ｄ０）が“０”のときモニタＲＯＭ３
８を指定し、“１”のときユーザＲＯＭ４２を指定す
る。

【００３０】モニタＲＯＭ３８がユーザＲＯＭ４２のワ
ーキングエリアにファンクションレジスタ６２およびバ
ンクレジスタ４４のレジスタアドレスをセットするの
で、ユーザＲＯＭ４２において、間接的にこの２つのレ
ジスタアドレスを知ることができ、ユーザがこのレジス
タアドレスを自由にセットできる。しかしながら、ユー
ザがユーザＲＯＭ４２をセットしても、ファンクション
レジスタ６２によってユーザモードからモニタモードに
切り換えることはできない。すなわち、モニタモードの
実行の後でしか、ユーザモードには移行できない。これ
によって、モニタモードにおける後述のチェックを受け
ないでユーザモードに移行してユーザＲＯＭ４２のユー
ザプログラムを実行することは、不可能である。このこ
とも、セキュリティの一環として有効である。

【００３１】なお、前述のバンクレジスタ４４，暗号レ
ジスタ６０およびファンクションレジスタ６２は、とも
に、レジスタアドレスデコーダ６４によって能動化され
る。すなわち、レジスタアドレスデコーダ６４は、外部
メモリ１０の能動化信号ＲＯＭＳＥＬ（＝Ａ１５・φ
２）および１５ビットのアドレス端子Ａ０〜Ａ１４のア
ドレスデータを受け、そのアドレスデータをデコードし
て、それぞれのレジスタ４４，６０および６２を指定
し、そのときモニタＲＯＭ３８から必要なデータないし
コードがその指定されたレジスタにセットされる。

【００３２】次に、この実施例の特徴の一つであるアド
レス・データコンパレータ（以下「ＡＤコンパレータ」
と略称する）６６について説明する。なお、以下に「Ａ
Ｄ」と云うときは、一般的なアナログ／ディジタルの意
味ではなく、アドレス・データを意味するものとして理
解されたい。

【００３３】ＡＤコンパレータ６６には、１４ビットの
アドレス端子Ａ０〜Ａ１３および８ビットのデータ端子
Ｄ０〜Ｄ７が接続されるとともに、１つのアドレス端子
Ａ１４ならびに本体１４からこの外部メモリ１０を能動
化するための信号ＲＯＭＳＥＬが与えられる。さらに、
このＡＤコンパレータ６６には、システムクロックφ２
が与えられる。簡単にいえば、このＡＤコンパレータ６
６は、起動時に、アドレス端子Ａ０〜Ａ１３のアドレス
データとデータ端子Ｄ０〜Ｄ７のデータとを、システム
クロックφ２のｎ分周のクロックレートでサンプリング
し、そのそれぞれを予めストアしているデータと比較
し、１ビットでも不一致が発生すると上述の各レジスタ
４４，６０および６２の書き換えを禁止するとともに、
プロテクトプロセサ５８に不一致の信号を送る。

【００３４】図６を参照して、ＡＤコンパレータ６６は
アドレス端子Ａ０〜Ａ１３およびイネーブル信号ＲＯＭ
ＳＥＬを受けるアドレスバスデータラッチ６８、および
データ端子Ｄ０〜Ｄ７からのデータを受けるデータバス
データラッチ７０を含む。これらラッチ６８および７０
は対応のＡＮＤケート７２および７４によってそのラッ
チタイミングが制御される。また、段落番号００３３に
上述の通り、ＡＤコンパレータ６６はＡ０〜Ａ１３のア
ドレスデータとＤ０〜Ｄ７のデータをシステムクロック
φ２のｎ分周のクロックレートでサンプリングするた
め、アドレスデータとデータをサンプリングする手段で
あるラッチ６８とラッチ７０には、特に図６には示され
ていないが、システムクロックφ２のｎ分周のクロッ
ク、例えばＰＨＩカウンタ８０の出力が与えられる。そ
して、アドレスバスデータラッチ６８に取り込まれたア
ドレスデータはスタートアドレス比較器７６に与えられ
る。

【００３５】スタートアドレス比較器７６には、さら
に、比較スタートアドレス発生器７８から１６ビットの
スタートアドレスが与えられる。そして、スタートアド
レス比較器７６に含まれる比較器７６ａによって、アド
レスバスデータラッチ６８にラッチされたアドレスがそ
の比較スタートアドレスと一致するかどうかを判断し、
一致すると、フリップフロップ７６ｂがセットされる。
そのため、アドレスバスデータラッチ６８にラッチされ
たアドレスデータが比較スタートアドレス発生器７８に
予め設定されたスタートアドレスと一致したとき、フリ
ップフロップ７６ｂからカウンタイネーブル信号が出力
される。

【００３６】カウンタイネーブル信号はＰＨＩ２カウン
タ８０に与えられる。このＰＨＩ２カウンタ８０はシス
テムクロックφ２およびその遅延された信号φ２ＤＬを
そのカウント入力として受け、システムクロックφ２を
ステップデータ発生器８２で設定されるステップ数ｎ毎
に分周した信号φ２／ｎを出力する。そして、このＰＨ
Ｉ２カウンタからの分周されたクロック信号φ２／ｎが
ＡＤメモリアドレスカウンタ８４のカウント入力として
与えられる。

【００３７】ＡＤメモリ８６は、たとえば１Ｋ×２ビッ
トの容量を有し、１Ｋ×１ビットがアドレス記憶領域８
６ａとして、また他の１Ｋ×１ビットがデータ記憶領域
８６ｂとしてそれぞれ規定される。このＡＤメモリ８６
には、ユーザＲＯＭ４２にストアされるユーザプログラ
ムが実際に進行した場合に得られるステップデータ発生
器８２に設定されたステップ数ｎ毎の１０２４プログラ
ムステップ分のアドレスデータおよびそのアドレス内の
データのそれぞれ１ビットがそれぞれの領域８６ａおよ
び８６ｂに書き込まれる。このようなアドレスデータお
よびデータは、ユーザＲＯＭ４２にストアされるユーザ
プログラムをたとえばパーソナルコンピュータ等でシュ
ミレートすることによって、ユーザプログラムができた
段階で予め知ることができる。そして、このＡＤメモリ
８６のアドレスが、ＡＤメモリアドレスカウンタ８４か
らのアドレスデータＡ０〜Ａ９によって指定される。し
たがって、ＡＤメモリアドレスカウンタ８４のアドレス
指定毎に、ＡＤメモリ８６からＡＤアドレスおよびＡＤ
データがアドレス・データ比較器８８の一方入力Ａとし
て与えられる。

【００３８】一方、アドレスバスデータセレクタ９０が
設けられ、このアドレスバスデータセレクタ９０は、ア
ドレスバスデータラッチ６８からのアドレスデータを受
けるとともに、アドレスセレクタデータ発生器９２から
のセレクタデータを受ける。アドレスセレクタデータ発
生器９２は、１５ビットのアドレス端子Ａ０〜Ａ１４の
いずれのビットを比較ビットとして採用するかを表すセ
レクタデータを発生するものであり、したがってアドレ
スバスデータセレクタ９０からは、その指定されたビッ
トのアドレスデータがアドレス・データ比較器８８に与
えられる。

【００３９】同じように、データバスデータセレクタ９
４が設けられ、このデータバスデータセレクタ９４に
は、データセレクタデータ発生器９６から、データ端子
Ｄ０〜Ｄ７のどのビットを比較ビットとして採用するか
を表すデータが与えられる。したがって、データバスデ
ータセレクタ９４からは、その指定されたビットのデー
タが出力され、そのデータビットは、先のアドレスバス
データセレクタ９０からのアドレスデータビットととも
に、アドレス・データ比較器８８の他方入力Ｂに与えら
れる。

【００４０】比較タイミングコントローラ９８は、前述
のシステムクロックφ２およびその遅延信号φ２ＤＬを
受け、主に、アドレス・データ比較器８８における比較
タイミングを規定する比較ストローブ信号を出力する。
したがって、アドレス・データ比較器８８では、比較タ
イミングコントローラ９８からの比較ストローブ信号が
与えられる都度、アドレスバスデータセレクタ９０から
出力されたアドレスデータビットおよびデータバスデー
タセレクタ９４から出力されるデータビットを、ＡＤメ
モリ８６に予めストアされていてかつ読み出されたＡＤ
アドレスおよびＡＤデータと比較する。

【００４１】アドレス・データ比較器８８によって両入
力ＡおよびＢの不一致が検出されると、このアドレス・
データ比較器８８から、ＡＤコンパレータ６６（図１）
の端子Ｒ２１を通して、プロテクトプロセサ５８（図
１）およびバンクレジスタ４４およびファンクションレ
ジスタ６２に対して不一致信号が与えられる。応じて、
このプロテクトプロセサ５８はその出力端子Ｒ１２か
ら、本体１４に含まれるマイクロプロセサ２２にＡＤエ
ラー信号Ｋ２Ｃを出力する。それによって本体１４のマ
イクロプロセサ２２は、この外部メモリ１０を能動化す
るイネーブル信号ＲＯＭＳＥＬを禁止し、それによって
外部メモリ１０が不能動状態に強制される。

【００４２】また、ＡＤコンパレータ６６からの不一致
信号によって、バンクレジスタ４４およびファンクショ
ンレジスタ６２が不能動化される。バンクコントローラ
４０がユーザＲＯＭ４２のバンクを指定するのが禁止さ
れる。

【００４３】なお、図６のＡＤコンパレータ６６を示す
ブロック図において、二重枠で示されるブロック７８，
８２，９２および９６は、製造段階で設定された値を他
人が解析するのを困難にするために、図１に示す各レジ
スタ４４，６０および６２とともに、イオン注入法によ
って書き込まれたＲＯＭまたはいわゆる「ワンタイムＲ
ＯＭ」が用いられる。したがって、これらの回路７８，
８２，９２および９６に不正使用者が適当なデータを書
き込むことはできない。

【００４４】そして、上述の「ワンタイムＲＯＭ」への
プリセット値をユーザＲＯＭ４２の種類に応じて適宜設
定することによって、プリセット値の異なる外部メモリ
との互換を禁止し、それによってユーザＲＯＭ４２だけ
を入れ換えて使用するような、不正使用が確実に防止で
きる。

【００４５】リセット検出回路４６（図１）からのリセ
ット信号がある場合あるいは電源投入リセット信号ＰＷ
ＲＳＴがある場合に、ＯＲゲート５６からリセット信号
が出力され、応じて、図７に示す動作がスタートする。
すなわち、ＯＲゲート５６からリセット信号がプロテク
トプロセサ５８に与えられ、プロテクトプロセサ５８と
本体側のプロテクトプロセサ２８との間でデータの授受
（通信）が行われ、その通信が正常であれば、プロテク
トプロセサ５８から端子Ｒ２０を通してＡＤコンパレー
タ６６に対してスタート指令が与えられる。この状態で
は、バンクコントローラ４０は、モニタＲＯＭ３８を指
定し、したがってマイクロプロセサ２２（図２）はモニ
タＲＯＭ３８に予めストアされている管理プログラムを
実行する。

【００４６】

【００４７】

【００４８】

【００４９】

【００５０】

【００５１】

【００５２】

【００５３】

【００５４】

【００５５】

【００５６】

【００５７】なお、正規の外部メモリ１０であることが
検出された後であっても、ユーザプログラムの実行中に
外部メモリ１０のプロテクトプロセサ５８および本体１
４のプロテクトプロセサ２８のいずれか一方が演算処理
結果の不一致を検出すると、本体１４のプロテクトプロ
セサ２８がマイクロプロセサ２２の書き込みモードおよ
び／または読み出しモードを禁止する。このように、正
規の外部メモリであることが検出された後に、プロテク
トプロセサ２８および５８のいずれかが異常を検出する
場合としては、前述のＡＤ比較動作が実行された後に、
ユーザＲＯＭ４２のデータを複製するために、外部メモ
リ１０を本体から取り外してプログラムデータを出力
（ダンプ）することが考えられる。しかしながら、この
実施例におけるように、外部メモリ１０と本体１４との
両方にプロテクトプロセサ５８および２８を設け、かつ
ＡＤ比較動作後も常にそれによるチェックを行うように
すれば、外部メモリ１０を本体１４から取り外して、た
とえばＲＯＭリーダにかけても、ユーザＲＯＭ４２を読
み出すことはできず、したがって、ユーザＲＯＭ４２の
複製が完全に防止できる。

【００５８】なお、外部メモリ１０は、より好ましく
は、図１に図示の各回路部分が１チップＬＳＩで構成さ
れる。そうすれば、ユーザＲＯＭ４２だけを基板から取
り外して複製したりすることは全く不可能となり、また
接続コネクタ１２を別の情報処理装置を用いて直接アク
セスすることもできない。したがって、完全なプロテク
トが実現できる。

【００５９】また、上述の実施例では、電源投入時また
はリセット検出時にモニタＲＯＭ３８の管理プロテクト
プロセサに基づいてモニタモードを実行し、モニタモー
ドで、正規の外部メモリ１０であることすなわちユーザ
ＲＯＭ４２とモニタＲＯＭ３８およびＡＤコンパレータ
６６とが所定の関係にあることを判断した後、ユーザＲ
ＯＭ４２に切り換えてより一層完全なセキュリティのた
めにプロテクトプロセサ５８および２８によるプロテク
ト動作を実行した。しかしながら、この発明は、このよ
うな実施例に限らず、プロテクトプロセサ２８および５
８を用いないものにも適用できることはいうまでもな
い。この場合でも、モニタＲＯＭ４２およびＡＤコンパ
レータ６６と所定の関係にないユーザＲＯＭ４２に交換
されて接続されても、その不正使用を確実に排除でき
る。

【００６０】

【図面の簡単な説明】

【図１】本願発明の一実施例を示すブロック図である。

【図２】図１の実施例の外部メモリが装着され得るゲー
ム機の一例を示すブロック図である。

【図３】本体のマイクロプロセサのアドレス空間と外部
メモリのモニタＲＯＭおよびユーザＲＯＭのバンクとの
関係を示す図解図である。

【図４】リセット検出回路の一例を示す回路図である。

【図５】図４に図示のリセット検出回路の動作を説明す
るタイミング図である。

【図６】ＡＤコンパレータの一例を示す詳細なブロック
図である。

【符号の説明】

１０・・・外部メモリ １４・・・本体 ２４・・・マイクロプロセサ ２８および５８・・・プロテクトプロセサ ３８・・・モニタＲＯＭ ４０・・・バンクコントローラ ４２・・・ユーザＲＯＭ ６６・・・ＡＤコンパレータ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】中央処理手段を含む情報処理装置に着脱自
   在に装着されかつ前記中央処理手段により実行されるユ
   ーザプログラムを記憶したユーザメモリを含む外部メモ
   リの複製を防止する複製防止装置であって、 前記ユーザメモリから、前記ユーザプログラムが進行し
   た場合に得られる所定のデータが読み出されていること
   を識別するためのデータを記憶した識別メモリ、 前 記識別メモリに記憶されたデータに基づいて前記ユー
   ザメモリから前記ユーザプログラムが進行した場合に得
   られる前記所定のデータが読み出されているか否か識別
   する識別手段、 前記中央処理手段が所定のアドレスデータを発生したと
   きに、前記識別手段の識別動作の開始を指示する信号を
   発生する開始手段、 電源投入或いはリセットを検出する初期状態検出手段、
   および 前記初期状態検出手段が初期状態を検出したときに前記
   ユーザメモリの所定の部分を前記中央処理手段からアク
   セス可能にし、かつ前記識別手段により前記ユーザメモ
   リから前記ユーザプログラムが進行した場合に得られる
   所定のデータが読み出されたことが識別されたときに前
   記ユーザメモリの前記所定の部分以外も前記中央処理手
   段からアクセス可能にする切換手段を備えた、複製防止
   装置。
2. 【請求項２】前記複製防止装置は、前記ユーザメモリを
   含む外部メモリと一体的に構成されかつ前記ユーザメモ
   リを含む１チップのＩＣにより成る、請求項１記載の複
   製防止装置。
3. 【請求項３】前記識別手段が、前記ユーザメモリから前
   記ユーザプログラムが進行した場合に得られる前記所定
   のデータが読み出されなかったことを識別したことに応
   答して、前記中央処理手段による前記ユーザプログラム
   の実行を禁止する禁止手段をさらに備えた、請求項１記
   載の複製防止装置。
4. 【請求項４】前記識別メモリは、前記ユーザメモリに与
   えられるアドレスデータまたは前記ユーザメモリから読
   み出されたユーザプログラムデータのうち少なくとも一
   方のｎステップ毎のデータを記憶した、請求項１記載の
   複製防止装置。
5. 【請求項５】前記ｎステップ毎のデータは、前記ユーザ
   メモリのそれぞれ複数ビットから成るアドレスデータま
   たはユーザプログラムデータのうち所定の１つまたは２
   つ以上のビットから成る、請求項４記載の複製防止装
   置。