JP2576385B2

JP2576385B2 - データ保護装置

Info

Publication number: JP2576385B2
Application number: JP5270718A
Authority: JP
Inventors: 直志小倉
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1993-10-28
Filing date: 1993-10-28
Publication date: 1997-01-29
Anticipated expiration: 2012-01-29
Also published as: EP0651532A3; JPH07129473A; US5544244A; EP0651532A2; KR0137709B1; KR950012223A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ保護装置に関
し、特にコンピュータの外部記憶装置に記憶された該コ
ンピュータの実行プログラムに対するデータ保護装置に
関する。

【０００２】

【従来の技術】従来のコンピュータの外部記憶装置に記
憶されたデータの保護装置および保護方式は、図１４に
示すように外部データ・バス４と内部データ・バス５の
間に復号化回路３４を有している（例えば、特開昭６１
−１６８０６１号公報参照）。

【０００３】図１４に示す従来例では、外部記憶装置２
にデータを書き込む場合、ＣＰＵ３は暗号鍵回路３６を
起動した後、暗号鍵を暗号化回路３５にセットする。こ
れにより、ＣＰＵ３から内部データ・バス５に出力され
た書き込みデータは暗号化回路３５を通過するたびに暗
号化されて外部データ・バス４に出力され外部記憶装置
２に入力される。ＣＰＵ３自体のプログラムを書き込む
場合には暗号鍵回路３６、暗号化回路３５を停止して暗
号化処理を行わないようにする。

【０００４】外部記憶装置から読み出す場合には、暗号
鍵回路３６を起動した後、暗号鍵を復号化回路３４にセ
ットする。これにより、外部記憶装置２から外部データ
・バス４上に出力された暗号化データは復号化回路３４
を通過するたびに元のデータに復号され、内部データ・
バス５をとおしてＣＰＵ３に入力される。ＣＰＵ３のプ
ログラムを読み出す場合にはＣＰＵ３は命令フェッチ制
御線４０により復号化回路３４の動作を停止し、外部デ
ータ・バス４上のデータを、そのまま内部データ・バス
５に出力するように制御する。

【０００５】暗号化回路３５、復号化回路３４、暗号鍵
回路３６の構成は第三者に対して秘密に保持する必要が
ある。

【０００６】以上説明したように図１４に示す従来例で
は、データの暗号化のみでＣＰＵ３自体のプログラムの
暗号化を行わない。

【０００７】ＣＰＵ３自体のプログラムの暗号化を行う
例を図１５に示す。外部データ・バス４と内部データ・
バス５の間に変換テーブル８を有している。

【０００８】変換テーブル８は外部データ・バス４を入
力とし、外部データ・バス４の値を非線形変換または線
形変換した信号を内部データ・バス５に出力する。変換
テーブル８は、外部データ・バス４と同じビット長の非
線形演算または線形演算を行う演算器９と任意に設定可
能なデータである暗号鍵１０とにより構成することがで
きる。例えば４ビット長の場合には図１６に示すような
１対１の非線形変換を行うものとする。非線形演算器９
の例としては特開平０３−２５４５３８号公報や特公昭
５９−４５２６９号公報がある。暗号鍵１０を定数とす
れば変換テーブル８はあらかじめ各入力信号に対応する
出力信号を記憶させた記憶装置により構成することもで
きる。

【０００９】外部記憶装置２には、図７に示すように、
あらかじめ図１６の逆変換テーブルにより非線形変換さ
れた暗号化データが記憶されているものとする。アドレ
ス、データのビット長は説明のためそれぞれ４ビットと
する。以降、「」で挟まれた各データは特に断らない限
り２進数を表すものとする。

【００１０】アドレス「００００」の元のデータ「１０
０１」は暗号化データ「１１０１」に変換される。同様
にアドレス「０００１」の元のデータ「１１１０」は暗
号化データ「１０００」に変換される。ここでアドレス
「００００」とアドレス「００１１」の元のデータはと
もに「１００１」なので暗号化データもともに「１１０
１」で同じになっている。

【００１１】復号時の動作を図１８に示す。

【００１２】外部記憶装置２は、コンピュータ１から読
み出し信号６が入力されると外部アドレス・バス２１の
アドレスに対応した暗号化データを、外部データ・バス
４に出力する。外部データ・バス４の暗号化データは変
換テーブル８により非線形変換されて元のデータとなり
ＣＰＵ３に入力される。変換テーブル８の動作は第三者
に対して秘密に保持する必要がある。

【００１３】１対１変換ではなく１対多の変換を行うデ
ータ秘匿方式の従来例は、図１９に示すように変換テー
ブル８、信号選択回路１１、記憶回路１４、排他的論理
和回路７によりフィードバック・ループを構成する方式
を有している。

【００１４】変換テーブル８は復号化バス４２上の信号
を入力とし、非線形変換または線形変換を行った信号を
信号選択回路１１に出力する。信号選択回路１１は変換
テーブル８の出力信号と、初期値１２と、制御回路４３
からの選択信号１３を入力とし、選択信号１３が入力さ
れている場合は初期値１２を、それ以外の場合は変換テ
ーブル８の出力信号を、記憶回路１４に出力する。初期
値１２は暗号化バス４１と同じビット長の定数である。
記憶回路１４は、信号選択回路１１の出力信号と、制御
回路４３からのラッチ信号４４を入力とし、ラッチ信号
４４が入力されている場合は信号選択回路１１の出力信
号を、それ以外の場合は直前のラッチ信号４４が入力さ
れていた時に記憶回路１４が出力していた信号を、排他
的論理和回路７に出力する。排他的論理和回路７は暗号
化バス４１と記憶回路１４からの信号を入力とし、暗号
化バス４１と記憶回路１４の出力信号の排他的論理和演
算をした演算結果を復号化バス４２に出力する。制御回
路４３は復号動作開始時に選択信号１３を信号選択回路
に出力し、暗号化バス４１のデータの各１語を変換する
直前ごとにラッチ信号４４を記憶回路１４に出力する。

【００１５】変換テーブル８は、暗号化バス４１と同じ
ビット長の非線形演算または線形演算を行う演算器９と
任意に設定可能なデータである暗号鍵１０とにより構成
することができる。例えば４ビット長の場合には図２０
に示すような１対１の非線形変換を行うものとする。暗
号鍵１０を定数とすれば変換テーブル８はあらかじめ各
入力信号に対応する出力信号を記憶させた記憶装置によ
り構成することもできる。

【００１６】暗号化バス４１の暗号化データ列の生成手
段を図２１に示す。本例では、暗号化バスのビット幅と
して４ビット、変換テーブルとして図２０の変換テーブ
ルを用い、元のデータ列の各１語に、時系列順に１、
２、３とデータ番号を便宜的に割り当てるものとする。
初期値１２は定数「１１０１」とする。

【００１７】データ番号１の元のデータ「１００１」を
暗号化するときには、初期値１２「１１０１」と排他的
論理和演算をし、「０１００」を暗号化データとして得
る。データ番号２の元のデータ「１１１０」を暗号化す
るときには、データ番号１の元のデータ「１００１」を
変換テーブルにより変換した値「１１０１」と、データ
番号２の元のデータ「１１１０」を排他的論理和演算を
し、「００１１」を暗号化データとして得る。同様に、
データ番号３の元のデータ「００１１」を暗号化すると
きには、データ番号２の元のデータ「１１１０」を変換
テーブルにより変換した値「１０００」と、データ番号
３の元のデータ「００１１」を排他的論理和演算をし、
「１０１１」を暗号化データとして得る。

【００１８】つまりｎを自然数としデータ番号ｎの元の
データ、暗号化データをそれぞれ元のデータ（ｎ）、暗
号化データ（ｎ）と表し、変換テーブルによる変数をｆ
で表すと、データ番号ｎの元のデータは次の式により暗
号化される。

【００１９】暗号化データ（ｎ）＝元のデータ（ｎ）
ｘｏｒｆ（元のデータ（ｎ−１））元のデータ（０）＝初期値ここで元のデータ（１）と元のデータ（４）はともに
「１００１」で同じだが、暗号化データはそれぞれ「０
１００」、「１１１０」と異なる値に変換されている。

【００２０】図１９の動作を図２２を用いて説明する。

【００２１】復号動作開始時には、制御回路４３は選択
信号１３を信号選択回路１１に、ラッチ信号４４を出力
する。これにより記憶回路１４の記憶データは初期値１
２「１１０１」となる。

【００２２】暗号化バス４１上の暗号化データ（１）
「０１００」は、記憶回路１４の記憶データ「１１０
１」と排他的論理和回路７により排他的論理和演算さ
れ、演算の結果得られる元のデータ（１）である「１０
０１」が復号化バスに出力される。元のデータ（１）で
ある「１００１」は変換テーブル８によりｆ（元のデー
タ（１））「１１０１」となる。暗号化バス４１上の暗
号化データ（２）「００１１」は、排他的論理和回路７
により記憶回路１４の記憶データ「１１０１」と排他的
論理和演算され、演算の結果得られる元のデータ（２）
である「１１１０」が復号化バス４２に出力される。元
のデータ（２）「１１１０」は変換テーブル８によりｆ
（元のデータ（２））「１０００」に変換され、信号選
択回路１１に入力される。

【００２３】同様に、暗号化データ（３）の復号化を行
う前に制御回路４３はラッチ信号４４を記憶回路１４に
出力し、記憶回路１４の記憶データはｆ（元のデータ
（２））「１０００」となる。暗号化バス４１上の暗号
化データ（３）「１０１１」は、排他的論理和回路７に
より記憶回路１４の記憶データ「１０００」と排他的論
理和演算され、演算の結果得られる元のデータ（３）で
ある「００１１」が復号化バス４２に出力される。

【００２４】つまり、暗号化データ（ｎ）は次の式によ
り元のデータ（ｎ）に復号される。

【００２５】元のデータ（ｎ）＝暗号化データ（ｎ）ｘｏｒｆ（元のデータ（ｎ−１）） ……（式１）元のデータ（０）＝初期値式１に示すとおり、暗号化データ（ｎ）を元のデータ
（ｎ）に復号するには元のデータ（ｎ−１）が必要だ
が、元のデータ（ｎ−１）を得るには元のデータ（ｎ−
２）が必要となる。つまり暗号化データ（ｎ）を復号す
るにはｎ以前のすべての元のデータが必要となるため、
暗号化バス４１上の暗号化データから元のデータを推測
することは非常に困難であり暗号強度は高い。

【００２６】変換テーブル８の内容は第三者に対して秘
密に保持する必要がある。初期値１２も秘密に保持する
ことが望ましいが、復号時には元のデータ（１）にしか
用いないため、公開しても暗号強度への影響は比較的小
さい。したがって初期値１２は外部からディップ・スイ
ッチなどにより設定することも可能である。

【００２７】

【発明が解決しようとする課題】図１４に示す第一の従
来例では、プログラムの秘匿化ができないという問題点
があった。また、外部データバス４と内部データ・バス
５の間に復号化回路３４が挿入されているため、次に説
明する図１５に示す第二の従来例と同じ問題点を有す
る。

【００２８】図１５に示す第二の従来例では、外部デー
タ・バス４と内部データ・バス５の間に変換テーブル８
が挿入されているので信号処理に要する時間は変換テー
ブル８の参照時間が支配的となる。暗号鍵１０を定数と
し、あらかじめ各入出力信号に対する出力信号を記憶さ
せた記憶装置により変換テーブル８を構成し、変換テー
ブル８を現在最先端の０．５μｍ〜０．８μｍルールの
ＣＭＯＳプロセスを用いて作成した場合でも、参照時間
は少なくとも２０ｎｓ以上は必要である。

【００２９】したがって外部記憶装置からの読み出し時
間が３０ｎｓ〜１００ｎｓ程度と高速な、近年の外部記
憶装置２とＣＰＵ３のシステム構成の場合には、変換テ
ーブル８の参照時間２０ｎｓが外部記憶装置２からの読
み出し時間に対して無視できなくなり、第二の従来例に
よりプログラムの秘匿化を行うにはＣＰＵ３にウエイト
をかける、または動作周波数を下げなければならず、結
果としてコンピュータ１の性能を大きく低下させるとい
う欠点があった。

【００３０】また、外部データ・バス４上の暗号化デー
タと、内部データ・バス５上の元のデータが１対１に対
応しているため、プログラムの秘匿化の場合、各命令の
使用頻度に差があることを利用すると、第三者が外部デ
ータ・バス４上の暗号化データから元のデータを推測す
ることは、比較的容易である。例えば暗号化データ列中
で最も出現頻度の大きい暗号化データが、転送命令に対
応するだろうと推測することができる。したがって、外
部データ・バス４が８ビット幅程度のコンピュータ１の
場合、すべてを推測する計算量は非常に小さく暗号強度
は低いという問題点があった。

【００３１】図１９に示した第三の従来例の場合には、
１対多への変換であり第二の従来例の問題点はない。暗
号化バス４１と復号化バス４２の間には排他的論理和回
路７が挿入されているのみであり、排他的論理和回路７
の遅延時間は現在の０．５μｍ〜０．８μｍルールのＣ
ＭＯＳプロセスで構成した場合数ｎｓ程度であり、近年
の高速な外部記憶装置２の読み出し時間に対しても無視
できる程度である。また、元のデータ（ｎ）を得るため
に変換テーブル８に暗号化データ（ｎ）を入力する第二
の従来例と異なり、第三の従来例では元のデータ（ｎ）
を得るために変換テーブル８に入力するのは元のデータ
（ｎ−１）である。したがって変換テーブル８の出力信
号を参照するのは変換テーブル８に入力してから１読み
出し周期後となり、変換テーブル８の遅延時間が外部記
憶装置２からの読み出し動作に影響を与えることはな
く、第二の従来例のようにＣＰＵ３の性能を低下させる
こともない。

【００３２】ただし、第三の従来例の場合には、式１に
示すとおり、暗号化データ（ｎ）を元のデータ（ｎ）に
復号するには元のデータ（ｎ−１）が必要だが、元のデ
ータ（ｎ−１）を得るには元のデータ（ｎ−２）が必要
となる。つまり例えば図２２の暗号化データ（７）を復
号するには暗号化データ（１）から暗号化データ（６）
までのすべての暗号化データが、データ番号の順番で復
号されていなければならない。

【００３３】これに対して、ほとんどのプログラムは分
岐命令を有しているため、外部記憶装置から読み出され
るデータはアドレスの順番で読み出されるとは限らない
ため、第三の実施例を適用することは非常に困難であ
る。

【００３４】例えば図２２のデータ番号をアドレスとみ
なし、アドレス４の元のデータがアドレス７への分岐命
令の場合、アドレス１、２、３、４と順番に暗号化デー
タを復号した後、アドレス５の暗号化データではなくア
ドレス７の暗号化データを復号しようとするが、アドレ
ス６の元のデータが記憶回路１４に記憶されていないた
め正しく復号することができない。

【００３５】したがって第三の実施例は、コンピュータ
のプログラムの秘匿化に適用することは非常に困難であ
るという問題点を有する。

【００３６】

【課題を解決するための手段】本発明のデータ保護装置
およびデータ保護方式は、１以上のデータ系列の暗号化
データを記憶し指定されたアドレスに従って出力する外
部記憶装置と、外部記憶装置から暗号化データを入力し
データを復号する復号演算装置と、復号演算装置により
復号されたデータを入力し処理するＣＰＵと、ＣＰＵか
ら入力されたアドレスを受けて外部記憶装置にアドレス
を出力するアドレス制御回路を備え、前記復号演算装置
は各データ系列の先頭アドレスの暗号化データの復号に
は初期化パラメータを用いて復号を行い、先頭アドレス
以外の暗合化データの復号には直前のアドレスの復号さ
れたデータを基にパラメータを合成して復号を行い、前
記アドレス制御回路は、ＣＰＵより入力したアドレスの
不連続を検出する検出手段と、前記アドレス不連続検出
により、ＣＰＵへの復号データの入力を保留し、不連続
となった新たに指定するアドレスの属するデータ系列の
先頭アドレスから当該不連続アドレスまで順次暗号化デ
ータの読み出しと復号を行わしめ、当該不連続アドレス
のデータの復号完了後前記保留を解除し、ＣＰＵの復号
データの入力を再開させる制御手段を有する。

【００３７】

【実施例】次に本発明について図面を参照して説明す
る。

【００３８】図１は本発明の第一の実施例の構成を示す
ブロック図である。

【００３９】変換テーブル８は内部データ・バス５上の
信号を入力とし、非線形変換または線形変換を行った信
号を信号選択回路１１に出力する。信号選択回路１１は
変換テーブル８の出力信号と、初期値１２と、アドレス
制御回路１５からの選択信号１３を入力とし、選択信号
１３が入力されている場合は初期値１２を、それ以外の
場合は変換テーブル８の出力信号を、記憶回路１４に出
力する。初期値１２は外部データ・バス４と同じビット
長の定数である。記憶回路１４は、信号選択回路１１の
出力信号と、アドレス制御回路１５からの読み出し信号
６を入力とし、読み出し信号６が有効のときには信号選
択回路１１の出力信号を、読み出し信号６が無効のとき
には直前の読み出し信号６が有効のときに記憶回路１４
が出力していた信号を、排他的論理和回路７に出力す
る。排他的論理和回路７は外部データ・バス４と記憶回
路１４からの信号を入力とし、外部データ・バス４と記
憶回路１４の出力信号の排他的論理和演算をした演算結
果を内部データ・バス５に出力する。アドレス制御回路
１５はＣＰＵ３からの内部アドレス・バス１６と内部読
み出し信号１７と分岐信号１８と読み出しクロック信号
１９を入力とし、外部記憶回路２に外部アドレス・バス
２１と読み出し信号６を出力し、記憶回路１４に読み出
し信号６を出力し、ＣＰＵ３に対しＢＵＳＹ信号３を出
力する。

【００４０】外部記憶装置２には一つまたは複数のデー
タ系列が暗号化されてあらかじめ記憶されている。各デ
ータ系列長は等しく、ここでは４とする。また各データ
系列の先頭データのアドレスのうち、データ系列長に相
当する下位ビットは互いに等しいものとする。ここでは
データ系列長を４としたので下位２ビットは互いに等し
いことになり、ここでは「００」とする。

【００４１】ＣＰＵ３は外部記憶装置２からのデータの
１語読み出し動作ごとに内部アドレス・バス１６と内部
読み出し信号１７を出力し、分岐命令を実行して内部ア
ドレス・バス１６が不連続になると分岐信号１８を出力
し、内部読み出し信号１７に周期も等しく読み出し動作
保留中も出力される読み出しクロック信号１９を出力す
る。また、ＣＰＵ３はＢＵＳＹ信号２０が有効の時には
外部記憶装置２に対する読み出し動作を保留する。

【００４２】アドレス制御回路１５は内部アドレス・バ
ス１６と外部アドレス・バスが等しくない期間ＢＵＳＹ
信号２０を出力する。

【００４３】分岐信号１８が入力されると、外部記憶装
置２に記憶されている暗号データ系列の系列長に相当す
るビット数の外部アドレス・バス２１の下位ビット数を
その暗号データ系列の先頭アドレスの系列長に相当する
下位ビットに変更して外部アドレス・バス２１に出力す
るとともに選択信号１３を出力する。ここでは分岐信号
１８が入力されるごとに外部アドレス・バス２１の下位
２ビットを「００」に変更する。また、内部読み出し信
号１７または、ＢＵＳＹ信号２０が有効の間は読み出し
クロック信号１９を読み出し信号６として出力する。こ
れによりＣＰＵ３が読み出し動作を保留している期間も
外部記憶装置２からは暗号データ系列が読み出されるこ
とになる。

【００４４】変換テーブル８は、外部データ・バス４と
同じビット幅の非線形演算または線形演算を行う演算器
９と任意に設定可能なデータである暗号鍵１０とにより
構成することができる。例えば４ビット幅の場合には図
２０に示すような１対１の非線形変換を行うものとす
る。暗号鍵１０を定数とすれば変換テーブル８はあらか
じめ各入力信号に対応する出力信号を記憶させた記憶装
置により構成することもできる。

【００４５】変換テーブル８、信号選択回路１１、初期
値１２、選択信号１３、記憶回路１４、排他的論理和回
路７の動作は第三の従来例と同様である。

【００４６】アドレス制御回路１５の一構成例を図２
に、信号波形図を図３に示す。ここでは暗号データ系列
の系列長は１６、各系列の先頭アドレスの下位４ビット
は「００００」とし、外部アドレス・バス２１のビット
幅は１６とする。

【００４７】４ビット・カウンタ２２にはリセット信号
として分岐信号１８が、カウント・読み出しクロック信
号として読み出し信号６が入力され、そのカウンタ出力
信号２７を４ビット・セレクタ２４に出力する。４ビッ
ト・セレクタ２４は内部アドレス・バス１６の下位４ビ
ットと、カウンタ出力信号２７とＢＵＳＹ信号２０を入
力とし、ＢＵＳＹ信号２０が有効のときにはカウンタ出
力信号２７を、ＢＵＳＹ信号２０が無効の時には内部ア
ドレス・バス１６の下位４ビットを外部アドレス・バス
の下位４ビットに出力する。比較回路２３は内部アドレ
ス・バス１６の下位４ビットとカウンタ出力信号２７を
入力とし、２つの入力信号が等しくない場合ＢＵＳＹ信
号を出力する。０判定回路２５はカウンタ出力信号２７
を入力とし、入力が０の場合には選択信号１３を出力す
る。

【００４８】１ビット・セレクタ２６は内部読み出し信
号１７と読み出しクロック信号１９とＢＵＳＹ信号２０
を入力とし、ＢＵＳＹ信号２０が有効の時には読み出し
クロック信号１９を、無効の時には内部読み出し信号１
７を外部読み出し信号６に出力する。

【００４９】図３の信号波形図を用いてアドレス制御回
路１５の動作を説明する。以降、特に断らない限りＨで
終わる数は１６進数を表すものとする。

【００５０】ＣＰＵ３がアドレス１２４２Ｈで分岐命令
を実行し、アドレス３４３２Ｈに分岐した場合を例とし
て説明する。

【００５１】アドレス１２４２Ｈまでは順次連続してデ
ータ系列を読み込むため分岐信号１８は入力されず、カ
ウンタ出力信号２７と内部アドレス・バス１６の下位ビ
ットは一致している。アドレス１２４０Ｈになると新し
い暗号データ系列に移行するため選択信号１３を出力す
る。

【００５２】アドレス１２４２Ｈからアドレス３４３２
Ｈに分岐するとＣＰＵ３から分岐信号が入力され４ビッ
ト・カウンタ２２が０にリセットされ選択信号１３が出
力されるとともに、カウンタ出力信号２７が内部アドレ
ス・バス１６の下位４ビットと一致しなくなるためＢＵ
ＳＹ信号２０が発生する。外部アドレス・バス２１は３
４３０Ｈとなり、以後は読み出し信号６により外部アド
レス・バス２１は３４３１Ｈ、３４３２Ｈと変化してい
く。このとき外部記憶装置２から暗号化データ系列が読
み出されて行くが、３４３０Ｈ、３４３１Ｈのときには
ＢＵＳＹ信号２０がＣＰＵ３に入力されているため内部
データ・バス５の値は読み込まれない。以降外部アドレ
ス・バス２１が３４３２Ｈとなるとカウンタ出力信号２
７と内部アドレス・バス１６の下位４ビットが一致する
ためＢＵＳＹ信号２０が無効となりＣＰＵは読み出し動
作を再開する。

【００５３】ここで、アドレス３４３２Ｈでなくアドレ
ス３４３０Ｈに分岐する場合には、カウンタ出力信号２
７と内部アドレス・バス１６の下位４ビットが一致する
ためにＢＵＳＹ信号２０は発生せず、選択信号１３のみ
が出力されることになる。

【００５４】暗号化データ系列の生成手順を図４に示
す。図４の例では、アドレス、データのビット幅はとも
に４ビットとする。変換テーブルは図５の変換テーブル
を用いる。初期値１２は定数「１１０１」とする。ま
つ、暗号データ系列の系列長は４、各系列の先頭アドレ
スの下位２ビットは「００」とする。

【００５５】図４のとおり、アドレスの下位２ビットが
「００」になるたびに元のデータ系列と排他的論理和を
とるデータを初期値「１１０１」に変更することのみが
第三の従来例と異なり、系列長が４の暗号データ系列を
生成する動作は従来例と同様である。

【００５６】本発明の第一の実施例の分岐命令を実行し
ない場合の動作を図６〜図８を用いて説明する。図６は
分岐命令を実行しない場合の信号波形図であり、図８は
このときのデータの流れを示す図である。

【００５７】暗号化データ系列の生成時の動作の説明の
場合と同様、アドレス、データのビット幅はともに４ビ
ットとする。変換テーブルとして図７の変換テーブルを
用いる。初期値１２は定数「１１０１」とする。また、
暗号データ系列の系列長は４、各系列の先頭アドレスの
下位２ビットは「００」とする。

【００５８】分岐命令を実行しないため分岐信号１８は
発生せず、ＣＰＵ３が出力する内部アドレス・バス１６
とアドレス制御回路１５が出力する外部アドレス・バス
２１の内容は常に一致している。このためアドレス制御
回路１５はＢＵＳＹ信号２０を出力せず、ＣＰＵ３は読
み出し動作を保留せず内部データ・バス５上の元のデー
タ系列を内部読み出し信号１７に応じて読み込んでい
る。外部アドレス・バス２１の下位２ビットが「００」
になるごとに選択信号１３を信号選択回路１３に出力
し、内部データ・バス５と排他的論理和をとるデータを
初期値「１１０１」に変更する。

【００５９】図８より系列長４の各データ系列の中のデ
ータの流れは第三の従来例と同様であり、各暗号データ
系列がすべて正しく元のデータに復号されることが分か
る。

【００６０】本発明の第一の実施例の分岐命令を伴う場
合の動作を図９〜図１１を用いて説明する。図９は分岐
命令を伴う場合の信号波形図であり、図１１はこのとき
のデータの流れを示す図である。ここでは、アドレス
「００００」からアドレス「００１０」まで順次外部記
憶装置２から読み出し、アドレス「００１０」で分岐命
令を実行する結果アドレス「０１１０」に分岐する場合
を例に説明する。

【００６１】暗号化データ系列の生成時の動作の説明の
場合と同様、アドレス、データのビット幅はともに４ビ
ットとする。変換テーブルとして図１０の変換テーブル
を用い、初期値１２は定数「１１０１」とする。また、
暗号データ系列の系列長は４、各系列の先頭アドレスの
下位２ビットは「００」とする。

【００６２】アドレス「００００」からアドレス「００
１０」までは分岐命令を伴わずに順次読み出すため、分
岐信号１８が発生せずＣＰＵ３が出力する内部アドレス
・バス１６とアドレス制御回路１５が出力する外部アド
レス・バス２１の内容は常に一致している。図１１から
この場合のデータの流れは第三の実施例と同じであり、
暗号化データが元のデータに正しく復号されていること
が分かる。

【００６３】ＣＰＵ３は内部データ・バス５からアドレ
ス「００１０」の元のデータを読み込んだ後アドレス
「０１１０」への分岐命令を実行するため、分岐信号１
８を出力し、内部アドレス・バス１６に「０１１０」を
出力し、外部記憶装置２からアドレス「０１１０」の暗
号化データを読み出そうとする。しかし、分岐信号１８
により外部アドレス・バス２１の下位２ビットは「０
０」となるため、アドレス制御回路１５は外部アドレス
・バス２１に「０１００」を出力するとともに信号選択
回路１１に選択信号１３を出力する。また内部アドレス
・バス１６と外部アドレス・バス２１が一致しないので
アドレス制御回路１５がＣＰＵ３にＢＵＳＹ信号２０を
出力するため、ＣＰＵ３は読み出し動作を保留する。

【００６４】選択信号１３によって記憶回路１４の記憶
データが演算器８の出力ではなく初期値１２となってい
るため、下位２ビットが「００」から始まる新しい暗号
データ系列の先頭データであるところのアドレス「０１
００」の暗号化データは排他的論理和回路７により正し
く元のデータに復号され内部データ・バスに出力され
る。

【００６５】この後、ＣＰＵ３は読み出し動作を保留状
態だが、アドレス制御回路１５は読み出しクロック信号
１９に従って外部アドレス・バス２１に「０１０１」と
読み出し信号４を出力し、外部記憶装置２からの読み出
し動作を続行する。

【００６６】ＣＰＵ３が読み出し動作を保留している間
に内部データ・バス７上に出力されたアドレス「０１０
０」の元のデータと、アドレス「０１０１」の元のデー
タは、ＣＰＵ３の動作に影響を与えることはなく、次の
暗号化データを復号するために演算器８に入力されるだ
けである。

【００６７】アドレス制御回路１５が読み出しクロック
信号１９に従い外部アドレス・バス２１に「０１１０」
を出力すると、外部アドレス・バス２１と内部アドレス
・バス１６が一致するためＢＵＳＹ信号２０が無効とな
りＣＰＵ３は読み出し動作を再開する。

【００６８】ここで分岐命令による分岐先アドレス「０
１１０」の暗号化データは、すでにアドレス「０１０
１」の暗号化データが元のデータに復号されているため
に、第三の従来例の場合と異なり、正しく元のデータに
復号されて内部データ・バス５に出力され、読み出し動
作を再開したＣＰＵ３に読み込まれる。

【００６９】以降の動作は次の分岐命令を実行するまで
の間、図６〜図８で前述した動作と同様である。

【００７０】以上説明した通り、本発明のデータ保護回
路は分岐処理を伴う場合でも、従来例と異なり、暗号化
データ系列を元のデータ系列に正しく復号することがで
きる。

【００７１】図１２は本発明の第二の実施例の構成を示
すブロック図である。

【００７２】本実施例では、アドレス制御回路１５の替
わりにキャッシュ・コントローラ２８とキャッシュ・メ
モリ２９とＣＰＵデータ・バス３０を有しており、その
他は、第一の実施例と同様である。キャッシュ・コント
ローラ２８はフェッチ・バイパス・リプレース動作を行
わないものとする。

【００７３】外部記憶装置２には一つまたは複数のデー
タ系列が暗号化されてあらかじめ記憶されている。各デ
ータ系列長は等しく、また各系列の先頭アドレスはデー
タ系列長に相当する下位ビット数だけ等しい。

【００７４】キャッシュ・コントローラ２８は、ＣＰＵ
３からの内部アドレス・バス１６、内部読み出し信号１
７、分岐信号１８、読み出しクロック信号１９を入力と
し、外部アドレス・バス２１と読み出し信号６とＣＰＵ
データ・バス３０と選択信号１３を出力する。またキャ
ッシュ・メモリ２９に対して任意に読み書きが可能であ
る。ＣＰＵ３が読み出し動作を行い内部アドレス・バス
１６に読み出しアドレスを出力すると、キャッシュ・コ
ントローラ２８はその読み出しアドレスの元のデータが
キャッシュ・メモリ２９に記憶されているかどうかを判
別し、記憶されている場合には該当する元のデータをＣ
ＰＵデータ・バス３０に出力する。キャッシュ・メモリ
２９に記憶されていない場合、キャッシュ・コントロー
ラ２８は選択信号１３を出力するとともに外部記憶装置
２１から該当アドレスを含む暗号化データ系列をその系
列の先頭アドレスからその系列の最終アドレスまで読み
出す動作を行い、その間ＢＵＳＹ信号２０を出力してＣ
ＰＵ３の読み出し動作を停止させる。このとき外部記憶
装置２から読み出された暗号化データ系列は第一の従来
例と同様に正しく元のデータ系列に復号されて内部デー
タ・バス５に出力され、キャッシュ・コントローラ２８
によって順次キャッシュ・メモリ２９に書き込まれる。
キャッシュ・コントローラ２８は該当アドレスを含む暗
号化データ系列をその最終アドレスまで復号してキャッ
シュ・メモリ２９に書き込むと、ＢＵＳＹ信号２０を無
効にしてＣＰＵ３の読み出し動作を再開させる。このと
きは内部アドレス・バス１６上のアドレスに対応する元
のデータがキャッシュ・メモリ２９に記憶されているの
で、キャッシュ・コントローラ２８は該当データをキャ
ッシュ・メモリから読み出し、ＣＰＵデータ・バス３０
に出力する。

【００７５】以上説明したように、キャッシュ・メモリ
２９を有するコンピュータ１では、キャッシュ・コント
ローラ２８の動作を活用することによりアドレス制御回
路１５を特に有さなくとも本発明のデータ保護装置を構
成することができる。

【００７６】図１３は本発明の第三の実施例の構成を示
すブロック図である。

【００７７】本実施例は、初期値１２の替わりに第２の
変換テーブル３１を有する他は、第一の実施例と同様で
ある。

【００７８】第２の変換テーブル３１は外部アドレス・
バス２１上の信号を入力とし、非線形変換または線形変
換を行った信号を信号選択回路１１に出力する。

【００７９】第２の変換テーブル８は、外部データ・バ
ス４と同じビット幅の出力を有する非線形演算または線
形演算を行う第２の演算器３２と任意に設定可能なデー
タである第２の暗号鍵３３とにより構成することができ
る。第２の暗号鍵３３を定数とすれば第２の変換テーブ
ル３１はあらかじめ各入力信号に対応する出力信号を記
憶させた記憶装置により構成することもできる。

【００８０】外部記憶装置２に記憶された各暗号化デー
タ系列の先頭データは、その先頭データのアドレスを第
２の変換テーブル３１に入力したときの出力信号により
暗号化されているものとする。

【００８１】各暗号化データ系列の先頭アドレスはそれ
ぞれ異なるため、各暗号化データ系列の先頭データはそ
れぞれ異なる信号により暗号化されることになる。

【００８２】第三の実施例の動作は、信号選択回路１１
が選択信号１３が入力されている場合に出力する信号
が、初期値１２ではなく、外部アドレス・バス２１を入
力とした第２の変換テーブル３１の出力信号であること
が異なる他は、第一の実施例と同様である。

【００８３】第一の実施例、第二の実施例では、各暗号
化データ系列の先頭データは一定の初期値１２と排他的
論理和演算をとることにより暗号化、復号化されていた
ため、各暗号化データ系列の先頭データの暗号化データ
と元のデータの間には従来例２と同様に１対１対応が存
在する。このため多数の暗号化データ系列を有する外部
記憶装置２の場合には暗号強度が低下する一因になり得
る。

【００８４】しかし、第三の実施例では各暗号化データ
系列の先頭データは、それぞれ異なる先頭アドレスを入
力とした第２の変換テーブル３１の出力信号で排他的論
理和されるため、各暗号化データ系列の先頭データの暗
号化データと元のデータの間には１対１対応がなく、１
対多対応となり、第一の実施例、第二の実施例に比べて
暗号強度を向上させることができる。

【００８５】

【発明の効果】本発明による効用として次のものが挙げ
られる。

【００８６】第一に、本発明の解読のための計算量と、
第一の従来例および第二の従来例の解読のための計算量
の比率は少なくとも次の値以上となる。

【００８７】従来例に対する解読計算量の比率＝（２の
（外部データ・バス４のビット幅）乗）の（暗号化デー
タ系列長−１）乗例えば外部データ・バス４のビット幅が８で、暗号化デ
ータ系列長が４の場合、暗号強度は１０⁷倍以上となり
実用上解読される心配はない。

【００８８】第二に、本発明では、外部データ・バス４
と内部データ・バス５の間には排他的論理和回路７を一
段を挿入するのみであり、外部データ・バス４と内部デ
ータ・バス５の間の遅延は無視できるほど小さく、動作
クロックが５０ＭＨｚ以上の高速なＣＰＵ３に適用する
ことも容易である。

【００８９】従来例では、外部データ・バス４と内部デ
ータ・バス５の間に変換テーブル８が挿入されていたた
め遅延時間が非常に大きく、せいぜい動作クロックが５
ＭＨｚ程度のＣＰＵ３にしか適用できなかった。

【００９０】第三に、本発明のデータ保護装置の回路規
模は、従来例と比べてほとんど増加していない。暗号鍵
１０、第２の暗号鍵３３を定数としてあらかじめ変換テ
ーブル８、第２の変換テーブル３１を用意すれば、８ビ
ット・データ・バスの場合、５１２バイトのＲＯＭとお
よそ１０００ゲート程度で構成できる。

【００９１】暗号強度の観点から比較すると、本発明と
同程度の暗号強度を得るために、第２の従来例の変換テ
ーブル８に特開平０３−２５４５３８号公報または特公
昭５９−４５２６９号公報を用いた場合には、構成に１
０万ゲート以上が必要である。

【００９２】以上説明したとおり、本発明を用いれば外
部記憶装置の安全かつ高速なデータ保護装置を安価に構
成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図。

【図２】図１に示すアドレス制御回路のブロック図。

【図３】図２に示すアドレス制御回路の動作を説明する
信号波形図。

【図４】図１に示す外部記憶装置に記憶されるデータの
暗号処理の動作を説明する流れ図。

【図５】図４で示した変換テーブルの一例。

【図６】図１に示す実施例の分岐命令を実行しない場合
の動作を説明する信号波形図。

【図７】図６の説明で用いる図１に示す変換テーブルの
一例。

【図８】図６の説明を補足するための流れ図。

【図９】図１に示す実施例の分岐命令を実行した場合の
動作を説明する信号波形図。

【図１０】図９の説明で用いる図１に示す変換テーブル
の一例。

【図１１】図９の説明を補足するための流れ図。

【図１２】本発明の第二の実施例の構成を示すブロック
図。

【図１３】本発明の第三の実施例の構成を示すブロック
図。

【図１４】従来例の構成を示すブロック図。

【図１５】第二の従来例の構成を示すブロック図。

【図１６】図１５の説明で用いる図１５に示す変換テー
ブルの一例。

【図１７】図１５に示す外部記憶装置に記憶されている
データの暗号処理の動作を説明する流れ図。

【図１８】図１５の動作を説明する流れ図。

【図１９】第三の従来例の構成を示すブロック図。

【図２０】図１９の説明に用いる図１１ａに示す変換テ
ーブルの一例。

【図２１】図１９に示す暗号化バス上の暗号化データの
作成手順を示す流れ図。

【図２２】図１９の動作を説明する流れ図。

【符号の説明】

１コンピュータ２外部記憶装置３ＣＰＵ４外部データ・バス５内部データ・バス６読み出し信号７排他的論理和回路８変換テーブル９演算器１０暗号鍵１１信号選択回路１２初期値１３選択信号１４記憶回路１５アドレス制御回路１６内部アドレス・バス１７内部読み出し信号１８分岐信号１９読み出しクロック信号２０ＢＵＳＹ信号２１外部アドレス・バス２２４ビット・カウンタ２３比較回路２４４ビット・セレクタ２５０判定回路２６１ビット・セレクタ２７カウンタ出力信号２８キャッシュ・コントローラ２９キャッシュ・メモリ３０ＣＰＵデータ・バス３１第二の変換テーブル３２第二の演算器３３第二の暗号鍵３４復号化回路３５暗号化回路３６暗号鍵回路３７暗号鍵回路制御線３８暗号化回路起動線３９復号化回路起動線４０命令フェッチ制御線４１暗号化バス４２復号化バス４３制御回路４４トリガ信号

Claims

(57)【特許請求の範囲】

【請求項１】１以上のデータ系列の暗号化データを記
憶し指定されたアドレスに従って出力する外部記憶装置
と、外部記憶装置から暗号化データを入力しデータを復
号する復号演算装置と、復号演算装置により復号された
データを入力し処理するＣＰＵと、ＣＰＵから入力され
たアドレスを受けて外部記憶装置にアドレスを出力する
アドレス制御回路とを備え、前記復号演算装置は各データ系列の先頭アドレスの暗号
化データの復号には初期化パラメータを用いて復号を行
い、先頭アドレス以外の暗合化データの復号には直前の
アドレスの復号されたデータを基にパラメータを合成し
て復号を行い、前記アドレス制御回路は、ＣＰＵより入力したアドレス
の不連続を検出する検出手段と、前記アドレス不連続検
出により、ＣＰＵへの復号データの入力を保留し、不連
続となった新たに指定するアドレスの属するデータ系列
の先頭アドレスから当該不連続アドレスまで順次暗号化
データの読み出しと復号を行わしめ、当該不連続アドレ
スのデータの復号完了後前記保留を解除し、ＣＰＵの復
号データの入力を再開させる制御手段を有することを特
徴とするデータ保護装置。
【請求項２】前記入力データ系列に対しデータ対デー
タ対応で結合された非線形変換器または線形変換器を有
することを特徴とする請求項１記載のデータ保護装置。
【請求項３】前記制御手段がキャッシュ・コントロー
ラにより構成されることを特徴とする請求項１又は２記
載のデータ保護装置およびデータ保護方式。
【請求項４】前記外部記憶装置へのアドレス信号出力
の一部または全部に対して非線形変換または線形変換を
施したデータを該初期化パラメータとする手段をさらに
有することを特徴とする請求項１，２，又は３記載のデ
ータ保護装置。