JP2000076144A - 論理回路、マイクロコンピュータ、および論理回路・記憶回路間の通信方法 - Google Patents

Abstract

(57)【要約】 【課題】 論理回路と記憶回路との間で通信される情報
の傍受、解析が困難である論理回路、マイクロコンピュ
ータ、および論理回路・記憶回路間の通信方法を提供す
ることを目的とするものである。 【解決手段】 論理回路から記憶回路にデータを送信す
る場合、記憶回路に格納すべき正規な情報を、論理回路
内部で暗号化して記憶回路に送信し、指定するアドレス
に格納し、一方、記憶回路から論理回路に送信する場
合、記憶回路から取り出された暗号データを、論理回路
に送信し、論理回路内部で正規なデータに変換するもの
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路と記憶回
路との間における通信方法等に係り、特に、不正な内容
解読を防止する方法およびその装置に関する。

【０００２】

【従来の技術】身分証明、電子マネー等に使用されるＩ
Ｃでは、内部で取り扱われる秘密情報を保護するため
に、内部動作そのものを隠匿する必要がある。

【０００３】従来、秘密情報は、強力な暗号手法によっ
て守られると考えられている。しかし、この考えは、暗
号鍵データと暗号化手法とが明示的には傍受されないと
いう前提に基づくものである。このような暗号化に関す
る情報を守るためには、それらが明示的に出現し得る内
部動作そのものを保護する必要がある。

【０００４】複雑な暗号化手法は、モジュール化処理に
よって実現されることが多い。暗号処理手順を熟知した
暗号回路設計者は、意味ある回路機能を各モジュールに
割り当てるので、それらの入出力には、所定のタイミン
グで暗号鍵データ等の有意な情報が出現することにな
る。傍受しやすいこのような情報は、内部動作を不正に
解析し、秘密データの不正利用を企てる者にとっては、
有益な情報である。

【０００５】

【発明が解決しようとする課題】ここで、プロセッサ、
記憶回路を構成要素とするマイクロコンピュータによっ
て、暗号化処理を行う場合を考える。プロセッサと記憶
回路との間では、暗号鍵データ、または命令コードとい
う不正解析のヒントとなる意味あるデータが、傍受しや
すい状態で相互に通信されている。プログラム（命令
列）は、秘密情報の管理と、これらを使った処理機構と
を記述したものであるから、それらを傍受、分析するこ
とによって、秘密情報を獲得することができるという問
題がある。この問題は、プロセッサ以外の論理回路につ
いても同様に発生する。

【０００６】本発明は、論理回路と記憶回路との間で通
信される情報の傍受、解析が困難である論理回路、マイ
クロコンピュータ、および論理回路・記憶回路間の通信
方法を提供することを目的とするものである。

【０００７】

【課題を解決するための手段】本発明は、論理回路から
記憶回路にデータを送信する場合、記憶回路に格納すべ
き正規な情報を、論理回路内部で暗号化して記憶回路に
送信し、指定するアドレスに格納し、一方、記憶回路か
ら論理回路に送信する場合、記憶回路から取り出された
暗号データを、論理回路に送信し、論理回路内部で正規
なデータに変換するものである。

【０００８】

【発明の実施の形態および実施例】図１は、本発明の第
１の実施例であるマイクロコンピュータ１００を示すブ
ロック図である。

【０００９】マイクロコンピュータ１００は、プロセッ
サ１０と、記憶回路２０とを有し、プロセッサ１０は、
プロセッサ本体１１と、暗号化回路３０と、復号化回路
４０と、暗号鍵データとして使用する乱数を発生する乱
数発生回路５０とを有する。記憶回路２０は、書き込
み、読み出し可能な記憶回路である。プロセッサ本体１
１と記憶回路２０との間は、アドレスバスで接続され、
また、プロセッサ本体１１と記憶回路２０との間は、暗
号化回路３０、復号化回路４０を介して、データバスで
接続されている。つまり、プロセッサ本体１１から記憶
回路２０にデータが送られる場合、暗号化回路３０を経
由し、逆に、記憶回路２０からプロセッサ本体１１にデ
ータが送られる場合、復号化回路４０を経由する。

【００１０】プロセッサ１０から記憶回路２０に送信す
る書き込みデータは、乱数発生器５０で発生する乱数を
使用する暗号鍵データに基づいて暗号化され、暗号鍵デ
ータと上記暗号データとをひとまとめにし、記憶回路２
０に送信し、その記憶回路２０に格納される。

【００１１】図２は、上記実施例における暗号化回路３
０の一例を示す回路図である。

【００１２】暗号化回路３０は、デコーダ３１と、アダ
ー３２と、セレクタ３３１〜３３７と、ＯＲ回路３４１
〜３４８とを有する。

【００１３】デコーダ３１は、選択ビットのみが「１」
を出力するものである。アダー３２は、デコーダ３１の
出力信号と「ＦＦ」（１６進数表現）とを加算するもの
であり、その出力信号のうちでＬＳＢが使用されていな
い。セレクタ３３１〜３３７は、アダー３２の出力信号
を選択信号とし、隣り合った２つの正規データのうちか
ら１つを選択するものである。ＯＲ回路３４１〜３４８
は、セレクタ３３１〜３３７の１つとデコーダ３１の出
力信号の１つとの論理和を取るものである。

【００１４】ここで、正規データのビット長を８ビット
とし、暗号鍵データのビット長を３ビットとし、冗長ビ
ットのビット長を１ビットとする。

【００１５】暗号化回路３０は、８ビットの正規データ
Ｄｉｎ［０］〜Ｄｉｎ［７］の中の任意の位置に、１ビ
ットの冗長ビットを挿入することによって暗号化を行う
ものであり、上記１ビットの冗長ビットの挿入位置は、
暗号鍵データｋｅｙ［０］〜ｋｅｙ［２］をデコードす
ることによって得られる。

【００１６】また、正規データＤｉｎ［０］〜Ｄｉｎ
［７］の中の任意の位置に上記冗長ビットが挿入された
データＤｏｕｔ［０］〜Ｄｏｕｔ［８］と、暗号鍵デー
タｋｅｙ［０］〜ｋｅｙ［２］を使用するデータＤｏｕ
ｔ［９］〜Ｄｏｕｔ［１１］とによって構成されるビッ
ト列を、暗号化データＤｏｕｔ［０］〜Ｄｏｕｔ［１
１］と呼ぶ。

【００１７】次に、暗号化回路３０の動作について説明
する。

【００１８】図３は、上記実施例における暗号化回路３
０の動作を説明する図である。

【００１９】まず、乱数発生器５０において、正規デー
タＤｉｎ［０］〜Ｄｉｎ［７］に応じて、乱数が発生さ
れ、この乱数を暗号鍵データｋｅｙ［０］〜ｋｅｙ
［２］として使用する。そして、暗号鍵データｋｅｙ
［０］〜ｋｅｙ［２］に基づいて、正規データＤｉｎ
［０］〜Ｄｉｎ［７］のうちのどの場所に、冗長ビット
を挿入するかを決定する。すなわち、３ビットの暗号鍵
データｋｅｙ［２］〜ｋｅｙ［０］をデコーダ３１がデ
コードした値に応じて、冗長ビットの挿入位置を決定す
る。

【００２０】図３に示す例において、正規データＤｉｎ
［０］〜Ｄｉｎ［７］が「Ａ９」（１６進数表現）であ
るとし、暗号鍵データｋｅｙ［０］〜ｋｅｙ［２］が
「１０１」（２進数表現）であり、これをデコードした
値が「５」（８進数表現）になり、デコーダ３１は、そ
の出力信号Ｄｅｃ［５］のみが「１」になり、出力信号
Ｄｅｃ［０］〜Ｄｅｃ［４］、Ｄｅｃ［６］、Ｄｅｃ
［７］が「０」になる。

【００２１】また、アダー３２は、デコーダ３１の出力
信号Ｄｅｃ［０］〜Ｄｅｃ［７］と、全てが「１」であ
る「ＦＦ」（１６進数表現）とを加算し、加算結果ＡＤ
［０］〜ＡＤ［７］を出力する。出力信号Ｄｅｃ［５］
のみが「１」であり、他が「０」であるデコーダ３１の
出力信号と「ＦＦ」（１６進数表現）とをアダー３２が
加算すると、加算結果ＡＤ［１］〜ＡＤ［４］が「１」
になり、加算結果ＡＤ［５］〜ＡＤ［７］が「０」にな
り、セレクタ３３１〜３３４がそれぞれ正規データＤｉ
ｎ［１］〜Ｄｉｎ［４］を出力し、セレクタ３３５〜３
３７がそれぞれ正規データＤｉｎ［４］〜Ｄｉｎ［６］
を出力する。

【００２２】つまり、正規データＤｉｎ［０］は、ＯＲ
回路３４１を経由して、暗号データＤｏｕｔ［０］にな
り、正規データＤｉｎ［１］〜Ｄｉｎ［４］は、それぞ
れ、ＯＲ回路３４２〜３４５を経由して、暗号データＤ
ｏｕｔ［１］〜Ｄｏｕｔ［４］になり、正規データＤｉ
ｎ［５］、Ｄｉｎ［６］は、それぞれ、ＯＲ回路３４
７、３４８を経由して、暗号データＤｏｕｔ［６］、Ｄ
ｏｕｔ［７］になる。

【００２３】ここで、正規データＤｉｎ［４］が２つの
セレクタ３３４、３３５で選択され、１つは、ＯＲ回路
３４５を通過して、Ｄｏｕｔ［４］として出力され、他
の１つは、ＯＲ回路３４６に向うが、このＯＲ回路３４
６には、デコーダ３１の出力信号Ｄｅｃ［５］（＝
「１」）が印加されているので、暗号データＤｏｕｔ
［５］は必ず「１」になる。この暗号データＤｏｕｔ
［５］が冗長データになる。

【００２４】また、正規データＤｉｎ［７］は、そのま
ま暗号データＤｏｕｔ［８］になり、暗号鍵データｋｅ
ｙ［０］〜［２］のそれぞれが、そのまま暗号データＤ
ｏｕｔ［９］〜Ｄｏｕｔ［１１］になる。

【００２５】つまり、正規データが「Ａ９」（１６進数
表現）であり、暗号鍵データが「１０１」である場合、
暗号データは、１２ビットの「Ｂ６９」（１６進数表
現）になる。

【００２６】マイクロコンピュータ１００において、正
規データ（ワード）に対応して、乱数発生器５０が暗号
鍵データを発生し、この暗号鍵データによって各正規デ
ータが暗号化され、この暗号データとともに上記暗号鍵
データが記憶回路２０に格納される。

【００２７】上記実施例では、冗長ビットの値として、
「１」を使用しているが、「０」を冗長ビットとして使
用するようにしてもよい。また、上記実施例において、
暗号鍵データを発生する手段として乱数発生器５０を使
用しているが、乱数発生器５０以外の暗号鍵データ発生
手段を使用するようにしてもよい。

【００２８】図４は、上記実施例における復号化回路４
０の一例を示す回路図である。

【００２９】復号化回路４０は、デコーダ４１と、アダ
ー４２と、セレクタ４３１〜４３８とを有する。

【００３０】復号化回路４０は、冗長ビット１ビット
と、暗号鍵データ３ビットと、データ８ビットとを含む
１２ビット長の暗号データを、８ビットの正規なデータ
に変換する回路である。

【００３１】デコーダ４１は、暗号データＤｏｕｔ
［９］〜Ｄｏｕｔ［１１］をデコードし、選択ビットの
みが「１」を出力するものである。なお、暗号データＤ
ｏｕｔ［９］〜Ｄｏｕｔ［１１］は、暗号鍵データｋｅ
ｙ［０］〜ｋｅｙ［２］と同じものである。

【００３２】アダー４２は、デコーダ４１の出力信号と
「ＦＦ」（１６進数表現）とを加算するものである。セ
レクタ４３１〜４３８は、アダー４２の出力信号を選択
信号とし、隣り合った２つの暗号データのうちから１つ
を選択するものである。

【００３３】次に、復号化回路４０の動作について説明
する。

【００３４】ここで、図２、図３で説明した場合と同様
に、暗号データＤｉｎ［９］〜Ｄｉｎ［１１］が「１０
１」であり、暗号データＤｉｎ［０］〜Ｄｉｎ［８］が
「１６９」（１６進数表現）であるとする。デコーダ４
１の出力Ｄｅｃ［５］のみが「１」を出力し、アダー４
２が「ＦＦ」（１６進数表現）と加算し、この加算結果
ＡＤ［０］〜ＡＤ［４］が「１」であり、ＡＤ［５］〜
ＡＤ［７］が「０」になる。したがって、セレクタ４３
１〜４３５がそれぞれ暗号データＤｉｎ［０］〜Ｄｉｎ
［４］を選択し、セレクタ４３６〜４３８がそれぞれ暗
号データＤｉｎ［６］〜Ｄｉｎ［８］を選択する。この
結果、暗号データＤｉｎ［５］が正規データから除外さ
れる。この暗号データＤｉｎ［５］が冗長ビットであ
る。

【００３５】図５は、本発明の第２の実施例であるマイ
クロコンピュータ２００を示すブロック図である。

【００３６】マイクロコンピュータ２００は、プロセッ
サ６０と、記憶回路２０とを有し、プロセッサ６０は、
プロセッサ本体６１と、暗号化回路７０と、復号化回路
８０とを有する。記憶回路２０は、書き込み、読み出し
可能な記憶回路である。プロセッサ本体６１と記憶回路
２０との間は、アドレスバスで接続され、また、プロセ
ッサ本体６１と記憶回路２０との間は、暗号化回路７０
と、復号化回路８０とを介して、データバスで接続され
ている。

【００３７】プロセッサ本体６１から記憶回路２０にデ
ータが送られる場合、暗号化回路７０を経由し、逆に、
記憶回路２０からプロセッサ本体６１にデータが送られ
る場合、復号化回路８０を経由する。そして、プロセッ
サ本体６１が出力するアドレスが暗号化回路７０と復号
化回路８０とに供給されている。そして、アドレスを暗
号鍵データとして正規データが暗号化され、この暗号化
されたデータが、データバスを往来する。

【００３８】つまり、プロセッサ本体６１から記憶回路
２０に送信される記憶回路２０への書き込みデータは、
アドレスを暗号鍵データとし、プロセッサ６０（暗号化
回路７０）内で暗号化され、記憶回路２０に送信、格納
される。一方、記憶回路２０から読み出された暗号デー
タは、プロセッサ本体６１に送信され、アドレスを暗号
鍵データとし、プロセッサ６０（復号化回路８０）内で
正規のデータに復号化される。

【００３９】すなわち、データを暗号化回路で暗号化す
る場合、マイクロコンピュータ１００では、乱数を暗号
鍵データとして正規データを暗号化し、マイクロコンピ
ュータ２００は、アドレスを暗号鍵データとして正規デ
ータを暗号化する。

【００４０】図６は、マイクロコンピュータ２００にお
いて、暗号化回路７０と復号化回路８０との簡単な構成
例を示す回路図である。

【００４１】図６に示す例では、暗号化回路７０が、排
他的論理和回路７１と７２とを有し、復号化回路８０
が、排他的論理和回路８１と８２とを有し、アドレスが
２ビット（Ａ０，Ａ１）であり、データが２ビット（Ｄ
０，Ｄ１）である。

【００４２】図７は、図６に示す例において、プロセッ
サ本体１１で発生する正規データと、暗号化鍵データと
して使用されるアドレスと、このアドレスによって暗号
化された暗号データとの対応を示す図である。

【００４３】マイクロコンピュータ２００において、ア
ドレスそのものを、暗号鍵データとして使用するので、
記憶回路２０には暗号鍵データを格納しない。

【００４４】上記各実施例において、プロセッサ本体１
１、６１の代わりに、記憶回路との通信を要する他の論
理回路（ＤＳＰ等）を使用するようにしてもよい。

【００４５】つまり、プロセッサ１０は、暗号化すべき
正規データ毎に暗号鍵データを発生する暗号鍵データ発
生手段と、記憶回路に書き込むべき上記正規データを、
上記暗号鍵データに基づいて暗号化して暗号データを発
生する暗号化手段と、上記記憶回路から読み出した上記
暗号データを復号化する復号化手段とを有する論理回路
の例である。また、プロセッサ６０は、記憶回路に書き
込むべき正規データを、アドレスを使用した暗号鍵デー
タに基づいて暗号化して暗号データを発生する暗号化手
段と、上記記憶回路から読み出した上記暗号データを復
号化する復号化手段とを有する論理回路の例である。

【００４６】

【発明の効果】本発明によれば、論理回路と記憶回路と
の間で通信される情報の傍受、解析が困難であるという
効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるマイクロコンピュ
ータ１００を示すブロック図である。

【図２】上記実施例における暗号化回路３０の一例を示
す回路図である。

【図３】上記実施例における暗号化回路３０の動作を説
明する図である。

【図４】上記実施例における復号化回路４０の一例を示
す回路図である。

【図５】本発明の第２の実施例であるマイクロコンピュ
ータ２００を示すブロック図である。

【図６】マイクロコンピュータ２００において、暗号化
回路７０と復号化回路８０との簡単な構成例を示す回路
図である。

【図７】図６に示す例において、プロセッサ本体１１で
発生する正規データと、暗号化鍵として使用されるアド
レスと、このアドレスによって暗号化された暗号データ
との対応を示す図である。

【符号の説明】

１００、２００…マイクロコンピュータ、 １０、６０…プロセッサ、 １１、６１…プロセッサ本体、 ２０…記憶回路、 ３０、７０…暗号化回路、 ３１、４１…デコーダ、 ３１、４２…アダー、 ４０、８０…復号化回路、 ５０…乱数発生器。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 暗号化すべき正規データ毎に暗号鍵デー
   タを発生する暗号鍵データ発生手段と；記憶回路に書き
   込むべき上記正規データを、上記暗号鍵データに基づい
   て暗号化して暗号データを発生する暗号化手段と；上記
   記憶回路から読み出した上記暗号データを復号化する復
   号化手段と；を有することを特徴とする論理回路。
2. 【請求項２】 記憶回路と；暗号化すべき正規データ毎
   に暗号鍵データを発生する暗号鍵データ発生手段と、上
   記記憶回路に書き込むべき上記正規データを上記暗号鍵
   データに基づいて暗号化して暗号データを発生する暗号
   化手段と、上記記憶回路から読み出した上記暗号データ
   を復号化する復号化手段とを具備する論理回路と；を有
   することを特徴とするマイクロコンピュータ。
3. 【請求項３】 論理回路内部において、暗号化すべき正
   規データ毎に暗号鍵データを発生する暗号鍵データ発生
   段階と；記憶回路に書き込むべき上記正規データを、上
   記暗号鍵データに基づいて暗号化して暗号データを発生
   する暗号化段階と；上記記憶回路内の単一アドレスによ
   って指定される場所に、上記暗号鍵データと上記暗号デ
   ータとによって構成されるビット列を格納する格納段階
   と；上記記憶回路から読み出した上記暗号データを、上
   記論理回路内部において復号化する復号化段階と；を有
   することを特徴とする論理回路と記憶回路との間の通信
   方法。
4. 【請求項４】 記憶回路に書き込むべき正規データを、
   アドレスを使用した暗号鍵データに基づいて暗号化して
   暗号データを発生する暗号化手段と；上記記憶回路から
   読み出した上記暗号データを復号化する復号化手段と；
   を有することを特徴とする論理回路。
5. 【請求項５】 記憶回路と；上記記憶回路に書き込むべ
   き正規データを、アドレスを使用した暗号鍵データに基
   づいて暗号化して暗号データを発生する暗号化手段と、
   上記記憶回路から読み出した上記暗号データを復号化す
   る復号化手段とを具備する論理回路と；を有することを
   特徴とするマイクロコンピュータ。
6. 【請求項６】 記憶回路に書き込むべき正規データを、
   アドレスを使用した暗号鍵データに基づいて暗号化して
   暗号データを発生する暗号化段階と；上記記憶回路内の
   上記アドレスによって指定される場所に、上記暗号鍵デ
   ータと上記暗号データとによって構成されるビット列を
   格納する格納段階と；上記記憶回路から読み出された上
   記暗号データについて、上記アドレスを復号鍵として、
   上記論理回路内部において復号化する復号化段階と；を
   有することを特徴とする論理回路と記憶回路との間の通
   信方法。