CN110164499B - 一种非易失性存储器的控制系统 - Google Patents

Abstract

本发明提供了一种非易失性存储器的控制系统，所述非易失性存储器包括：位线驱动模块；所述控制系统包括：控制器、处理模块和时序处理模块；其中，所述控制器用于输出预设序列码至所述处理模块；所述处理模块用于依据所述预设序列码生成目标序列码；所述时序处理模块用于依据所述目标序列码控制所述位线驱动模块的时序。该控制器通过处理模块与时序处理模块进行通信，可以在单步调试模式下，通过控制所述控制器输出预设序列码，实现精细化测试任务，实现了外部控制模式。

Description

一种非易失性存储器的控制系统

技术领域

本发明涉及存储器控制技术领域，更具体地说，涉及一种非易失性存储器的控制系统。

背景技术

随着科学技术的不断发展，各种各样的存储器已广泛应用于人们的日常生活以及工作中。

通用NAND型闪存存储器作为主流非易失性存储器具备页读取、页编程和块擦除等功能，其内部逻辑需要在字线WL方向和位线BL方向施加特定的时序，从而实现上述功能。但是，随着非易失性存储器本身特征尺寸在不断缩小，以及三维结构的兴起，非易失性存储器所需的时序变得十分复杂。

现有技术中主要采用两种控制方式对非易失性存储器进行控制。

其一：采用有限状态机(Finite-state machine，FSM)的方式，根据输入信号进行命令译码，结合当前所处状态产生所需的时序。但是，由于需要处理的输入信号数据众多，导致有限状态机的逻辑会变得十分复杂，且在设计过程中，由于非易失性存储器或工艺的调整，需要频繁修改有限状态机实现相应的改动，每一次有限状态机代码修改都需要重跑综合、布局布线和静态时序分析等后端流程，会消耗大量的设计时间。即后期改动的时间周期较大。

其二：采用搭载微处理器的方式以实现时序的控制，该微处理器包含输入输出模块、译码模块、ROM模块以及逻辑运算模块，根据输入指令，输出控制各个模块实现特定时序，对于时序调整，只需要单独修改ROM部分代码即可。但是，该微处理器基于高效指令集，无法实现众多输出信号的同步控制，且在非易失性存储器开发流程中加入微处理器的设计，对于CAD支持提出了更高的要求。即资源消耗大且控制不够灵活。

并且，上述控制方式均是在非易失性存储器内部进行控制，其控制方式不够灵活。

发明内容

有鉴于此，为解决上述问题，本发明提供一种非易失性存储器的控制系统，技术方案如下：

一种非易失性存储器的控制系统，所述非易失性存储器包括：位线驱动模块；所述控制系统包括：控制器、处理模块和时序处理模块；

其中，所述控制器用于输出预设序列码至所述处理模块；所述处理模块用于依据所述预设序列码生成目标序列码；所述时序处理模块用于依据所述目标序列码控制所述位线驱动模块的时序。

优选的，所述处理模块还用于输出使能信号，所述使能信号用于控制所述时序处理模块对接收的所述目标序列码进行译码处理，生成所述位线驱动模块的时序。

优选的，所述时序处理模块还用于当对所述目标序列码译码处理完成且对所述位线驱动模块的时序控制完成后，向所述处理模块返回第一信号，所述第一信号用于表征所述时序处理模块完成对所述位线驱动模块的时序控制。

优选的，所述处理模块包括第一信号输出端、目标序列码输出端和第一信号接收端；所述时序处理模块包括第二信号接收端、目标序列码接收端和第二信号输出端；

其中，所述第一信号输出端与所述第二信号接收端连接，所述目标序列码输出端与所述目标序列码接收端连接，所述第一信号接收端与所述第二信号输出端连接；

所述处理模块通过所述第一信号输出端输出所述使能信号，所述时序处理模块通过所述第二信号接收端接收所述使能信号；

所述处理模块通过所述目标序列码输出端输出所述目标序列码，所述时序处理模块通过所述目标序列码接收端接收所述目标序列码；

所述时序处理模块通过所述第二信号输出端输出所述第一信号，所述处理模块通过所述第一信号接收端接收所述第一信号。

优选的，所述位线驱动模块所需的时序分为多段，所述目标序列码表征其中任意一段时序。

优选的，所述非易失性存储器为单值存储单元的非易失性存储器或多值存储单元的非易失性存储器。

优选的，所述时序处理模块包括标准ASIC设计程序。

相较于现有技术，本发明实现的有益效果为：

本发明提供的一种非易失性存储器的控制系统，控制器通过处理模块与时序处理模块进行通信，可以在单步调试模式下，通过控制所述控制器输出预设序列码，实现精细化测试任务，实现了外部控制模式。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种非易失性存储器的控制系统的结构示意图；

图2为本发明实施例提供的另一种非易失性存储器的控制系统的结构示意图；

图3为本发明实施例提供的一种非易失性存储器的控制系统的信号时序示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参考图1，图1为本发明实施例提供的一种非易失性存储器的控制系统的结构示意图，所述非易失性存储器包括：位线驱动模块11；所述控制系统包括：控制器12、处理模块13和时序处理模块14；

其中，所述控制器12用于输出预设序列码至所述处理模块13；所述处理模块13用于依据所述预设序列码生成目标序列码；所述时序处理模块14用于依据所述目标序列码控制所述位线驱动模块11的时序。

在该实施例中，所述控制器12为外部控制器，控制器12通过处理模块13与时序处理模块14进行通信，可以在单步调试模式下，通过控制所述控制器12输出预设序列码，实现精细化测试任务，实现了外部控制模式。

并且，当需要更改测试项目时，只需控制控制器12输出相应的序列码即可，从而提高时序修改的灵活性。

进而，所述时序处理模块14依据所述目标序列码控制所述位线驱动模块11的时序，进而实现非易失性存储器中存储阵列15的编程、读取和擦除等功能。

可选的，在本发明实施例中，所述非易失性存储器包括但不限定于为单值存储单元的非易失性存储器或多值存储单元的非易失性存储器。

也就是说，该控制系统可以应用在不同规格的非易失性存储器中，适用范围极为广泛。

可选的，所述时序处理模块14包括标准ASIC设计程序。

具体的，所述时序处理模块14包括但不限定于序列产生器(SequenceGenerator)，其基于标准ASIC(Application Specific Integrated Circuit，特定用途集成电路)设计流程，因而自身兼容原有CAD(ComputerAided Design，计算机辅助设计)工具及流程，无需额外的设计程序即可实现对目标序列码的译码处理。

需要说明的是，在本发明实施例中还可以将所述位线驱动模块11所需的时序分为多段，所述目标序列码表征其中任意一段时序。

也就是说，每个所述目标序列码仅仅代表一段时序，当需要修改整个时序时，通过时序处理模块14接收不同的目标序列码进行处理组合即可修改整个时序，那么显然只需更改算控制器12输出的序列码即可，从而也就提高时序修改的灵活性。

进一步的，所述处理模块13还用于输出使能信号，所述使能信号用于控制所述时序处理模块14对接收的所述目标序列码进行译码处理，生成所述位线驱动模块11的时序。

具体的，当所述使能信号产生高脉冲之后，所述时序处理模块14对接收的所述目标序列码进行译码处理，生成所述位线驱动模块11的时序。

进一步的，所述时序处理模块14还用于当对所述目标序列码译码处理完成且对所述位线驱动模块11的时序控制完成后，向所述处理模块13返回第一信号，所述第一信号用于表征所述时序处理模块14完成对所述位线驱动模块11的时序控制等操作结束。

具体的，当所述时序处理模块14对所述目标序列码译码处理完成且对所述位线驱动模块11的时序控制完成后，产生高脉冲的第一信号至所述处理模块13，表征流程结束。

参考图2，图2为本发明实施例提供的另一种非易失性存储器的控制系统的结构示意图。

如图2所示，所述处理模块13包括但不限定于第一信号输出端、目标序列码输出端和第一信号接收端；所述时序处理模块14包括但不限定于第二信号接收端、目标序列码接收端和第二信号输出端。

其中，所述第一信号输出端与所述第二信号接收端连接，所述目标序列码输出端与所述目标序列码接收端连接，所述第一信号接收端与所述第二信号输出端连接。

所述处理模块13通过所述第一信号输出端输出所述使能信号Start，所述时序处理模块14通过所述第二信号接收端接收所述使能信号Start。

所述处理模块13通过所述目标序列码输出端输出所述目标序列码Seq_Code，所述时序处理模块14通过所述目标序列码接收端接收所述目标序列码Seq_Code。

所述时序处理模块14通过所述第二信号输出端输出所述第一信号Done，所述处理模块13通过所述第一信号接收端接收所述第一信号Done。

参考图3，图3为本发明实施例提供的一种非易失性存储器的控制系统的信号时序示意图。

如图3所示，当所述使能信号Start产生高脉冲之后，所述时序处理模块14对接收的所述目标序列码Seq_Code进行译码处理，生成所述位线驱动模块11的时序；当所述时序处理模块14对所述目标序列码译码处理完成且对所述位线驱动模块11的时序控制完成后，产生高脉冲的第一信号Done至所述处理模块13，表征流程结束。

进一步的，Com mand Phase、DQ<0:7>和R/B#为非易失性存储器信号周期示意，用于命令的输入和数据的写入等。

通过上述描述可知，本发明提供的一种非易失性存储器的控制系统，控制器通过处理模块与时序处理模块进行通信，可以在单步调试模式下，通过控制所述控制器输出预设序列码，实现精细化测试任务，实现了外部控制模式。

以上对本发明所提供的一种非易失性存储器的控制系统进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (4)

1.一种非易失性存储器的控制系统，其特征在于，所述非易失性存储器包括：位线驱动模块；所述控制系统包括：控制器、处理模块和时序处理模块；

其中，所述控制器用于输出预设序列码至所述处理模块；所述处理模块用于依据所述预设序列码生成目标序列码；所述时序处理模块用于依据所述目标序列码控制所述位线驱动模块的时序；

所述处理模块还用于输出使能信号，所述使能信号用于控制所述时序处理模块对接收的所述目标序列码进行译码处理，生成所述位线驱动模块的时序；所述时序处理模块还用于当对所述目标序列码译码处理完成且对所述位线驱动模块的时序控制完成后，向所述处理模块返回第一信号，所述第一信号用于表征所述时序处理模块完成对所述位线驱动模块的时序控制；

所述处理模块包括第一信号输出端、目标序列码输出端和第一信号接收端；所述时序处理模块包括第二信号接收端、目标序列码接收端和第二信号输出端；其中，所述第一信号输出端与所述第二信号接收端连接，所述目标序列码输出端与所述目标序列码接收端连接，所述第一信号接收端与所述第二信号输出端连接；所述处理模块通过所述第一信号输出端输出所述使能信号，所述时序处理模块通过所述第二信号接收端接收所述使能信号；所述处理模块通过所述目标序列码输出端输出所述目标序列码，所述时序处理模块通过所述目标序列码接收端接收所述目标序列码；所述时序处理模块通过所述第二信号输出端输出所述第一信号，所述处理模块通过所述第一信号接收端接收所述第一信号。

2.根据权利要求1所述的控制系统，其特征在于，所述位线驱动模块所需的时序分为多段，所述目标序列码表征其中任意一段时序。

3.根据权利要求1所述的控制系统，其特征在于，所述非易失性存储器为单值存储单元的非易失性存储器或多值存储单元的非易失性存储器。

4.根据权利要求1所述的控制系统，其特征在于，所述时序处理模块包括标准ASIC设计程序。

Images