CN103136136A - 用于闪存存储介质执行数据传输的方法和系统 - Google Patents

用于闪存存储介质执行数据传输的方法和系统 Download PDF

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Abstract

本发明披露了一种在主机内存和闪存模块之间通过直接内存存取（DMA）来进行数据传输的方法，及其相关的数据传输子系统。在一个实施例中，该子系统包括一个DMA控制器、一个闪存控制器、一个数据缓存器（用于缓存在DMA控制器和闪存控制器之间传输的数据）、和一个状态寄存器组（用于存储数据缓存器的当前状态）。DMA控制器和闪存控制器被配置使得它们都能更新当前状态，并在数据传输期间检测当前状态的变化，因此大部分数据传输过程都是通过DMA控制器和闪存控制器之间的直接互动而执行的，并不涉及中央处理单元。该子系统还包括一个命令存储单元，用于存储由闪存控制器执行的命令包。

Description

用于闪存存储介质执行数据传输的方法和系统
【技术领域】
本发明涉及用于存储系统特别是闪存存储系统里的高效率的数据传输方法。
【背景技术】
闪存是一种非易失性的电子存储介质，其能够电子地擦除或重写入数据，从而非常适合作为一种可重写的、小型的数据存储介质用于电子系统、计算机系统，特别适合用于移动设备。
NAND闪存是一种特别的闪存，其使用了浮栅晶体管，它们以类似于与非门的形式串连在一起。NAND闪存广泛应用于计算机系统、数码相机、便携式音乐播放器、USB闪存驱动器、存储卡、和SmartMediaTM卡。特别在计算机系统和持久性数据存储系统里，基于磁盘的数据存储介质被使用NAND闪存的固态硬盘取代的情况越发普遍，因为这些固态硬盘比基于磁盘的数据存储介质具有更多优点，如较少的功耗、更好的抗物理震动和电磁兼容特性、更小的物理尺寸、以及更轻的重量。
根据制造、型号和使用的技术，NAND闪存有不同的容量和电子构造。例如，NAND闪存装置内的存储库（memory bank）被分成块（block），块的尺寸包括但不限于256K、512K、1M或2M字节。每个块又被分成页。页的数量可以是32、64、128或更多，每页的尺寸可以是256、512、1K、2K、4K、8K字节或更多。其它技术变化会带来其它属性，如块类型、地址周期、和备用存储空间尺寸。
通常，NAND闪存的数据存储操作包括三个基本操作：页读取、页写入、和块擦除。在页写入或再次写入之前，必须首先对包含页的块进行块擦除。操作速度是非均匀的。页读取比页写入或块擦除要更快。另外，NAND闪存的存储单元具有有限的使用寿命。存储单元在一定次数地擦除循环之后便会损坏。通常，一个单阶存储单元（SLC）的擦除循环次数是100,000，一个多阶存储单元（MLC）的擦除循环次数是3,000到10,000。因此，已经研发出了各种数据存储操作方案，以最小化块擦除操作，并将块擦除操作平均分布到所有块上。
在现有技术里，芯片内执行（XIP）是指应用程序可以直接在存储介质内运行，不必再把代码读到系统RAM中。NAND闪存就是一种典型的非XIP存储器。非XIP存储器并不提供一个接口直接与中央处理器（CPU）连接。而且，由于RAM与NAND闪存或非XIP存储器之间的上述区别，非XIP存储器并不与主机的内存如RAM直接连接用于数据传输。在非XIP存储器和主机内存或CPU之间，需要一个闪存控制器来进行数据传输。
图1是主机内存和一个或多个闪存模块之间通过直接内存存取（DMA）进行数据传输的典型结构示意图。例如，假设CPU接收到一个从主机内存到一个闪存模块的数据写入命令，那么CPU就指示DMA控制器从主机内存传输一页数据到数据缓存器，数据缓存器与DMA控制器和闪存控制器连接。在该页数据传输到数据缓存器后，DMA控制器就会提交一个中断请求给CPU。一旦接收到中断请求，CPU就知道该页数据在数据缓存器内就绪。或者，CPU通过定时地轮询DMA控制器而得知情况。然后CPU可以选择性地在一个擦除命令之前发送一个写入指令到闪存控制器，以从该数据缓存器写入该页数据到闪存模块。当该写入命令完成时，闪存控制器发送一个中断给CPU，CPU就知道该写入命令完成了，或CPU通过定时地轮询闪存控制器而得知情况。然后CPU重复该过程：指示DMA加载另一页数据到数据缓存器，然后命令闪存控制器去做写入操作，直到所有的数据都传输了。读取操作的过程也是类似的。擦除操作也需要中断或轮询。因为这个过程要重复很多次，这就会产生很高的CPU负载。而且，因为一个新的闪存操作命令只有在前一命令（两个命令都是属于同一个闪存模块）完成后才能发出，这会导致CPU低效率。
这就需要一种在主机内存和闪存模块之间的具有减少CPU负载和/或增加CPU效率的数据传输方法，以改良上述典型安排。
【发明概述】
本发明的一个方面是提供一种数据传输子系统，其能在主机内存和由该子系统支持的任意一个或多个闪存模块之间通过DMA来进行数据传输。该子系统包括：一个DMA控制器、一个闪存控制器、一个连接到DMA控制器和闪存控制器的数据缓存器（用于缓存在DMA控制器和闪存控制器之间传输的数据）、和一个可由DMA控制器和闪存控制器访问的状态寄存器组（用于存储数据缓存器的当前状态）。当前状态是和数据传输相关的。DMA控制器包括至少一个功能：传输数据往来主机内存。闪存控制器有至少一个功能：传输数据往来任意一个或多个闪存模块。另外，DMA控制器和闪存控制器被配置使得它们都能读取和更新当前状态，并在数据传输期间检测当前状态的变化，因此大部分数据传输过程都是通过DMA控制器和闪存控制器之间的直接互动而执行的，并不涉及CPU。所以CPU负载得以降低。
优选地，数据传输子系统还包括一个命令存储单元。该命令存储单元接收命令包，每个命令包都包括一个操作类型，其指定一个由闪存控制器执行的命令，并指向所述一个或多个闪存模块中的一个目标闪存模块。命令包是从CPU处接收的。另外，根据命令包指向的目标闪存模块，命令存储单元被配置以一个或多个有序序列存储命令包，其中以一个或多个有序序列存储的命令包是以命令包的接收时间或接收次序来排列的。闪存控制器可以根据一个选中序列的次序一个接一个地获取所选序列存储的命令包。
本发明的第二个方面是提供一种能在主机内存和闪存模块之间通过DMA来进行数据传输的方法。当接收到一个关于数据传输的主机命令时，CPU就配置DMA控制器和闪存控制器去执行该主机命令。特别地，CPU通过产生一个或多个命令包并按照一定次序排列成一个有序序列，该有序序列中的命令包用于闪存控制器顺序执行。根据该有序序列的次序，闪存控制器一个接一个地顺序执行这一个或多个命令包，直到所有的命令包都被执行了。顺序执行是指，在这一个或多个命令包中的第一个命令包的执行完成之前，紧接着第一个命令包的第二个命令包的执行不能启动。DMA控制器和闪存控制器检测并更新数据缓存器的当前状态，其中当前状态是和数据传输相关的，以便能在大部分数据传输过程执行里，DMA控制器和闪存控制器之间是直接互动，而不涉及中央处理单元。另外，DMA控制器和闪存控制器还被配置完成以下两个结果。第一，在执行第一个命令包期间，如果闪存控制器检测到当前状态不匹配第一数值，那么闪存控制器等待，直到DMA控制器更新当前状态为第一数值。第二，当第一个命令包的执行完成时，闪存控制器更新当前状态为第二数值，使得DMA控制器一旦检查当前状态就能检测到第一个命令包的执行结束了。优选地，第一数值是第一个命令包里的一个命令启动数值，第二数值是第一个命令包里的一个命令结束数值。
优选地，在产生一个或多个命令包后，CPU就将这所有命令包存储在一个命令存储单元中。因此，闪存控制器可以直接从该命令存储单元中获取一个或多个命令包用于顺序执行，而不再需要涉及CPU。
【附图说明】
图1是主机内存和一个或多个闪存模块之间通过直接内存存取（DMA）进行数据传输的典型结构示意图。
图2显示本发明一个典型实施例的能在主机内存和一个或多个闪存模块之间进行数据传输的数据传输子系统。
【发明详述】
本发明的一个方面是一个数据传输子系统，其能在主机内存和由该子系统支持的任意一个闪存之间通过DMA来进行数据传输。该子系统可以用于的存储设备包括但不限于SATA（串行高级技术附件）设备、USB（通用串行总线）设备、和PCIE（快速外围组件互连）设备。图2显示本发明数据传输子系统的一个典型实施例。
数据传输子系统200包括DMA控制器220和闪存控制器210。DMA控制器220包括至少一个功能：传输数据到主机内存280，或从主机内存280传输数据出来，被配置以通过DMA从主机内存280来回地执行数据传输。例如，主机内存280可以是一个RAM或一组RAM。闪存控制器210包括至少一个功能：传输数据到任意闪存模块270，或从任意闪存模块270传输数据出来。一个或多个闪存模块270中的每个闪存模块可以是NAND闪存、非XIP存储器、或任何非易失性闪存存储介质。如果使用的是NAND闪存，闪存控制器210就专用于执行NAND闪存命令，其相关的操作包括但不限于擦除、写入、读取、读取状态、复位、和多重命令（Multi-Plane command）。通常，闪存控制器210使用的指令集是基于存储器的类型的。可选地，闪存控制器210可以被配置以有一个或多个通道（从主机的角度来看），其中每个通道都用于从主机传输数据到闪存模块270中的一个单独的闪存模块。闪存控制器210可以在子系统200中作为一个单独的器件来实施，或者作为多个电子器件来实施，其中每个都负责闪存模块270中的一个子集。
在子系统200中，数据缓存器230连接到DMA控制器220和闪存控制器210，数据缓存器230用于缓存在DMA控制器220和闪存控制器210之间传输的数据。需要数据缓存是因为传统闪存的逐页读取/写入特性。例如，在一个页读取操作中，通过闪存控制器210加载一页数据到数据缓存器230中，然后DMA控制器220通过DMA从数据缓存器230传输该页数据到主机内存280。数据缓存器230可以通过一个RAM或多个RAM来实现，不论是单端口还是双端口。子系统200还包括一个状态寄存器组240，其是可通过DMA控制器220和闪存控制器210存取的。数据缓存器230的当前状态就存储于状态寄存器组240中。特别地，当前状态是与在主机内存280和正在使用的专用闪存模块之间传输的数据相关的。该专用闪存模块就是闪存模块270中的一个。由此可见，如果子系统200支持多于一个闪存模块，那么数据缓存器230中就存储有多于一个的当前状态。状态寄存器组240，作为存储装置，可以由一个RAM（单端口或双端口）或一个寄存器组来实现。
另外，经配置DMA控制器220和闪存控制器210，使得DMA控制器220和闪存控制器210可以更新当前状态，并在数据传输时检测当前状态的变化。在现有技术里，通常认为两个存储单元的同时更新是不可取的。在此说明书和所附权利要求书中，DMA控制器和闪存控制器可以独自更新当前状态，但是DMA控制器和闪存控制器不能在任何时间同时更新当前状态。在完成一个任务或一个操作后的当前状态，可以由DMA控制器220或闪存控制器210来进行更新。另外，当前状态是选自一组用于子系统200的预定数值，因此由DMA控制器220或闪存控制器210完成的一个任务或操作，可以由另一个通过检测当前状态而检测到。更新当前状态以及检测其变化，这个动作使得DMA控制器220和闪存控制器210之间可以直接互动。由闪存控制器210完成的每个闪存操作命令都不需要通过中断或轮询而告知CPU 260，CPU 260也不需要通知DMA控制器220去开始下一个操作以响应闪存控制器210完成了上一个闪存操作命令。闪存控制器210只需要通知CPU 260特殊事件的发生，例如当擦除/写入命令失败了或者当闪存数据的数据完整性测试失败了，闪存控制器210才需要通知CPU 260。由此可见，大部分数据传输过程是通过DMA控制器220和闪存控制器210之间的直接互动而完成的，并不涉及CPU 260，因此CPU负载降低了。
优选地，子系统200还包括一个命令存储单元250。命令存储单元250接收并存储命令包。每个命令包包括一个操作类型，其指定一个可由闪存控制器210执行的命令，并指向闪存模块270中的一个目标闪存模块。也就是说，由该操作类型指定的命令是一个为目标闪存模块执行的闪存操作。闪存操作的例子包括擦除、写入、读取、读取状态、复位、和多重命令。在命令存储单元250中，根据命令包指向的目标闪存模块，命令包存储在一个或多个有序序列中。在任一有序序列中，命令包以该命令包的接收时间或接收次序来排列。命令存储单元250还可以允许闪存控制器210根据所选序列的次序一个接一个地获取存储在所选序列中的命令包，其中所选序列就是任一有序序列。
可以从CPU 260或从另一个产生这些命令包的处理器或协处理器（co-processor）处接收命令包。可选地，可以从CPU 260连续接收命令包，因此允许从CPU 260连续传输这些命令包到命令存储单元250。没有来自闪存控制器210的中断或定时轮询闪存控制器210，使得CPU效率得以提高。
除了指定由闪存控制器210执行命令的操作类型，命令包还包括其它可用于执行命令的数据。这些其它数据可以包括：当当前状态匹配命令启动值（command-initiating value）时指示闪存控制器210开始执行命令的命令启动值、和当命令完成时闪存控制器210更新当前状态的命令完成值（command-done value）。这些其它数据还可以包括：目标闪存模块的地址、如果命令是关于读取操作或写入操作的数据缓存器的地址、和用于支持闪存控制器210执行命令的元数据（meta data）列表。
命令存储单元250可以由一个RAM或多个RAM实现。可选地，命令存储单元250可以由一个或多个先进先出（FIFO）存储设备来实施，其中每个FIFO存储设备存储一个有序序列命令包。
可选地，命令存储单元250可以包括一个或多个命令存储子单元，每个子单元都能存储命令包在一个单独的有序序列中，该单独的有序序列即选自所述一个或多个有序序列。命令存储子单元的数量等于由子系统200支持的闪存模块270的数量。
可选地，数据缓存器230可以包括一个或多个数据缓存单元（constituent buffer），每个数据缓存单元都用于缓存往来一个单独的专用闪存模块的数据，所述单独的专用闪存模块选自所述一个或多个闪存模块。类似地，状态寄存器组240可以包括一个或多个状态寄存器，每个状态寄存器都存储一个单独的数据缓存单元的当前状态，所述单独的数据缓存单元选自所述一个或多个数据缓存单元。状态寄存器的数量等于数据缓存单元的数量。
本发明的第二方面是一种能在主机内存和闪存模块之间通过DMA来进行数据传输的方法。主机包括一个DMA控制器用于传输数据往来主机内存、一个闪存控制器用于传输数据往来闪存模块、和一个数据缓存器用于缓存在DMA控制器和闪存控制器之间传输的数据。主机的例子包括但不限于SATA设备、USB设备、PCIE设备。闪存模块的例子包括NAND闪存、非XIP存储器和非易失性闪存介质。如果该闪存模块是NAND闪存，那么闪存控制器就是专门用于执行NAND闪存命令。数据缓存器可以由一个RAM或多个RAM来实现，无论是单端口还是双端口。
借助于图2所示，该方法的细节描述如下。当CPU 260接收到一个主机命令，要在主机内存280和闪存模块270之间传输数据，那么CPU260先分析该主机命令，以便能配置DMA控制器220和闪存控制器210去执行该主机命令。特别地，CPU 260通过产生一个或多个命令包来配置闪存控制器210，类似于以上在本发明第一方面里描述的命令包，排列成有序序列用于闪存控制器210顺序执行。根据该有序序列的次序，闪存控制器210按顺序地一个接一个地执行这一个或多个命令包，直到所有的命令包都被执行了。在这些命令包的按顺序执行里，重叠执行不同命令包是不允许的。也就是说，在所有命令包中的第一个命令包完成之前，紧接着这第一个命令包的第二个命令包的执行是不可以启动的。在该方法中，允许DMA控制器220和闪存控制器210去检查和更新数据缓存器230的当前状态（其中当前状态是关于主机内存280和闪存模块270之间的数据传输的），使得在部分数据传输过程的执行中，DMA控制器220和闪存控制器210之间可以直接互动，而不涉及CPU 260。直接互动的好处在以上本发明的第一方面中已经有描述了。另外，DMA控制器220和闪存控制器210还被配置以实施以下两个期望的任务。以闪存写入操作为例，第一，在执行第一命令包时，如果闪存控制器210检测到当前状态并不匹配第一数值，那么闪存控制器210等待，直到DMA控制器220更新了当前状态为第一数值。第二，当完成第一命令包时，闪存控制器210更新当前状态为第二数值，使得DMA控制器220一旦检测当前状态就可以检测到第一命令包完成了。在以上描述的两个协同动作中，第一数值和第二数值是DMA控制器220和闪存控制器210之间的预备值。可选地，第一数值是在第一命令包里的命令启动值，第二数值是在第一命令包里的命令结束值。闪存读取操作过程也是类似的。
优选地，在产生一个或多个命令包后，CPU 260将这所有一个或多个命令包存储在一个命令存储单元250中。因此，闪存控制器210可以直接从命令存储单元250中获取这一个或多个命令包顺序执行，而不再需要涉及CPU 260，所以能提高CPU效率，如以上本发明第一方面描述的。
本发明还可以以其它具体形式但不脱离其精神或本质特征来实施。因此本实施例在所有方面都应考虑为描述性的而非限制性的。本发明的范围是由所附权利要求限定，而不是由以上描述限定，因此在所附权利要求或其等同物的意义和范围内的所有变化都在其覆盖范围内。

Claims (20)

1.一种数据传输子系统，其能在主机内存和由该子系统支持的任意一个或多个闪存模块之间通过直接内存存取（DMA）来进行数据传输，该子系统包括：
DMA控制器，用于至少传输数据到所述主机内存，以及从所述主机内存传输出数据；
闪存控制器，用于至少传输数据到所述任意一个或多个闪存模块，以及从所述任意一个或多个闪存模块传输出数据；
数据缓存器，其连接到所述DMA控制器和所述闪存控制器，用于缓存在所述DMA控制器和所述闪存控制器之间传输的数据；
状态寄存器组，其可被所述DMA控制器和所述闪存控制器存取，用于存储所述数据缓存器的当前状态，所述当前状态是与所述数据传输相关的；
其中所述DMA控制器和所述闪存控制器被配置，使得所述DMA控制器和所述闪存控制器可以更新所述当前状态，并可以在数据传输期间检测所述当前状态的变化，因此大部分数据传输过程都是通过在所述DMA控制器和所述闪存控制器之间的直接互动而执行的，并不涉及中央处理器。
2.根据权利要求1所述的数据传输子系统，还包括命令存储单元，其被设置成：
接收命令包，每个命令包包括一个操作类型，其指定一个可由所述闪存控制器执行的命令，并指向所述一个或多个闪存模块中的一个目标闪存模块；
根据所述命令包指向的所述目标闪存模块，以一个或多个有序序列存储所述命令包，其中以一个或多个有序序列存储的所述命令包是以命令包的接收时间或接收次序的顺序来排列的；
允许所述闪存控制器按照次序一个接一个地获取并执行所选中序列存储的命令包。其中所述选中序列是所述一个或多个有序序列中的任意一个。
3.根据权利要求2所述的数据传输子系统，其中所述命令包是由所述中央处理器发出的。
4.根据权利要求2所述的数据传输子系统，其中每个所述命令包还包括：
命令启动数值，用于当所述当前状态匹配所述命令启动数值时，指示所述闪存控制器启动执行所述命令；
命令完成数值，当所述命令完成时，所述闪存控制器更新当前状态为所述命令完成数值；
所述目标闪存模块的地址；
如果所述命令是关于一个读取操作或一个写入操作时的所述数据缓存器的地址；
元数据列表，用于支持所述闪存控制器执行命令。
5.根据权利要求2所述的数据传输子系统，其中所述命令是关于擦除、写入、读取、读取状态、复位、或多重命令（Multi-Plane command）的操作。
6.根据权利要求2所述的数据传输子系统，其中所述命令存储单元包括一个或多个命令存储子单元，每个命令存储子单元都用来存储所述一个或者多个按照一定次序排列的命令包，所述一个或多个命令存储子单元的数量等于所述一个或多个闪存模块的数量。
7.根据权利要求1所述的数据传输子系统，其中：
所述数据缓存器包括一个或多个数据缓存单元，每个数据缓存单元都用于缓存一个往来专用闪存模块的数据，所述专用闪存模块选自所述一个或多个闪存模块；
所述状态寄存器组包括一个或多个状态寄存器，每个状态寄存器都存储一个单独的数据缓存单元的当前状态，所述单独的数据存储单元选自所述一个或多个数据存储单元，所述一个或多个状态寄存器的数量等于所述一个或多个数据缓存单元的数量。
8.根据权利要求1所述的数据传输子系统，其中所述闪存模块可以是NAND闪存、非XIP存储器、或非易失性闪存存储介质。
9.根据权利要求1所述的数据传输子系统，其中所述数据缓存器是由随机存取存储器（RAM）或多个RAM实现的，无论是单端口或双端口的。
10.根据权利要求1所述的数据传输子系统，其中所述闪存控制器是专用于执行NAND闪存命令或基于存储器类型的任意其它指令集里的命令。
11.根据权利要求1所述的数据传输子系统，其中所述子系统用于SATA设备或USB设备或PCIE设备或任意其它设备。
12.一种能在主机内存和闪存模块之间通过直接内存存取（DMA）来进行数据传输的方法，一个DMA控制器用于传输往来主机内存的数据，一个闪存控制器用于传输往来闪存模块的数据，一个数据缓存器用于缓存在所述DMA控制器和所述闪存控制器之间传输的数据，该方法包括；
当接收到一个关于在所述主机内存和所述闪存模块之间传输数据的主机命令时，中央处理单元配置所述DMA控制器和所述闪存控制器去执行所述主机命令，其中所述中央处理单元通过产生一个或多个命令包并将所述命令包按照一定次序排列组成有序序列，同时配置所述闪存控制器顺序执行所述命令包；
所述闪存控制器根据所述有序序列的次序一个接一个地顺序执行所述一个或多个命令包，直到所有命令包都执行了，其中在所述一个或多个命令包中的第一个命令包执行完成之前，紧接着所述第一个命令包的第二个命令包的执行不能启动；
配置所述DMA控制器和所述闪存控制器去检测和更新所述数据缓存器的当前状态，所述当前状态是关于所述数据缓存器的，使得：
在执行第一个命令包期间，如果所述闪存控制器检测到的当前状态不匹配第一数值，那么所述闪存控制器就等待，直到所述DMA控制器更新当前状态为第一数值；
当所述第一个命令包的执行完成时，所述闪存控制器就更新当前状态为第二数值，使得所述DMA控制器一旦检查当前状态就能检测到所述第一个命令包的执行已经完成了；
因此，在执行大部分数据传输过程时，所述DMA控制器和所述闪存控制器之间都是直接互动，而不涉及所述中央处理单元。
13.根据权利要求12所述的方法，其中：
第一数值是在所述第一个命令包里的命令启动数值；
第二数值是在所述第一个命令包里的命令结束数值。
14.根据权利要求12所述的方法，还包括：
在产生所述一个或多个命令包之后，所述中央处理单元将所有所述一个或多个命令包存储在一个命令存储单元中，因此允许所述闪存控制器直接从所述命令存储单元中获取所述一个或多个命令包用于顺序执行，而不需要另外涉及所述中央处理单元。
15.根据权利要求12所述的方法，其中每个命令包包括：
一个操作类型，其指定一个由所述闪存控制器执行的命令；
一个命令启动数值，用于当所述当前状态匹配所述命令启动数值时指示所述闪存控制器启动执行所述命令；
一个命令结束数值，当所述命令完成时，所述闪存控制器更新当前状态；
所述闪存模块的地址；
如果所述命令是关于一个读取操作或一个写入操作时的所述数据缓存其的地址；
元数据列表，用于支持所述闪存控制器执行所述命令。
16.根据权利要求15所述的方法，其中所述命令是关于擦除、写入、读取、读取状态、复位、或多重命令（Multi-Plane command）的操作。
17.根据权利要求12所述的方法，其中所述闪存模块可以是NAND闪存、非XIP存储器、或非易失性闪存存储介质。
18.根据权利要求12所述的方法，其中所述数据缓存器是由随机存取存储器（RAM）或多个RAM实现的，无论是单端口或双端口的。
19.根据权利要求12所述的方法，其中所述闪存控制器是专用于执行NAND闪存命令或根据存储器类型的任意其它指令集里的命令。
20.根据权利要求12所述的方法，其中所述方法是用于SATA设备或USB设备或PCIE设备或任意其它设备。
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