CN113157205B - 一种nand阵列的控制方法、控制器、电子设备及存储介质 - Google Patents

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Abstract

本发明公开了一种NAND阵列的控制方法、控制器、电子设备及存储介质，包括以下过程：按应用需求创建配置命令；将配置命令进行命令仲裁；依次解析命令仲裁后的配置命令并创建命令轨，将创建的命令轨进行执行；命令轨执行完成，生成回应表，所述回应表包括配置命令对应的所有命令轨的执行状态，通过中断通知CPU，CPU读取回应表。本发明中CPU面向应用级的配置命令，而NAND闪存的操作序列根据配置命令自动构建命令轨实现，在多通道多片闪存阵列控制时可显著降低CPU的负载率。同时，通过命令轨编号可直接由回应表获取该命令轨的执行状态，可以实现闪存运行状态的准确获取。

Description

一种NAND阵列的控制方法、控制器、电子设备及存储介质
技术领域
本发明属于集成电路设计技术领域，具体属于一种NAND阵列的控制方法、控制器、电子设备及存储介质。
背景技术
NAND闪存作为市面上最常见的非易失性存储器，具有存储容量大，编程速度快、单位存储价格低等优点，在业界获得了广泛的应用。数据存储系统通常采用多通道NAND闪存阵列构建，高效的控制器设计是管理大规模NAND闪存阵列的关键点与难点。
NAND闪存具有固有的物理结构，其基本的读写操作单元为页(page)，而擦除操作单元为块(block)，当大量数据进行高速存取时，控制器需要面向多片多通道闪存阵列进行重复的、并发的海量控制。当前主流的控制方法可以划分为面向NAND底层操作与面向自定义命令协议或者两者的有机结合。
CN110209352A发明专利申请提出了一种基于序列码指令的存储器控制方法。该方法面向NAND的底层操作，在控制器中建立指令序列码集，指令码序列集包含若干指令序列码，这些序列码定义了NAND闪存的基本操作，当控制器接收到指令信息时，调取相应的序列码完成对目标存储器的操作。该方法可扩展性强，通过指令序列码集定义闪存的基本操作实现对多种类多协议闪存的兼容。但由于面向NAND底层操作管理，包含大量的子操作类型，需要应用软件按照特定的控制序列完成完整的闪存控制，同时在多通道阵列架构下对于CPU的控制负载极高，其控制效率往往不高。
CN102609222B发明专利提出了一种基于命令描述符的闪存控制方法。该方法面向自定义命令协议，定义了由表头、命令操作码、地址操作码、数据操作码构建的命令描述符，应用软件根据用户所需编排命令描述符的步骤，由CPU将其加载至描述符缓存，流程控制模块负责命令解析。该方法的目的在于精简支持指令，降低CPU的负载与硬件译码电路的面积。但该方法仍需应用软件按照特定的序列编排命令描述符的步骤，对CPU的负载降低有限，且对自定义命令协议的执行状态未准确定义，难以获取精确到页(page)的闪存准确运行状态。
发明内容
为了解决现有技术中存在的问题，本发明提供一种NAND阵列的控制方法、控制器、电子设备及存储介质，解决目前NAND闪存的控制方法中对CPU的控制负载较高，控制效率不高且难以准确获取闪存运行状态的问题，
为实现上述目的，本发明提供如下技术方案：一种NAND阵列的控制方法，包括以下过程：
按应用需求创建配置命令；
将配置命令进行命令仲裁；
依次解析命令仲裁后的配置命令并创建命令轨，将创建的命令轨进行执行；
命令轨执行完成，生成回应表，所述回应表包括配置命令对应的所有命令轨的执行状态，通过中断通知CPU，CPU读取回应表。
进一步的，将配置命令进行命令仲裁包括：
将配置命令分别下发至多个命令缓存，然后将命令缓存进行命令仲裁。
进一步的，所述命令缓存进行命令仲裁，通过轮转优先级算法选取命令缓存。
进一步的，依次解析命令仲裁后的配置命令并创建命令轨，将创建的命令轨进行执行包括：
解析命令仲裁后的配置命令，并根据配置命令类型及数据长度自动生成配置命令需要的命令轨，然后将创建的命令轨发送至执行模块进行执行。
进一步的，在创建命令轨时，若命令轨中包括状态读取指令，则构建自动延迟功能与自动重发功能。
进一步的，所述命令轨包括控制类、读取类和编程类，所述控制类分为带状态读取和不带状态读取，所述控制类用于实现复位、特征配置和擦除操作，所述读取类用于实现闪存数据、特征数据、ID参数信息读取，所述编程类用于实现数据编程操作。
进一步的，所述命令轨执行完成，生成回应表，所述回应表包括配置命令对应的所有命令轨的执行状态，通过中断通知CPU，CPU读取回应表包括：
命令轨执行完成，根据底层闪存的状态生成命令轨对应的回应表，并将回应表进行存储，然后通过中断通知CPU，CPU读取回应表获取命令轨的执行状态。
本发明还提供一种控制器，包括：
AXI主机接口：用于编程闪存时，DMA数据通路控制模块从主存读取数据下发给闪存，也用于读取闪存时，DMA数据通路控制模块将闪存读取的数据写回到主存；
APB从机接口：用于CPU对控制寄存器组的配置及设置应用层的配置命令，还用于CPU对回应表缓存模块的读取；
命令缓存：用于存储CPU下发的应用层配置命令；
控制寄存器组：用于通用的控制；
命令仲裁模块：用于多组命令缓存之间的命令仲裁；
命令解析模块：当命令仲裁模块下发命令时，命令解析模块完成命令解析，并自动生成完成命令所需的命令轨下发到闪存接口控制模块执行，每个未完成的命令轨都记录在命令轨记录模块内；
DMA数据通路控制模块：用于接收命令轨的控制信息，负责主数据及用户数据在闪存与主存的搬移；
闪存接口控制模块：用于接收命令轨的控制信息，生成对闪存的接口时序，同时在DMA数据通路控制模块上还要完成对数据的随机化及BCH编解码工作；
回应表缓存模块：用于存储每个完成命令轨对应生成的回应表。
本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并在处理器上运行的控制程序，控制程序被处理器执行时实现上述的控制方法的步骤。
本发明还提供一种计算机可读存储介质，所述计算机可读存储介质内存有计算机程序，所述计算机程序被处理器执行时实现上述的控制方法的步骤。
与现有技术相比，本发明至少具有以下有益效果：
本发明提供了一种NAND阵列的控制方法，满足CPU直接下达功能命令的一般优点，同时，显而易见的是，CPU面向应用级的配置命令，而NAND闪存的操作序列根据配置命令自动构建命令轨实现，在多通道多片闪存阵列控制时可显著降低CPU的负载率。同时，通过命令轨编号可直接由回应表获取该命令轨的执行状态，可以实现闪存运行状态的准确获取。
进一步的，命令缓存进行命令仲裁，通过轮转优先级算法选取命令缓存，保证每个命令缓存占用IO的时间可控。
进一步的，由于通道内多片NAND闪存对控制器来说其IO是共享的，在构建命令轨时，如果包含状态读取指令，则构建自动延迟与自动重发功能，保证该命令轨不会长期占用IO，提高闪存控制效率。
进一步的，本发明仅构建了3大类命令轨，可以完成多片闪存复杂的编程、读取、命令操作，CPU面向顶层的应用维护，仍可以通过回应表准确获取底层闪存的执行状态，实现负载较小的情况下对多通道多片闪存的准确高效控制。
附图说明
图1为本发明的控制流程图；
图2为本发明中控制器的结构示意图；
图3为命令轨包含的指令定义表；
图4为命令轨的组织结构表；
图5为命令轨对应的回应表定义表。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步的说明。
如图1所示，本发明提供一种基于命令轨的NAND阵列的控制方法，包括以下过程：
按应用需求创建配置命令；
将配置命令进行命令仲裁；
依次解析命令仲裁后的配置命令并创建命令轨，将创建的命令轨进行执行；
命令轨执行完成，生成回应表，所述回应表包括配置命令对应的所有命令轨的执行状态，通过中断通知CPU，CPU读取回应表。
具体的，首先，CPU通过APB从机接口配置闪存接口控制模块的基本参数，包括纠错能力、最小映射单元大小、数据随机化使能、数据取反使能等。
然后，CPU通过APB接口从机接口将应用级配置命令下发到各命令缓存，供命令仲裁模块调用，命令仲裁模块采用轮转优先级算法选中其中的命令缓存并将其发送至命令解码模块，命令解码模块可并行解码4组命令，仲裁模块与解码模块之间设置握手机制，当解码模块可接收新的配置命令时，命令仲裁模块向其下发下一条配置命令。
进而，命令解码模块解析当前的配置命令，并根据配置命令类型及数据长度自动生成完成配置命令所需的命令轨，其中，如图3所示，为了支持本发明的正确运行，首先需要定义控制NAND闪存的基本指令，包括命令指令(C)、状态读取指令(STS)、地址指令(CA)、数据指令(DA)、地址数据复合指令(CT)，并为每种指令定义编码格式，图3中字段的释义如表1：
表1：
简写 描述
CMD_ID 指令类型(0＝C,1＝CA,2＝DA,3＝STS,4＝CT)。
TSK_IDX 任务索引号
TRK_IDX 命令轨编号
META_ST_IDX 用户(meta)数据存储地址
MU_CNT 映射单元的个数
MU_ST_NO 映射单元的起始位置
CSEL 通道内多片闪存片选生成
Tpil STS类指令进入闪存接口的延迟时间
Tpp STS类指令重复执行的间隔时间
PRD_BASE 指定数据源地址(编程)或目的地址(读取)
EOT 命令轨结束标识
SKP_META 表明该次数据传输无用户(meta)数据。
ERA 行地址配置使能
RA 行地址
ECA 列地址配置使能
CA 列地址
TP 多plane操作使能
ERAID 冗余校验操作使能
EJC 使能闪存接口寄存器配置
JC_DATA 闪存接口寄存器配置值
JC_ADDR 闪存接口寄存器配置地址
DMA_DIR DMA数据传输方向,0＝读取/1＝编程
然后，需要将操作NAND闪存的基本指令进行拟合，构建命令轨。一个完整的闪存操作，如读取、写入或擦除，可以由若干个基本指令所组成。构成一个完整的闪存操作的指令集合，称为命令轨，比如读取闪存，则命令轨由地址指令、状态读取指令、数据读取指令依次构成。
硬件根据应用层配置命令，利用命令轨的基本指令构建3大类命令轨，分别为控制类、读取类、编程类。其中控制类命令轨可根据应用软件需求划分为带状态读取(C+STS)和不带状态读取(C)，实现复位、特征配置、擦除等操作；读取类(CA+STS+DA)实现闪存数据、特征数据、ID参数等信息读取；编程类(CT+STS)实现数据编程操作。图4给出了一个3条命令轨的组织结构实施例，分别实现擦除、编程、读取操作。
每一条被成功执行的命令轨，其执行状态通过两条回应表指示，并存储在回应表缓存模块内供CPU读取，回应表字段定义如图5，图5中的释义如表2：
表2：
Figure GDA0004006537040000061
Figure GDA0004006537040000071
构建的命令轨大多包含状态读取(STS)指令，由于通道内多片NAND闪存对控制器来说其IO是共享的，为实现多片NAND闪存的流水化操作执行，对状态读取的指令操作至关重要。上述基于命令轨的闪存控制方法，在构建命令轨时，如果包含状态读取指令，硬件通过Tpil与Tpp构建自动延迟与自动重发功能，保证该命令轨不会长期占用IO，提高闪存控制效率。所构建的命令轨下发至闪存接口控制执行，并将其信息保存在命令轨记录模块中。
最后，命令轨执行完成，硬件根据底层闪存的状态，生成该命令轨对应的回应表存储在回应表缓存区，回应表包含该配置命令对应的所有命令轨的执行状态，通过中断通知CPU读取，同时清除命令轨记录模块中相应的记录信息，并通过中断通知CPU，CPU读取回应表缓冲模块获取该配置命令的执行状态。
结合上述示例可知，本发明仅构建了3大类命令轨，可以完成多片闪存复杂的编程、读取、命令操作，CPU面向顶层的应用维护，仍可以通过回应表准确获取底层闪存的执行状态，实现负载较小的情况下对多通道多片闪存的准确高效控制。
在本实施例中，上述基于命令轨的闪存控制方法，当存在多个操作时，由命令解析模块为每条命令轨内包含的指令分配命令轨编号，并为每条命令轨配置结束条件，命令解析时自动将相同编号的指令组建命令轨。
在本实施例中，如图2所示，为实现上述控制方法的硬件结构，图2为单通道多片选结构框图，单通道支持的闪存片数从1-8可选，多通道设计与此类同，不再赘述，具体的，本发明还提供一种控制器用于实现上述NAND阵列的控制方法的步骤，包括：
AXI主机接口：用于编程闪存时DMA数据通路控制模块从主存读取数据下发给闪存，也用于读取闪存时DMA数据通路控制模块将闪存读取的数据写回到主存。
APB从机接口：用于CPU对控制寄存器组的配置及设置应用层的配置命令，也用于CPU对回应表的读取。
命令缓存：用于存储CPU下发的应用层配置命令，可根据单通道支持的闪存片数调整命令缓存的数量，一般情况下，一片闪存对应一个命令缓存。
控制寄存器组：用于通用的控制，比如纠检错位数，MU大小等基本信息的配置。
命令仲裁模块：用于多组命令缓存之间的命令仲裁，采取轮转优先级的策略保证每个命令缓存占用IO的时间可控。
命令解析模块：当命令仲裁模块下发命令时，命令解析模块完成命令解析，并自动生成完成命令所需的命令轨下发到闪存接口控制模块执行，每个未完成的命令轨都记录在命令轨记录模块内。
DMA数据通路控制模块：接收命令轨的控制信息，负责主数据及用户(meta)数据在闪存与主存的搬移。
闪存接口控制模块：闪存底层控制模块，接收命令轨的控制信息，生成对闪存的接口时序，同时在数据通路上还要完成对数据的随机化及BCH编解码等工作。
命令轨记录：本质通过硬件解析CPU的配置命令，自动构建命令轨完成对底层闪存的控制。
回应表缓存模块：对于每一个完成的命令轨，硬件都会自动生成对应的回应表存储在回应表缓存模块中，CPU通过命令轨编号确定该对应关系，并准确判断闪存的执行状态。
为实现上述目的，本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并在处理器上运行的控制程序，控制程序被处理器执行时实现上述NAND阵列控制方法的步骤；
为实现上述目的，本发明还提供一种计算机可读存储介质，所述计算机可读存储介质内存有计算机程序，所述计算机程序被处理器执行时实现上述NAND阵列控制方法的步骤。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求所述的保护范围为准。

Claims (1)

1.一种控制器，其特征在于，包括：
AXI主机接口：用于编程闪存时，DMA数据通路控制模块从主存读取数据下发给闪存，也用于读取闪存时，DMA数据通路控制模块将闪存读取的数据写回到主存；
APB从机接口：用于CPU对控制寄存器组的配置及设置应用层的配置命令，还用于CPU对回应表缓存模块的读取；
命令缓存：用于存储CPU下发的应用层配置命令；
控制寄存器组：用于通用的控制；
命令仲裁模块：用于多组命令缓存之间的命令仲裁；
命令解析模块：当命令仲裁模块下发命令时，命令解析模块完成命令解析，并自动生成完成命令所需的命令轨下发到闪存接口控制模块执行，每个未完成的命令轨都记录在命令轨记录模块内；
DMA数据通路控制模块：用于接收命令轨的控制信息，负责主数据及用户数据在闪存与主存的搬移；
闪存接口控制模块：用于接收命令轨的控制信息，生成对闪存的接口时序，同时在DMA数据通路控制模块上还要完成对数据的随机化及BCH编解码工作；
回应表缓存模块：用于存储每个完成命令轨对应生成的回应表。
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