CN104126203A - 使用平面之间的片上页面交换的元块尺寸缩小 - Google Patents

Abstract

在此公开了用于将数据存储在存储器设备中的方法和系统。使用页面交错并行写入对于多个页面的数据。例如，在四平面写入中，按照以下顺序写入四个页面的第一组：0、1、2、3。在平面交错之后，按照以下顺序写入四个页面的第二组：7、4、5、6。在写入数据之后，读取写入的数据的页面，如果需要交换页面，并且然后写入到存储器的另一部分(诸如MLC)。

Description

使用平面之间的片上页面交换的元块尺寸缩小

相关申请引用

本申请要求2011年12月30日提交的美国专利申请No.13/341,543的优先权。特此通过引用在此并入美国专利申请No.13/341,543的全部内容。

技术领域

本申请一般地涉及存储器设备。更具体地，本申请涉及预交错(pre-interleaving)连续数据，从而在最小化系统元块(metablock)尺寸的同时，最大化并行平面(plane)写入性能。

背景技术

诸如快闪存储器设备的非易失性存储器系统已经广泛地采用于消费产品中。可以发现不同形式的快闪存储器设备，例如可以在主机设备之间携带的便携式存储卡或者嵌入在主机设备中的固态盘(SSD)的形式。当将数据写入到传统的快闪存储器设备时，主机典型地将数据写入到在存储器系统的逻辑地址空间中的地址并且从存储器系统的逻辑地址空间中的地址读出数据。

快闪存储器设备包括浮置栅极(floating gate)存储器单元阵列和系统控制器。控制器管理与主机系统的通信和存储器单元阵列的操作，以便存储和取回用户数据。为了增加在将用户数据编程到存储器阵列中并且从其读出用户数据期间的并行性程度，该阵列典型地被划分为子阵列，统称为平面，其包含它们自己的数据寄存器和其它电路从而允许并行操作，以便数据扇区可以同时编程到几个或所有平面中的每一个或者从几个或所有平面中的每一个读取。单个集成电路上的阵列可以被物理地划分为平面，或者每个平面可以由单独的一个或多个快闪存储器芯片形成。

快闪存储器设备的存储器单元可以一起被分组为页面和块。页面是在块中数据编程和读取的单位，包含一次编程或读取的最小数据量。然而，为了增加存储器系统的操作并行性，在两个或更多的块中的这样的页面可以逻辑地联接到元页面。元页面可以由来自多个块的一个物理页面形成。所以，例如元页面可以包括多个块的每个中的页面，但是元页面的页面不需要必须具有每个块中的相同相对位置。元页面是编程的最大单位。

在块作为同时可擦除的最小分组的情况下，块包括多个页面。为了高效管理存储器，块可以一起联接以形成虚拟块或元块。也就是说，每个元块定义为包括来自每个平面的一个块。元块的使用在美国专利No.6,763,424中描述，为了所有目的，特此通过引用并入其全部内容。元块通过主机逻辑块地址被标识为用于编程和读取数据的目的地。类似地，元块的所有块一起被擦除。最小的元块尺寸可以是单个物理块。

元块尺寸典型地保持较小以便遵从各种标准。然而，小元块尺寸减少可以并行操作的平面的数量，从而增加编程快闪存储器设备的时间。因此，存在调解这些问题的需要。

发明内容

在此公开用于在存储器设备中存储数据的方法和系统。

根据第一方面，提供一种用于在快闪存储设备中存储数据的方法。该方法用在具有控制器和与控制器通信的存储器的快闪存储设备中，该存储器包括多个平面，每个平面具有一页面序列。

该方法包括：接收数据；迭代地将数据的部分并行写入到多个平面的每个中的页面；读取平面的每个中的页面，被并行读取的页面的至少一些位于各自平面中的页面序列的不同的各自页面中；对于至少一个被读取的页面，确定是否将页面从初始平面偏移到各平面中的不同平面；以及基于确定的偏移将数据存储在存储器中，其中确定的偏移和数据的存储导致在至少一个平面中的页面的编号序列内的数据的顺序排列。一个示例是包括N个数量的平面的存储器设备。迭代的写入包括：跨越“N”个数量的平面以第一序列写入数据的第一“N”个页面中；以及使用平面交错跨越“N”个数量的平面以不同于第一序列的序列写入随后的数据页面。在迭代地写入数据页面之后，读取数据(并行地或串行地)以便从多个平面的每个在页面序列的不同页面中读取页面。其后，确定是否在将页面保存到存储器的另一区段(section)。例如，数据可以被读取到XDL寄存器(或系列寄存器)。XDL寄存器然后可以在将页面保存在多级单元存储器之前执行页面交换，如果需要的话。

根据第二方面，提供配置为存储数据的快闪存储器设备。该快闪存储器包括：包括多个平面的存储器，平面的每个具有页面序列；以及与存储器通信的控制器。该控制器配置为：接收数据；迭代地将数据的部分并行写入到多个平面的每个中的页面；读取个平面的每个中的页面，被并行读取的页面的至少一些位于各自平面中的页面序列的不同的各自页面中；对于至少一个被并行读取的页面，确定是否将页面从初始平面偏移到平面中的不同平面；以及基于确定的偏移将数据存储在存储器中，其中确定的偏移和数据的存储导致在至少一个平面中的页面的编号序列内的数据的顺序排列。

当浏览以下附图、详细描述和权利要求时其它特征和优点将变得显然。此外，公开了其它实施例，并且实施例的每个可以单独或组合在一起使用。现在将参考附图描述实施例。

附图说明

图1是与具有非易失性存储器的存储器系统连接的主机的框图。

图2是图示图1的系统的示例物理存储器组织。

图3示出图2的物理存储器的部分的扩展视图。

图4是适合作为快闪存储器组之一的示例一个快闪存储器组。

图5是可以用于图4的存储器组中的存储器单元阵列的代表电路。

图6图示不同平面中存储的数据页面的一系列代表。

图7图示不同平面中存储的数据页面的另一系列代表。

图8是用于使用平面交错和页面交换来存储数据的流程图。

具体实施方式

适合用于实现本发明的各方面的快闪存储器系统示出在图1-5中。图1的主机系统100将数据存储到快闪存储器设备102并且从快闪存储器设备102取回。数据可以包括由快闪存储器设备接收的任何信息，包括内容(诸如视频、歌曲等)。快闪存储器设备102可以是诸如以个人计算机、计算机服务器或存储阵列中安装的固态盘(SSD)驱动器的形式，嵌入在主机系统中的快闪存储器。可替代地，快闪存储器设备102可以是卡的形式，所述卡通过机械和电连接器的配合部分104和106可移除地连接到主机系统，诸如图1所示。配置用作内部或内嵌SSD驱动器的快闪存储器设备可以类似于图1的示意图，主要的不同在于主机系统100内部快闪存储器设备102的位置。SSD驱动器可以是对于旋转磁盘驱动器的即用型(drop-in)替代的分立模块的形式。

商业可以获得的SSD驱动器的一个示例是SanDisk公司生产的32吉字(gigabyte)节SSD。商业可获得的可移除快闪存储器卡的示例包括紧凑闪存(CF)、多媒体卡(MMC)、安全数码(SD)、miniSD、记忆棒、SmartMedia、TransFlash和microSD卡。虽然这些卡的每个根据其标准化规范具有唯一的机械和/或电接口，每个中包含的快闪存储器设备是类似的。此外，快闪存储器设备可以是小封装的手持存储器系统，其具有用于通过插入主机系统的串行通用总线(USB)插座与主机连接的USB插头。这些存储卡和快闪驱动器的每个包括与主机接口并且控制它们中的快闪存储器的操作的控制器。

在涉及快闪存储器设备102的范围内，图1的主机系统100可以视为具有由电路和软件的组合构成的两个主要部分。它们是应用部分108和与快闪存储器设备102接口的驱动器部分110。在PC，例如，应用部分108可以包括诸如CPU 112的处理器和存储器114。存储器114存储供CPU 112执行的一个或多个程序，其执行运行计算设备的各种功能。例如，存储器可以包括当由CPU 112执行时包括以下功能的软件(诸如计算机可读指令)：文字处理；图形；控制或其它受欢迎的应用软件；以及用于管理主机系统100上的数据的文件系统。存储器可以包括易失性或非易失性存储器，并且可以存储除了软件以外的信息。

图1的快闪存储器设备102可以包括非易失性存储器(诸如快闪存储器116)和系统控制器118。系统控制器118控制快闪存储器116并且与快闪存储器设备102连接到的主机系统100通信，以便来回传送数据。系统控制器118可以在数据编程和读取期间在主机系统100使用的逻辑地址和快闪存储器116的物理地址之间进行转换。

快闪存储器116可以包括一个或多个快闪存储器芯片130。快闪存储器芯片130包括作为非易失性存储器的快闪存储器阵列120和作为易失性存储器的快闪存储器缓冲器128。快闪存储器缓冲器128可以包括可以执行页面交换的页面偏移寄存器132，如以下更详细讨论的。页面偏移寄存器132的一个示例可以包括XDL数据锁存器，诸如美国专利申请No.2010/0309720中所公开的，特此通过引用在此并入其全部内容。关于可以用于页面偏移寄存器的寄存器结构的细节被描述在美国专利No.7,170,802中，特此通过引用在此并入其全部内容。

图1以示例的方式图示具有单个快闪存储器阵列120和单个快闪存储器缓冲器128的单个快闪存储器芯片130。此外，快闪存储器116可以包括多个裸片(die)和易失性存储器缓冲器，每个裸片包含被组织为多个平面的存储器单元阵列。可替代地，存储器单元阵列可以不被划分为平面。在替代实施例中，快闪存储器芯片130包括快闪存储器阵列120，并且单独的芯片可以包括快闪存储器缓冲器128。

功能上，系统控制器118可以包括控制器122，其可以包括处理器、控制逻辑、可编程逻辑阵列等。系统控制器118还可以包括易失性和非易失性存储器，诸如控制器固件124和控制器RAM 126(或者与控制器122相关联的其它易失性存储器)。控制器固件124包括可以由控制器122指令用于协调快闪存储器116的操作的指令。系统控制器118可以被实现在单个集成电路芯片上，诸如专用集成电路(ASIC)，或者也可以被并入到快闪存储器116中。

存储器单元可以被操作为在每个电荷存储元件或区域存储多于两个可检测电平的电荷，从而在每个中存储多于1位的数据。该配置称为多级单元(MLC)存储器。可替代地，存储器单元可以操作为存储两个水平的电荷，以便单个位的数据存储在每个单元中。这典型地称为二进制或单级单元存储器。两种类型的存储器单元都可以用在存储器中，例如二进制快闪存储器可以用于高速缓存数据并且MLC存储器可以用于较长期的存储。存储器单元的电荷存储元件最通常是导电浮置栅极，但是可替代地可以是非导电电介质电荷俘获(charge trapping)材料。

图2概念地图示用作以下进一步描述中的示例的快闪存储器单元阵列120(图1)的组织。快闪存储器单元阵列120可以包括每个由单个或多个存储器控制器122单独控制的多个存储器单元阵列。存储器单元的四个平面或子阵列202、204、206和208可以在单个集成存储器单元芯片上、两个芯片上(每个芯片上平面中的两个)或四个单独芯片上。对于以下的讨论具体的排列不重要。当然，系统中可以存在其它数量的平面，诸如1、2、8、16或更多。平面各自被划分为形成擦除的最小单位的存储器单元的组，下文中称为块。通过矩形在图2中示出存储器单元的块，诸如位于各个平面202、204、206和208中的块210、212、214和216。在每个平面中可以存在几十或几百个块。

如上所述，存储器单元的块是擦除的单位，物理上一起可擦除的存储器单元的最小数量。然而，对于提高的并行性，以更大的元块为单位操作块。来自每个平面的一个块逻辑地联接在一起以形成元块。四个块210、212、214和216示出为形成一个元块218。元块中的所有单元典型地被一起擦除。用于形成元块的块不需要限制为在它们各自的平面中的相同相对位置，如由块222、224、226和228构成的第二元块220中所示。虽然通常优选跨越所有平面延伸元块，但是为了高系统性能，存储器系统可以以动态地由不同的平面中的一个、两个或三个块中的任何或全部形成元块的能力来操作。这允许元块的尺寸更紧密地匹配一个编程操作中可用于存储的数据量。

各个块依次为了操作目的被划分为存储器单元的页面，如图3所示。例如，块210、212、214和216的每个的存储器单元每个被划分为八个页面P0-P7。可替代地，在每个块中可以存在存储器单元的16个、32个或更多页面。页面是在块中数据编程和读取的单位，包含一次编程或读取的最小数据量。然而，为了增加存储器系统操作并行性，在两个或更多块中的这样的页面可以逻辑地联接到元页面。元页面302在图3中图示，由来自四个块210、212、214和216的每个的一个物理页面形成。例如，元页面302包括四个块的每个中的页面P2，但是元页面的页面不需要必需具有块的每个中的相同相对地址。元页面是编程的最大单位。

多堆(bank)快闪存储器中的每个堆可以包括一个或多个集成电路芯片，其中每个芯片可以包含组织到多个平面中的存储器单元阵列。单个芯片上的存储器堆400的图示在图4中示出。图4的存储器堆400为了简单示出这样的平面410和412，但是可以代替地使用更大数量的平面，诸如四个或八个平面。可替代地，存储器堆的存储器单元阵列可以不被划分为平面。然而，当这样划分时，每个平面具有其自己的、彼此独立可操作的列控制电路414和416。电路414和416从系统总线402的地址部分406接收它们各自的存储器单元阵列的地址，并且将它们解码以寻址各自位线418和420的特定一个或多个。响应于在地址总线上接收的地址，通过行控制电路424寻址字线422。源极电压控制电路426和428也与各自平面连接，如作为p阱电压控制电路430和432。如果堆400是具有存储器单元的单个阵列的存储器芯片的形式，并且如果两个或更多这样的芯片存在于系统中，则每个芯片的阵列可以类似于上述多平面芯片中的平面而被操作。

数据通过与系统总线402的数据部分404连接的各自数据输入/输出电路434和436被传送到和传送出平面410和412。电路434和436提供用于通过经各自的列控制电路414和416连接到平面的线438和440，将数据编程到它们各自平面的存储器单元阵列和从它们各自平面的存储器单元阵列读取数据二者。

每个堆中的每个存储器芯片包含执行来自控制器122的命令以执行这样的功能的控制电路。接口电路422连接到系统总线402的控制和状态部分408。来自控制器122的命令被提供给状态机444，该状态机444然后提供其它电路的具体控制以便执行这些命令。控制线446-454连接状态机444与图4中所示的这些其它电路。来自状态机444的状态信息通过线456传递到接口442用于通过总线部分408传送到控制器122。

以下讨论存储器单元阵列410和412的NAND架构，尽管也可以代替使用其它非易失性存储器架构或技术(诸如NOR)单独或组合。示例NAND阵列通过图5的电路图图示，其是图4的存储器堆400的存储器单元阵列410的一部分。提供大量的全局位线，为了说明简单在图5中仅示出四条这样的线502-508。大量串联的存储器单元串510-524被连接在这些位线之一和基准电势之间。使用存储器单元串514作为代表，多个电荷存储存储器单元526-532在串的任一端与选择晶体管534和536串联连接。当串的选择晶体管表现为导通时，该串被连接在其位线和基准电势之间。然后一次编程和读取该串内的一个存储器单元。

图5的字线538-544各个跨越大量存储器单元的串的每个中的一个存储器单元的电荷存储元件延伸，栅极546和550控制这些串的每端处的选择晶体管的状态。使得共享公共字线和控制栅极线538-550的存储器单元串形成一起被擦除的存储器单元的块552。各单元的该块包含一次物理可擦除的最小数量的单元。一次编程沿字线538-544之一的那些存储器单元的一行。典型地，在以沿最接近连接到地或另一公共电势的串的末端的字线544的行开始的情况下，以规定顺序编程NAND阵列的行。遍历块522，接下来编程沿字线542的存储器单元的行等。最后编程沿字线538的行。

第二块554是类似的，其存储器单元的串连接到与第一块552中的串相同的全局位线，但是具有不同的字的集合和控制栅极线。字和控制栅极线通过行控制电路524被驱动为它们适合的操作电压。如果在系统中存在多于一个的平面，诸如图4的平面1和2，则一个存储器架构使用在它们之间延伸的公共字线。可替代地可以存在共享公共字线的多于两个平面。在其它存储器架构中，各个平面的字线单独被驱动。

系统控制器118可以控制关于图4-5讨论的电路，以便被并行读取和写入平面。关于图6讨论并行读取和写入平面的示例。

如上所讨论的，最小化快闪存储器设备的元块的尺寸以便减小系统写入放大(write amplification)系数是有益的。然而，小元块尺寸减小可以并行操作的平面的数量，从而增加编程快闪存储器设备的时间。

元块尺寸通常保持较小以便遵守各种标准，如上所讨论的。例如，如果所有平面被并行操作，则具有2MB块尺寸和四个平面的NAND快闪存储器设备将具有8MB的元块尺寸。当期望快速下载内容时，并行操作这样的快闪存储器设备的4个平面是最优的。然而，不能推荐在正常操作中使用这样的大元块尺寸。仅仅因为一个原因，具有这样的大元块尺寸的快闪存储器设备由于元块尺寸是8MB和安全数码高容量(SDHC)标准原子单位(atomicunit)仅是4MB的事实，可能难以符合SD速度类别基准。因此，在之前的快闪存储器设备中，块尺寸保持小(即，<＝1MB)，以便在仍然符合4BM的SDHC标准原子单位的同时，可以并行操作多达4个平面。然而，对较小块尺寸的强调与快闪存储器设备的趋势冲突，该趋势随着时间过去导致NAND块尺寸持续增加。这是由于对于更长编程时间的补偿和由于利用更长NAND串实现的成本降低。

而且，对于许多快闪存储器设备，可以示出系统写入放大(W/A)系数与快闪存储器设备的元块尺寸成比例。因为快闪存储器设备在其可以被重新写入之前被擦除，执行这些操作的处理导致多于一次地移动(或重新写入)用户数据和元数据。该倍增(multiplying)效应导致写入放大在于其增加超过快闪存储器设备的寿命的要求的写入数量，这缩短了快闪存储器设备可以可靠操作的时间。因此，一般，将快闪存储器设备的元块尺寸最小化为尽可能小，同时仍然符合产品性能要求是有益的。然而，小元块尺寸减小可以被并行操作的平面的数量，从而增加编程快闪存储器设备的时间。

使用图6-8中描述的方法实现在减小写入放大系数的同时的较小元块尺寸。图6图示快闪存储器芯片130的一个或多个部分。如图6所示，存在正写入到4个平面(平面A、B、C和D)的数据的16个页面。该数据顺序地流化(stream)到存储器设备。在图6图示的示例中，如下流化数据的页面：1、2、3、4、5、6、7、8、9、10、11、12、13、14、15和16。

图6中示出的平面的名称仅仅是为了图示的目的。而且，图6中示出的表格仅仅是为了图示的目的。数据不需要存储在存储器设备中的顺序物理平面中。替代地，数据可以存储在存储器设备中的顺序逻辑平面中。而且，数据的顺序页面不需要存储在存储器中的物理上顺序或连续的页面中。相反地，数据的页面可以存储在存储器中的逻辑上顺序的页面中。

此外，图6中示出的平面的数量和页面的数量仅仅是为了图示的目的。而且，可以存在多于或少于图6中图示的页面。而且，页面的数量可以等于平面的数量，诸如图6中示出的4×4表格、5×5表格、6×6表格等。可替代地，页面的数量可以不同于平面的数量(以便平面的数量可以少于或多于页面的数量)，诸如图7所示。特别地，图6-8中描述的方法包括行到列变化(其中页面被考虑为行，并且平面被考虑为列)。以该方式，在处理开始时，行的数量乘以(by)列的数量将与列的数量乘以行的数量相同(在图6的右下方图示)。

可以期望在存储器设备中顺序(逻辑上和/或物理上顺序)存储数据，诸如在图6的右下角中的表格中图示的。例如，平面A已经在其中存储顺序的一系列页面，平面A中的第一页面存储了数据的第一页面(指定为页面0)，平面A中的第二页面存储了数据的第二页面(指定为页面1)，平面A中的第三页面存储了数据的第三页面(指定为页面2)，并且平面A中的第四页面存储了数据的第四页面(指定为页面3)。这样，平面A包括如流化到存储器设备的数据的第一四个页面。类似地，平面B包括如流化到存储器设备的数据的第二四个页面(平面B中的第一页面存储了数据的第五页面(指定为页面4)，平面B中的第二页面存储了数据的第六页面(指定为页面5)，平面B中的第三页面存储了数据的第七页面(指定为页面6)，并且平面B中的第四页面存储了数据的第八页面(指定为页面7))。

存在编程存储器设备以便实现如图6的右下角中的表格所示的顺序列表的不同方式。特别地，图6图示实现顺序列表的两种不同方式：(1)不利用平面的交错；以及(2)利用平面交错。典型地，数据首先存储在一个存储器(诸SLC存储器、MLC存储器、DRAM、SRAM)中，并且最终存储在另一个存储器(诸如MLC存储器)中。

不利用平面交错地编程存储器被图示在图6的右上角中的表格中。如所示，如存储在右上角的数据的顺序是如所期望的，每个平面包括数据的顺序页面。例如，平面A包括数据的第一四个平面(平面0、1、2和3)。然而，以该顺序编程平面的时间高。一次编程特定平面中的单个页面。因为此，为了实现图6的右上角中的表格中示出的页面序列，顺序编程页面以便首先在平面A的第一页面中编程页面0，然后在平面A的第二页面中编程页面1，然后在平面A的第三页面中编程页面2，然后在平面A的第四页面中编程页面3。以该方式，不使用并行编程。图6的右上角中的表格与图6的右下角中的表格完全相同(期望的序列)。所以，图6的右上角中的表格(其可以存储在SLC存储器中)可以使用并行编程被直接复制到目的地(其可以包括MLC存储器)。

利用平面交错的编程被图示在图6的左上角中的表格中。在平面交错的情况下，存储器设备能够共同定位一个块或一个平面中的数据(诸如平面0、1、2、3)，以便共同定位(co-location)的数据可以本地更新而不要求涉及其它数据(例如，可以更新共同定位页面0、1、2、3而不涉及页面4、5等)。此外，一个块中的数据的共同定位不减少编程和读取并行性。如图6中所示，例如，页面的读取和写入二者都可以并行执行。而且，“垂直”和“水平”存储可以被使用在相同存储设备中。“垂直”存储可以优选用于MLC(诸如2位(×2)或3位(×3)的单元)，由于其减少写入放大(或者在数据更新期间复制必需的数据量)，从而减小对存储设备的耐久性的影响。“水平存储”可以优选用于SLC，因为其具有在所有情况下的高并行性。

第一步是迭代地将数据的部分并行写入到多个平面的每个中的页面中。类似于图6的右上角中的表格，图6的左上角中的表格可以存储在SLC存储器中。在图6图示的示例中，在平面A、B、C和D的每个中编程一个页面。特别地，首先并行编程的数据的部分是页面0、1、2和3。在接下来的写入迭代中，并行编程的数据的部分是页面4、5、6和7。然而，使用平面交错来写入接下来的迭代中的数据。如图6所示，代替将数据的下一页面(页面4)写入到平面A，页面被偏移1个页面的等量，以便用于页面4的数据写入的平面B，用于页面5的数据写入的平面C等。以该方式，第一并行编程(编程页面0、1、2和3)之间的并行编程序列不同于第二并行编程(编程页面4、5、6和7)。同样地，在接下来的写入迭代中，利用导致2个平面的等量偏移的平面交错，并行编程的数据的部分是页面8、9、10和11。因此，在每个并行编程的接连迭代中，平面以预定的方式交错(例如，每个接连迭代以偏移1个平面的等量的预定量偏移)。

在迭代地写入进入的数据之后，数据可以同样地被迭代地读取。数据的迭代读取可以并行或非并行地执行。例如，如果所有平面在相同裸片上，读取可以被并行执行。可替代地，对于每个页面的读取可以单独执行。

如图6所示，来自平面A、B、C和D的每个的页面可以被迭代地读取到XDL寄存器中。然而，从平面A、B、C和D的每个读取的页面在页面序列的不同页面中。例如，在如图6的左上角中的表格中所示的读取的第一迭代中，页面0从平面A读取，页面4从平面B读取，页面8从平面C读取，并且页面12从平面D读取。以该方式，平面沿对角线从各平面的每个读取(如图6所示)，并且在平面中的不同页面序列中，从平面A读取的页面是平面A中的页面序列中的第一页面，从平面B读取的页面是平面B中的页面序列中的第二页面，从平面C读取的页面是平面C中的页面序列中的第三页面，并且从平面D读取的页面是平面D中的页面序列中的第四页面。

在读取数据之后，确定是否偏移数据。如图6所示，从页面0、4、8和12读取的数据不偏移，以便然后使用并行编程将数据存储到目的地(其可以包含MLC存储器)。

在第二读取迭代中，从平面A读取页面13，从平面B读取页面1，从平面C读取页面5，并且从平面D读取页面9。类似于第一读取迭代，从各平面的每个读取的平面在平面中的不同页面序列中。然而，第二读取迭代中的序列不同于第一序列。从第一平面(平面A)读取的页面是平面A中的页面序列中的最后页面，从平面B读取的页面是平面B中的页面序列中的第一页面，从平面C读取的页面是平面C中的页面序列中的第二页面，并且从平面D读取的页面是平面D中的页面序列中的第三页面。

在读取数据之后，确定是否偏移数据。如图6所示，从页面13、1、5和9读取的数据偏移1个平面的等量(equivalent)(诸如向左的1个偏移)，以便平面A、B、C和D分别包括来自页面1、5、9和13的数据。使用将写入的数据重新安排或交换到期望顺序的片上XDL旋转，可以在快闪存储器芯片130上内部地执行偏移。以该方式，偏移不需要包括片外数据传输，其可能导致数据延迟。其后，使用并行编程将数据存储到目的地。

在第三读取迭代中，从平面A读取页面10，从平面B读取页面14，从平面C读取页面2，并且从平面D读取页面6。类似于第一和第二读取迭代，从各平面的每个读取的平面在平面中的不同页面序列中。然而，第三读取迭代中的序列不同。从第一平面(平面A)读取的页面是平面A中的页面序列中的倒数第二页面，从平面B读取的页面是平面B中的页面序列中的最后页面，从平面C读取的页面是平面C中的页面序列中的第一页面，并且从平面D读取的页面是平面D中的页面序列中的第二页面。

如图6所示，从页面10、14、2和6读取的数据偏移2个平面的等量(诸如向左的2个偏移或向右的2个偏移)，以便平面A、B、C和D分别包括来自页面2、6、10和14的数据。其后，使用并行编程将数据存储到目的地。

在第四读取迭代中，从平面A读取页面7，从平面B读取页面11，从平面C读取页面15，并且从平面D读取页面3。类似于第一、第二和第三读取迭代，从各平面的每个读取的平面在平面中的不同页面序列中。然而，第四读取迭代中的序列不同。从第一平面(平面A)读取的页面是平面A中的页面序列中的倒数第三页面，从平面B读取的页面是平面B中的页面序列中的倒数第二页面，从平面C读取的页面是平面C中的页面序列中的最后页面，并且从平面D读取的页面是平面D中的页面序列中的第一页面。

如图6所示，从页面7、11、15和3读取的数据偏移3个平面的等量(诸如向左的2个偏移或向右的2个偏移)，以便平面A、B、C和D分别包括来自页面3、7、11和15的数据。其后，使用并行编程将数据存储到目的地。

如图6所示，使用平面交错，沿对角线读取，以及在XDL中的页面交换使能数据的并行写入和读取，以便实现如图6的右下角的表格中所示的页面序列。

如上所讨论的，页面的数量可以不同于平面的数量(以便平面的数量可以少于或大于页面的数量)。其的示例在图7中图示，其使用具有每个平面中四个页面的三个平面(平面A、B和C)(3×4)用于SLC存储器，并且使用具有每个平面中三个页面的四个平面(平面A、B、C和D)(4×3)用于MLC存储器。注意，在图7中的左上表格中，存在一平面的两个读取。例如，当读取0、3、6和9时，存在平面A的两个读取(对于页面0和9)。

图8图示用于将数据写入到快闪存储器设备的流程图800。在805，并行写入数据的第一N个页面(诸如到SLC存储器)。在810，系统控制器118确定是否存在要写入的数据的另外页面。如果是，则在815，执行平面交错。平面交错的一个示例是偏移预定数量的平面。在820，数据的接下来N个页面在偏移的平面处开始并行写入在SLC存储器。例如，如图6所示，在页面4、5、6和7的写入中，进行向平面B偏移。然后，页面4、5、6和7分别被写入到平面B、C、D和A。

如果不存在要写入的数据的另外页面，则在825，系统控制器118确定在哪里开始沿对角线读取。在830，在确定的开始处沿对角线将页面读取到XDL。如关于图6讨论的，读取不同平面中的页面。更具体地，(在页面序列中的)不同页面可以从各平面读取，读取是并行的或不是并行的。其示例是沿对角线读取的页面，如图6所示。在第一读取中，沿对角线的读取在平面A页面1开始，并且进行到平面B页面2、平面C页面3和平面D页面4。在接下来的读取中，沿对角线的读取在平面A页面4开始，并且进行到平面B页面1、平面C页面2和平面D页面3。以该方式，沿对角线开始读取的点移动了预定量(在平面A中的页面序列中减去1个页面的等量)。

在835，系统控制器118确定是否在XDL中进行页面交换。如果是，则在840，执行页面交换。这图示在图6中，其包括页面的偏移的示例。其后，在845，将页面从XDL写入到多级单元存储器。然后在850，系统控制器118确定是否存在要读取到XDL的另外页面。如果是，流程图循环返回到825。

因此，该方法和系统可以硬件、软件或硬件和软件的组合实现。该方法和系统可以以在至少一个电子设备中的集中方式(诸如图1中的快闪存储器设备102所示)实现，或者以不同元件跨越若干相互连接的计算机系统散布的分布方式实现。适合适于执行在此描述的方法的任何种类的计算机系统或其它装置。硬件和软件的典型组合可以是具有计算机程序的通用计算机系统，当该计算机程序加载并执行时，其控制该计算机系统，以便其执行在此描述的方法。这样的编程计算机可以视为专用计算机。

该方法和系统还可以嵌入在计算机程序产品中，其包括使能在此描述的操作的实现的全部特征，并且当加载在计算机系统中时，能够执行这些操作。在本文中计算机程序意味着任何语言、代码或符号的指令集的任何表示，其意图使得具有信息处理能力的系统直接或者以下任一或两者之后执行特定功能：a)转换为另一语言、代码或符号；b)以不同的材料形式再现。

以上公开的主题视为说明性和非限制性的，并且权利要求意图覆盖所有这样的修改、增强和其它实施例，其落入本公开的真实精神和范围内。因此，到法律允许的最大程度，本实施例的范围要通过权利要求和其等价物的最宽可允许解释来确定，并且不应受上述详细描述的限制或限定。虽然已经描述了各种实施例，但是在以上详细描述的范围内更多实施例和实现是可能的对本领域的技术人员是显然的。除了按照权利要求和其等价物，实施例不受限制。

Claims (21)

1.一种用于在快闪存储设备中存储数据的方法，该方法包括：

在具有控制器和与该控制器通信的存储器的快闪存储设备中，其中，所述存储器包括多个平面，每个平面具有一页面序列：

接收数据；

迭代地将数据的部分并行写入到所述多个平面的每个中的页面；

读取各平面的每个中的页面，其中，被并行读取的页面的至少一些位于各自平面中的页面序列的不同的各自页面中；

对于至少一个被读取的页面，确定是否将页面从初始平面偏移到各平面中的不同平面；以及

基于确定的偏移将数据存储在所述存储器中，

其中确定的偏移和数据的存储导致在至少一个平面中的页面的编号序列内的数据的顺序排列。

2.根据权利要求1所述的方法，其中所述多个平面包括“N”个数量的平面；

其中所述数据的部分包括数据的“N”个页面；

其中迭代地并行写入数据的“N”个页面包括：

跨越“N”个数量的平面以第一序列写入数据的第一“N”个页面；以及

跨越“N”个数量的平面以不同于第一序列的序列写入随后的数据页面。

3.根据权利要求2所述的方法，其中迭代地并行写入数据的“N”个页面包括：对于每个迭代，偏移预定数量的平面以开始数据的“N”个页面。

4.根据权利要求1所述的方法，其中读取各平面的每个中的页面包括：

从所述多个平面的每个并行读取页面，其中，从所述多个平面的每个读取的页面位于页面序列的不同页面中。

5.根据权利要求4所述的方法，其中所述存储器包括具有N个平面和在所述平面的每个中具有M个页面的单级单元存储器；

其中迭代地将数据的部分并行写入到所述多个平面的每个中的页面包括将数据写入到N个平面的每个的N个页面中；

其中并行读取N个平面的每个中的N个页面包括：

从N个平面的每个并行读取N个页面N次，以便：

在第一并行读取中，读取N个平面的第一个的第一页面，读取N个平面的第二个的第二页面，读取N个平面的第三个的第三页面，并且继续读取的序列直到从N个平面的第N个读取第N页面；

在第二并行读取中，读取N个平面的第一个的第N页面，读取N个平面的第二个的第一页面，读取N个平面的第三个的第二页面，并且继续读取的序列直到从N个平面的第N个读取第N-1页面；

在第三并行读取中，读取N个平面的第一个的第N-1页面，读取N个平面的第二个的第N页面，读取N个平面的第三个的第一页面，并且继续读取的序列直到从N个平面的第N个读取第N-2页面；以及

继续并行读取的序列直到第N并行读取，其包括读取N个平面的第一个的第二页面，读取N个平面的第二个的第三页面，读取N个平面的第三个的第四页面，并且继续读取的序列直到从N个平面的第N个读取第一页面。

6.根据权利要求1所述的方法，其中确定是否将各页面从初始平面偏移到各平面中的不同平面包括：

不对N个平面的每个中的第一页面执行重新排列；

执行重新排列，以便N个平面的每个中的第二页面向左偏移一个位置的等量，从而存储在N个平面的第一个中的第二页面中的数据被移动到N个平面的第N个中的第二页面，存储在N个平面的第二个中的第二页面中的数据被移动到N个平面的第一个中的第二页面，存储在N个平面的第三个中的第二页面中的数据被移动到N个平面的第二个中的第二页面；

执行重新排列，以便N个平面的每个中的第三页面向左偏移两个位置的等量；以及

迭代地执行重新排列，直到第N页面，以便N个平面的每个中的第X页面向左偏移X-1个位置的等量。

7.根据权利要求1所述的方法，其中确定的偏移和数据的存储导致在所有平面中的页面的编号序列内的数据的顺序排列。

8.根据权利要求7所述的方法，其中所述存储器包括具有N个平面和在所述平面的每个中具有M个页面的单级单元存储器；

其中所述存储器包括具有N个平面和在所述平面的每个中具有M个页面的多级单元存储器；

其中迭代地将数据的部分并行写入到所述多个平面的每个中的页面包括迭代地将数据的部分并行写入N个平面的每个中的单级单元存储器中的页面；以及

其中基于确定的偏移将数据存储在所述存储器中包括将数据并行存储在所述多级单元存储器中，以便第一平面包括页面0到M-1，第二平面包括页面M到2M-1，第三平面包括页面2M到3M-1，并且继续平面的序列，第N平面包括页面(N-1)×M到页面N×M-1的页面。

9.根据权利要求8所述的方法，其中N＝M。

10.根据权利要求8所述的方法，还包括响应于确定其中是否偏移页面，偏移至少一些页面；以及

其中基于确定的偏移将数据存储在所述存储器中包括将偏移的页面存储到多级单元存储器中。

11.根据权利要求1所述的方法，其中迭代地将数据的部分并行写入到所述多个平面的每个中的页面包括迭代地将数据的部分写入到单级单元存储器；

还包括响应于确定其中是否偏移页面，偏移至少一些页面；以及

其中基于确定的偏移将数据存储在所述存储器中包括将偏移的页面存储到多级单元存储器中。

12.一种配置为存储数据的快闪存储设备，该快闪存储器设备包括：

包括多个平面的存储器，每个平面具有一页面序列；以及

与所述存储器通信的控制器，所述控制器配置为：

接收数据；

迭代地将数据的部分并行写入到所述多个平面的每个中的页面；

读取各平面的每个中的页面，其中，被并行读取的页面的至少一些位于各自平面中的页面序列的不同的各自页面中；

对于至少一个被并行读取的页面，确定是否将页面从初始平面偏移到各平面中的不同平面；以及

基于确定的偏移将数据存储在所述存储器中，

其中确定的偏移和数据的存储导致在至少一个平面中的页面的编号序列内的数据的顺序排列。

13.根据权利要求12所述的快闪存储器设备，其中所述多个平面包括“N”个数量的平面；

其中所述数据的部分包括数据的“N”个页面；

其中所述控制器配置为通过以下步骤迭代地并行写入数据的“N”个页面：

跨越“N”个数量的平面以第一序列写入数据的第一“N”个页面中；以及

跨越“N”个数量的平面以不同于第一序列的序列写入随后的数据页面。

14.根据权利要求13所述的快闪存储器设备，其中所述控制器配置为对于每个迭代，偏移预定数量的平面以开始数据的“N”个页面，来迭代地并行写入数据的“N”个页面。

15.根据权利要求12所述的快闪存储器设备，其中所述控制器配置为通过以下步骤并行地读取各平面的每个中的页面：

从所述多个平面的每个并行读取页面，其中，从所述多个平面的每个读取的页面位于页面序列的不同页面中。

16.根据权利要求15所述的快闪存储器设备，其中所述存储器包括具有N个平面和在所述平面的每个中具有M个页面的单级单元存储器；

其中所述控制器配置为通过将数据写入到N个平面的每个的N个页面中，迭代地将数据的部分并行写入到所述多个平面的每个中的页面；

其中所述控制器配置为通过以下步骤并行读取N个平面的每个中的N个页面：

从N个平面的每个并行读取N个页面N次，以便：

在第一并行读取中，读取N个平面的第一个的第一页面，读取N个平面的第二个的第二页面，读取N个平面的第三个的第三页面，并且继续读取的序列直到从N个平面的第N个读取第N页面；

在第二并行读取中，读取N个平面的第一个的第N页面，读取N个平面的第二个的第一页面，读取N个平面的第三个的第二页面，并且继续读取的序列直到从N个平面的第N个读取第N-1页面；

在第三并行读取中，读取N个平面的第一个的第N-1页面，读取N个平面的第二个的第N页面，读取N个平面的第三个的第一页面，并且继续读取的序列直到从N个平面的第N个读取第N-2页面；以及

继续并行读取的序列直到第N并行读取，其包括读取N个平面的第一个的第二页面，读取N个平面的第二个的第三页面，读取N个平面的第三个的第四页面，并且继续读取的序列直到从N个平面的第N个读取第一页面。

17.根据权利要求16所述的快闪存储器设备，其中所述控制器配置为通过以下步骤确定是否将各页面从初始平面偏移到各平面中的不同平面：

不对N个平面的每个中的第一页面执行重新排列；

执行重新排列，以便N个平面的每个中的第二页面向左偏移一个位置的等量，从而存储在N个平面的第一个中的第二页面中的数据被移动到N个平面的第N个中的第二页面，存储在N个平面的第二个中的第二页面中的数据被移动到N个平面的第一个中的第二页面，存储在N个平面的第三个中的第二页面中的数据被移动到N个平面的第二个中的第二页面；

执行重新排列，以便N个平面的每个中的第三页面向左偏移两个位置的等量；以及

迭代地执行重新排列，直到第N页面，以便N个平面的每个中的第X页面向左偏移X-1个位置的等量。

18.根据权利要求12所述的快闪存储器设备，其中确定的偏移和数据的存储导致在所有平面中的页面的编号序列内的数据的顺序排列。

19.根据权利要求18所述的快闪存储器设备，其中所述存储器包括具有N个平面和在所述平面的每个中具有M个页面的单级单元存储器；

其中所述存储器包括具有N个平面和在所述平面的每个中具有M个页面的多级单元存储器；

其中所述控制器配置为通过迭代地将数据的部分并行写入N个平面的每个中的单级单元存储器中的页面，迭代地将数据的部分并行写入到所述多个平面的每个中的页面；以及

其中所述控制器配置为通过将数据并行存储在所述多级单元存储器中，基于确定的偏移将数据存储在所述存储器中，以便第一平面包括页面0到M-1，第二平面包括页面M到2M-1，第三平面包括页面2M到3M-1，并且继续平面的序列，第N平面包括页面(N-1)×M到页面N×M-1的页面。

20.根据权利要求19所述的快闪存储器设备，其中所述控制器进一步配置为响应于确定其中是否偏移页面，偏移至少一些页面；以及

其中所述控制器配置为通过将偏移的页面存储到多级单元存储器中，基于确定的偏移将数据存储在所述存储器中。

21.根据权利要求12所述的快闪存储器设备，其中所述控制器配置为通过迭代地将数据的部分写入到单级单元存储器，迭代地将数据的部分并行写入到所述多个平面的每个中的页面包括；

其中所述控制器进一步配置为响应于确定其中是否偏移页面，偏移至少一些页面；以及

其中所述控制器配置为通过将偏移的页面存储到多级单元存储器中，基于确定的偏移将数据存储在所述存储器中。