TW201349245A - 包括自足式測試單元的半導體記憶裝置及其測試方法 - Google Patents

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Abstract

本發明提供一種半導體記憶裝置，其係配置成資料型樣於內部執行運用一隨機資料型樣的一測試作業。該半導體記憶裝置包括一隨機資料型樣測試單元，其係在板上控制邏輯的控制下進行操作，該板上控制邏輯亦操控該半導體記憶裝置的正常作業。該控制邏輯係響應接收自一外部裝置所接收的的簡單指令來控制該半導體記憶裝置的測試作業。因此，測試時間可能少於由一外部裝置完全控制的測試。再者，因為該外部裝置不需要操控隨機資料型樣，因此測試成本可低於在該外部裝置的控制下執行的測試。

Description

包括自足式測試單元的半導體記憶裝置及其測試方法
本發明一般係關於一種半導體記憶裝置，尤指一種包括一測試單元的半導體記憶裝置及其測試方法。
一般來說，半導體記憶裝置係分類成揮發性記憶裝置和非揮發性記憶裝置。揮發性記憶裝置會在電力切斷時遺失儲存於其中的資料，而非揮發性記憶裝置在電力切斷時仍會保留儲存於其中的資料。非揮發性記憶裝置包括各種類型的記憶胞電晶體。非揮發性記憶裝置可分成快閃記憶裝置、鐵電式RAM(FRAM,Ferroelectric RAM)、磁性RAM(MRAM,Magnetic RAM)、相變式RAM,(PRAM，Phase Change RAM)以及類似物，端視該等記憶胞電晶體的結構而定。
在非揮發性記憶裝置中，快閃記憶裝置大致上分成NOR快閃記憶裝置和NAND快閃記憶裝置，端視記憶胞和位元線之間的連接狀態而定。NOR快閃記憶裝置的結構中會有二個或多個記憶胞電晶體並聯至一位元線。因此，NOR快閃記憶裝置擁有卓越的隨機存取時間特徵。相反地，NAND快閃記憶裝置的結構中會有二個或多個記憶胞電晶體串聯至一位元線。此種結構稱為胞體串結構，而且每一條胞體串皆需要一位元線接點。因此，NAND快閃記憶裝置擁有卓越的整合度特徵。
快閃記憶裝置的記憶胞係分成導通胞(on cell)和不導通胞(off cell)，端視臨界電壓分佈而定。導通胞為抹除記憶胞(erased cell)，不導通胞為程式化記憶胞(programmed cell)。程式化記憶胞的臨界電壓可能會因各種因素而改變。舉例來說，程式化記憶胞的臨界電壓可能會因相鄰記憶胞之間的程式化干擾或耦合而改變。下面將更明確地說明程式化記憶胞的臨界電壓變化。
舉例來說，相鄰記憶胞的程式化狀態(也就是臨界電壓分佈)可能會根據在程式化作業期間被程式化至一選定記憶胞之中的資料而改變。再者，在讀取作業期間，流經一選定記憶胞的胞電流則可能會根據相鄰記憶胞的程式化狀態(也就是臨界電壓分佈)而改變。換言之，一記憶胞的臨界電壓可能會根據要被程式化至一選定記憶胞之中的資料，或是用以表示相鄰記憶胞之程式化狀態的資料型樣(data pattern)而改變。
如上面所述，一記憶胞可能會因程式化干擾或耦合的關係而受到較多的影響或較少的影響，端視特定的資料型樣而定。因此，需要有測試半導體記憶裝置是否在各種資料型樣中執行穩定操作的裝置與方法。
本文中會說明一種包括一測試單元的半導體記憶裝置及其測試方法。
於本發明的一具體實施例中，一半導體記憶裝置的測 試方法包括下面步驟：於該半導體記憶裝置內部產生一第一隨機資料型樣，並且將該第一隨機資料型樣程式化至該半導體記憶裝置之中；以及於該半導體記憶裝置內部產生一第二隨機資料型樣，並且比較該第二隨機資料型樣和讀取自該半導體記憶裝置之記憶胞的資料型樣。
於本發明的一具體實施例中，一半導體記憶裝置的測試方法包括下面步驟：響應從一外部裝置所提供的一測試指令而於該半導體記憶裝置內部產生一隨機資料型樣；利用該隨機資料型樣來執行一測試；以及輸出一測試結果至該外部裝置。
於本發明的一具體實施例中，一半導體記憶裝置包括：複數個記憶胞；一隨機資料型樣測試單元，其係配置成產生一隨機資料型樣；以及一資料讀取/寫入電路，其係配置成在一測試作業期間將從該隨機資料型樣測試單元所提供的隨機資料型樣程式化至該等記憶胞之中。
下文中將經由多個示例性具體實施例並參考所附圖式，來說明根據本發明之一種包含一測試單元的半導體記憶裝置及其測試方法。
下面雖然將參考所附圖式更詳細地說明本發明的具體實施例；然而，本發明亦可以不同的形式來具現，並且不應視為受限於本文中所提出的具體實施例。
圖式並未依照比例繪製，而且於某些情況中，為清楚 圖解具體實施例的特徵，比例可能會放大。在本說明書中會使用到特定的用詞。該等用詞係用來說明本發明，並非用來限定本發明的意義或限制本發明的範疇。
在本說明書中，「及/或」代表包括被安排在「及/或」前後的構件中的一或多者。再者，「連接/耦合」代表一構件直接被耦合至另一構件，或者經由另一構件被間接耦合。在本說明書中，只要在一句子之中沒有明確提及，單數形式便可能包括複數形式。再者，本說明書中所用到的「包括/包含」或「其包括/其包含」則代表有一或多個構件、步驟、操作、以及元件的存在或加入。
下文中將參考所附圖式來詳細說明本發明的具體實施例。
下面的說明中，雖然使用一NAND快閃記憶裝置(其係一種非揮發性記憶裝置)作為範例來說明本發明的特徵與功能；然而，下面將說明的本發明的特點與功能並不受限於特定類型的半導體記憶裝置。也就是，下面將說明的半導體記憶裝置的測試方法可應用至揮發性記憶裝置和非揮發性記憶裝置兩者。
第1圖為根據本發明一具體實施例之半導體記憶裝置的方塊圖。參考第1圖，該半導體記憶裝置100包括一記憶胞陣列110、一列解碼器120、一行解碼器130、一資料讀取/寫入電路140、一輸入/輸出緩衝器電路150、一控制邏輯160以及一隨機資料型樣測試單元170。
該記憶胞陣列110包括複數個記憶胞，其係排列在位 元線BL0至BLn以及字元線WL0至WLm之間的個別交點處。每一個該等記憶胞可儲存一位元資料。此種記憶胞稱為單層記憶胞(SLC,Single Level Cell)。該SLC會依此方式被程式化成具有對應於一抹除狀態與一程式化狀態的一臨界電壓。於另一範例中，每一個該等記憶胞可能會儲存二個或多個位元資料。此種記憶胞稱為多層記憶胞(MLC,Multi Level Cell)。該MLC會依此方式並根據該多位元資料而被程式化成具有對應於一抹除狀態與複數個程式化狀態中之任一程式化狀態的一臨界電壓。該記憶胞陣列110可被施行成具有單層陣列結構(稱為二維陣列結構)或多層陣列結構(稱為三維陣列結構)。
該列解碼器120根據該控制邏輯160的控制來操作。該列解碼器120係配置成響應一位址而對記憶胞陣列110中的複數個列執行一選擇作業與一驅動作業。舉例來說，該列解碼器120係配置成將從一電壓產生器(圖未示)處所提供的各種字組線電壓傳輸至一已選定的字元線和複數條未選定的字元線。
該行解碼器130根據該控制邏輯160的控制來操作。該行解碼器130係配置成響應一位址而選擇位元線BL0至BLn(或資料讀取/寫入電路)。
該資料讀取/寫入電路140根據該控制邏輯160的控制來操作。該資料讀取/寫入電路140係配置成依據一操作模式而操作為一寫入驅動器或一感測放大器。再者，該資料讀取/寫入電路140係配置成在一測試讀取作業期間比較一 隨機資料型樣和讀取自該記憶胞陣列110的資料。下面將詳述該資料讀取/寫入電路140的測試讀取作業。
該輸入/輸出緩衝器電路150係配置成從一外部裝置(例如記憶體控制器、記憶體介面、主機裝置或類似物)處接收資料，或輸出資料至該外部裝置。此處，該資料可能不僅包括被程式化至記憶胞陣列110之中或讀取自該記憶胞陣列110的資料，還包括控制訊號，例如指令和位址。為了輸入與輸出資料，該輸入/輸出緩衝器電路150可包括一資料閂鎖電路與一輸出驅動電路。
該控制邏輯160係配置成響應從該外部裝置處所提供的一控制訊號來控制該半導體記憶裝置100的整體作業。舉例來說，該控制邏輯160可控制該半導體記憶裝置100的讀取、程式化(或寫入)或抹除作業。於另一範例中，該控制邏輯160係配置成響應複數個測試指令(例如一測試程式化指令、一測試讀取指令以及類似指令)來控制該半導體記憶裝置100的一測試作業。這意指該半導體記憶裝置100的測試作業並非藉由該外部裝置來直接執行，而是在該半導體記憶裝置100內部執行。
該隨機資料型樣測試單元170根據該控制邏輯160的控制來操作。該隨機資料型樣測試單元170係配置成在一測試程式化作業期間產生一隨機資料型樣。該隨機資料型樣測試單元170係配置成在一測試讀取作業期間比較該已產生的隨機資料型樣和讀取自該記憶胞陣列110的資料。下面將詳述該隨機資料型樣測試單元170的配置與操作。
根據本發明的一具體實施例，該半導體記憶裝置100係配置成於內部執行用於一隨機資料型樣的測試作業。因此，測試時間可能少於在該外部裝置的控制下所執行的測試。再者，因為該外部裝置不需要操控一隨機資料型樣，所以測試成本可低於在該外部裝置控制下所執行的測試。
第2圖為根據本發明一具體實施例之半導體記憶裝置的測試方法的流程圖。參考第2圖，第1圖之半導體記憶裝置100的測試方法係分成：一測試程式化方法S200，用以將一隨機資料型樣程式化至一記憶胞之中；以及一測試讀取方法S300，其藉由比較該隨機資料型樣和被程式化至該記憶胞中的資料來偵測一測試結果。
用以程式化一隨機資料型樣的測試程式化方法S200包括下面步驟：在半導體記憶裝置100內部產生一隨機資料型樣；以及將該已產生的隨機資料型樣程式化至一記憶胞之中。下面將更詳細說明該測試程式化方法S200。
於步驟S110中，該半導體記憶裝置100從一外部裝置(例如一測試裝置)處接收一測試程式化指令、一位址以及一種子數值(seed value)。該半導體記憶裝置100響應該測試程式化指令而執行一測試程式化作業。於步驟S120中，該半導體記憶裝置100基於該已接收的種子數值而產生一隨機資料型樣。這意指要用於該測試程式化作業的資料並非由該外部裝置(例如該測試裝置)提供。於步驟S130中，該半導體記憶裝置100會將該內部產生的隨機資料型樣程式化至一記憶胞之中。
為了判斷該隨機資料型樣是否正常地程式化至該記憶胞之中，或者被程式化至一記憶胞之中的隨機資料是否因實體故障(例如程式化干擾或耦合效應)而改變，該測試讀取方法S300將會被執行。用以比較該隨機資料型樣和被程式化在該記憶胞中的資料之測試讀取方法S300包括下面步驟：於半導體記憶裝置100內部產生一隨機資料型樣；以及比較該已產生的隨機資料型樣和讀取自一記憶胞的資料。下面將更詳細說明該測試讀取方法S300。
於步驟S140中，該半導體記憶裝置100從一外部裝置(例如一測試裝置)處接收一測試讀取指令、一位址以及一種子數值。該半導體記憶裝置100可響應於該測試讀取指令而執行一測試讀取作業。於步驟S150中，該半導體記憶裝置100比較基於該已接收的種子數值而產生的一隨機資料型樣和讀取自一記憶胞的資料。於步驟S160中，該半導體記憶裝置100輸出根據比較結果所產生的一測試結果至該外部裝置(例如該測試裝置)。
經由此連續的操作，其可以測試該隨機資料型樣是否正常地被程式化至該半導體記憶裝置100之中，或者該半導體記憶裝置100是否依照該隨機資料型樣而穩定地操作。
第3圖為第2圖之測試方法的測試程式化方法之更詳細流程圖。第4圖為根據本發明一具體實施例之半導體記憶裝置的方塊圖。此處將參考第3圖與第4圖來詳細說明根據本發明一具體實施例的測試程式化方法。
於步驟S210中，第1圖的半導體記憶裝置100從一外 部裝置(例如一測試裝置)處接收一第一程式化指令、一位址以及一種子數值SDV。該已被接收的種子數值SDV會被提供至該隨機資料型樣測試單元170的一隨機資料型樣產生器171。
於步驟S220中，該隨機資料型樣產生器171基於該種子數值SDV而產生一隨機資料型樣RDP。該隨機資料型樣產生器171可響應從第1圖的控制邏輯160處所提供的一時脈訊號CLK_W，而產生該隨機資料型樣RDP。該已產生的隨機資料型樣RDP係提供至該資料讀取/寫入電路140。舉例來說，該隨機資料型樣產生器171可包括一隨機資料產生電路，例如，一線性回授移位暫存器(LFSR,Linear Feedback Shift Register)。
於步驟S230中，該半導體記憶裝置100從該外部裝置(例如該測試裝置)處接收一第二測試程式化指令。於步驟S240中，當該第二測試程式化指令被接收時，暫時被儲存在該資料讀取/寫入電路140之中的隨機資料型樣RDP被程式化至該記憶胞陣列110的記憶胞之中。
於步驟S250中，判斷該等記憶胞是否被程式化為具有所需要的狀態。當該等記憶胞沒有被程式化為具有所需要的狀態時，該程式化作業可能會以預定的次數重複進行。也就是說，為了執行該程式化作業，包括步驟S240與步驟S250的一程式化迴圈係以預定的次數重複進行。相反地，當該等記憶胞被程式化為具有所需要的狀態時，該程式化作業便會結束。
第5圖為第3圖之測試程式化方法的時序圖。第5圖描繪基於該測試程式化方法的流程圖之輸入/輸出資料以及一控制訊號的時序圖。
該第一測試程式化指令TPCMD1、該位址ADDR以及該種子數值SDV會同步於一寫入控制訊號WC，而被提供至該半導體記憶裝置。該種子數值SDV的大小可依據該隨機資料型樣RDP的複雜度而有所不同。
該隨機資料型樣RDP的大小係藉由該寫入控制訊號WC來控制。也就是說，將產生的隨機資料型樣RDP數量會對應於該寫入控制訊號WC的雙態觸變數(toggling number)。將產生的隨機資料型樣RDP數量會對應於該半導體記憶裝置100的記憶胞數量，其中它們可同時被程式化。此時，被提供至第4圖的隨機資料型樣產生器171以產生該隨機資料型樣RDP的時脈訊號CLK_W，其可基於該寫入控制訊號WC而被產生。
當該第二測試程式化指令TPCMD2被提供時，該已產生的隨機資料型樣RDP被程式化至記憶胞之中。也就是說，在該第二測試程式化指令TPCMD2被提供之後，用以施加一程式化電流或電壓的實際程式化作業係被執行。
第6圖為第2圖之測試方法的第一測試讀取方法之更詳細流程圖。第7圖為根據本發明一具體實施例之半導體記憶裝置的方塊圖。下文中將參考第6圖與第7圖來詳細說明根據本發明一具體實施例的第一測試讀取方法。
於步驟S305中，第1圖的半導體記憶裝置100會從一 外部裝置(例如一測試裝置)處接收一第一測試讀取指令、一位址以及一種子數值SDV。該已接收的種子數值SDV被提供至該隨機資料型樣測試單元170的隨機資料型樣產生器171。
於步驟S310中，該半導體記憶裝置100從該外部裝置(例如該測試裝置)處接收一第二測試讀取指令。
於步驟S315中，當該第二測試讀取指令被接收時，該資料讀取/寫入電路140從該記憶胞陣列110的記憶胞處讀取胞資料(cell data)。也就是說，該資料讀取/寫入電路140讀取被程式化在該等記憶胞之中的資料。該讀取資料可暫時儲存在該資料讀取/寫入電路140之中。
於步驟S320中，當該第二測試讀取指令被接收時，該隨機資料型樣產生器171係基於該種子數值SDV而產生一隨機資料型樣RDP。該隨機資料型樣產生器171可響應從第1圖的控制邏輯160處所提供的一時脈訊號CLK1_R來產生該隨機資料型樣RDP。據此，該時脈訊號CLK1_R便可基於一讀取控制訊號RC而被產生。因此，所產生的隨機資料型樣RDP數量對應於該讀取控制訊號RC的雙態觸變數。所產生的隨機資料型樣RDP被提供至一比較器173。
舉例來說，該隨機資料型樣產生器171可包括一隨機資料產生電路，例如一線性回授移位暫存器(LFSR)。
隨機資料型樣產生器171的隨機資料型樣產生作業可在該資料讀取/寫入電路140感測胞資料時或之後執行。也就是說，步驟S315與步驟S320可同步或依序執行。
於步驟S325中，該比較器173比較由該資料讀取/寫入電路140所提供的讀取資料和從該隨機資料型樣產生器171處所提供的隨機資料型樣RDP。該比較器173可包括配置成執行一邏輯運算的一邏輯電路。舉例來說，該比較器173可包括一電路，其係配置成對該讀取資料和該隨機資料型樣RDP來執行XOR運算。
於步驟S330中，該比較器173響應從該控制邏輯160處所提供的一時脈訊號CLK2_R而輸出測試成功/失敗資料。該時脈訊號CLK2_R可基於該讀取控制訊號RC而產生。當該讀取資料和該隨機資料型樣RDP有相同數值時，該比較器173會輸出該測試成功資料。再者，當該讀取資料和該隨機資料型樣RDP有不同數值時，該比較器173會輸出該測試失敗資料。也就是說，該比較器173可響應該讀取控制訊號RC來輸出該等個別記憶胞的測試成功/失敗資訊。
第8圖為第6圖之第一測試讀取方法的時序圖。第8圖描繪基於該第一測試讀取方法的流程圖之輸入/輸出資料和控制訊號的時序圖。
該第一測試讀取指令TRCMD1、該位址ADDR、該種子數值SDV以及該第二測試讀取指令TRCMD2會同步於該寫入控制訊號WC而被提供至該半導體記憶裝置。第8圖所示的訊號TRCMD1、ADDR、SDV以及TRCMD2係依序被提供，然而，次序卻可改變。同時，該種子數值SDV的大小可依據該隨機資料型樣RDP的複雜度而有所不同。
當第二測試讀取指令TRCMD2被提供時，被程式化在記憶胞之中的資料便會被讀取。也就是說，在該第二測試讀取指令TRCMD2被提供之後，該記憶胞陣列110的資料被第7圖的資料讀取/寫入電路140所讀取。
該隨機資料型樣RDP的產生、該隨機資料型樣RDP和該讀取資料D0-Dn之間的比較，以及該比較結果的輸出作業皆係響應該讀取控制訊號RC而執行。舉例來說，第7圖的隨機資料型樣產生器171響應基於該讀取控制訊號RC所產生的一時脈訊號CLK1_R，而產生該隨機資料型樣RDP。此外，該資料讀取/寫入電路140響應該讀取控制訊號RC而提供該讀取資料D0-Dn至第7圖的比較器173。再者，該比較器173響應基於該讀取控制訊號RC所產生的時脈訊號CLK2_R，而比較該隨機資料型樣RDP和該讀取資料D0-Dn，並且輸出該比較結果(也就是成功/失敗資料)。圖中雖然未顯示，但是，從該比較器173處所輸出的比較結果會經由第1圖的輸入/輸出緩衝器電路150而被輸出至該外部裝置(例如該測試裝置)。
第9圖為第2圖之測試方法的第二測試讀取方法之更詳細流程圖。第10圖為根據本發明一具體實施例之半導體記憶裝置的方塊圖。下文將參考第9圖與第10圖來詳述根據本發明一具體實施例的第二測試讀取方法。
於步驟S355中，第1圖的半導體記憶裝置100會從一外部裝置(例如一測試裝置)處接收一第一測試讀取指令以及一種子數值SDV。該已接收的種子數值SDV係提供至該 隨機資料型樣測試單元170的隨機資料型樣產生器171。
於步驟S360中，該隨機資料型樣產生器171基於該種子數值SDV而產生一隨機資料型樣RDP。該隨機資料型樣產生器171可響應從第1圖的控制邏輯160處所提供的一時脈訊號CLK_R，而產生該隨機資料型樣RDP。該時脈訊號CLK_R可基於一讀取控制訊號RC而被產生。據此，所產生的隨機資料型樣RDP數量對應於該讀取控制訊號RC的雙態觸變數。該隨機資料型樣產生器171將該隨機資料型樣RDP提供至該資料讀取/寫入電路140。該隨機資料型樣RDP可暫時儲存在該資料讀取/寫入電路140之中。
於步驟S365中，該半導體記憶裝置100會從該外部裝置(例如該測試裝置)處接收一第二測試讀取指令以及一位址。於步驟S370中，在該第二測試讀取指令被接收之後，該資料讀取/寫入電路140從該記憶胞陣列110的記憶胞處來讀取胞資料。也就是說，該資料讀取/寫入電路140讀取被程式化在該等記憶胞之中的資料。該讀取資料可暫時儲存在該資料讀取/寫入電路140之中。
於步驟S375中，該資料讀取/寫入電路140根據從該控制邏輯160處所提供的控制訊號CNT0，來比較該暫時儲存的隨機資料型樣RDP和該讀取資料，並且提供該已比較的資料(也就是比較結果)至一計數器175。舉例來說，當該隨機資料型樣RDP和該讀取資料有相同數值時，該資料讀取/寫入電路140輸出該測試成功資料至該計數器175。再者，當該隨機資料型樣RDP和該讀取資料有不同數值時， 該資料讀取/寫入電路140輸出該測試失敗資料至該計數器175。
於步驟S380中，該計數器175基於從該資料讀取/寫入電路140所提供之已比較的資料，來計數失敗資料的數量。該計數器175可根據該控制邏輯160的控制來輸出失敗資料的數量至該外部裝置(例如該測試裝置)。該計數器175可被包含於該控制邏輯160之中，並亦可與該控制邏輯160實體分開。
第11圖為第9圖之第二測試讀取方法的時序圖。第11圖描繪基於第9圖的第二測試讀取方法之流程圖的輸入/輸出資料和控制訊號之時序圖。
該第一測試讀取指令TRCMD1和該種子數值SDV同步於該寫入控制訊號WC，而被提供至該半導體記憶裝置。該種子數值SDV的大小可依據該隨機資料型樣RDP的複雜度而有所不同。
在該種子數值SDV被提供之後，該隨機資料型樣RDP響應該讀取控制訊號RC而被產生。舉例來說，第10圖的隨機資料型樣產生器171響應基於該讀取控制訊號RC所產生的時脈訊號CLK_R，來產生該隨機資料型樣RDP。
當該第二測試讀取指令TRCMD2和該位址被提供時，被程式化在記憶胞之中的資料被讀取。也就是說，在該第二測試讀取指令TRCMD2被提供之後，第10圖的資料讀取/寫入電路140讀取該記憶胞陣列110的資料。該資料讀取/寫入電路140響應該控制訊號CNT0而比較該已儲存的 隨機資料型樣和該讀取資料，並且將該比較結果輸出至該計數器175。基於該比較結果，該計數器175產生失敗資料的數量。
視需要而定，失敗資料的數量可響應從該外部裝置(例如該測試裝置)處所提供的讀取控制訊號RC而被輸出。於另一範例中，失敗資料的數量可根據從該外部裝置(例如該測試裝置)處所提供的一狀態檢查指令而被輸出。失敗資料的數量可暫時儲存在該控制邏輯160或該計數器175之中，直到失敗資料的數量之數值被輸出至該外部裝置為止。
第12圖為根據本發明另一具體實施例之半導體記憶裝置的測試方法之流程圖。參考第12圖，第1圖之半導體記憶裝置100的測試方法之特徵為根據一指令(例如隨機測試指令)來依序執行下面作業：產生一隨機資料型樣；程式化該已產生的隨機資料型樣；從記憶胞處讀取資料；以及比較該已產生的隨機資料型樣和讀取資料。下文中將參考第1圖和第12圖來詳述該半導體記憶裝置的測試方法。
於步驟S410中，該半導體記憶裝置100從一外部裝置(例如一測試裝置)處接收一隨機測試指令、一位址以及一種子數值。
於步驟S420中，該半導體記憶裝置100的隨機資料型樣測試單元170基於該已接收的種子數值而產生一隨機資料型樣。這意指用於一測試程式化作業的資料並非從該外部裝置(例如該測試裝置)所提供。該已產生的隨機資料型樣係暫時儲存，直到執行一後續的比較作業為止。舉例來說， 當執行一程式化作業與一後續的比較作業時，從該隨機資料型樣測試單元170而被提供至第1圖的資料讀取/寫入電路140之隨機資料型樣可暫時儲存在該資料讀取/寫入電路140的一閂鎖電路之中。
於步驟S430中，該資料讀取/寫入電路140將該已接收的隨機資料型樣程式化至記憶胞。於步驟S440中，該資料讀取/寫入電路140讀取被程式化在該等記憶胞之中的資料。舉例來說，該資料讀取/寫入電路140可將該讀取資料暫時儲存在該閂鎖電路之中。
於步驟S450中，該資料讀取/寫入電路140根據該控制邏輯160的控制來比較該已儲存的隨機資料型樣和該已儲存的讀取資料，並且儲存比較結果。舉例來說，當該隨機資料型樣和該讀取資料有相同數值時，該資料讀取/寫入電路140會將測試成功資料儲存在對應的閂鎖電路之中。再者，當該隨機資料型樣和該讀取資料有不同數值時，該資料讀取/寫入電路140會將測試失敗資料儲存在對應的閂鎖電路之中。
於步驟S460中，該半導體記憶裝置100將儲存在該資料讀取/寫入電路140之中的測試結果輸出至該外部裝置(例如該測試裝置)。
當該連續的作業依序被執行時，其可測試該半導體記憶裝置100是否穩定地依照該隨機資料型樣來操作。
第13圖為根據本發明又一具體實施例之半導體記憶裝置的測試方法之時序圖。
該第一隨機測試指令RTCMD1、該位址ADDR以及該種子數值SDV會同步於該寫入控制訊號WC，而被提供至該半導體記憶裝置。該種子數值SDV的大小可依據該隨機資料型樣RDP的複雜度而有所不同。該隨機資料型樣RDP響應該寫入控制訊號WC而被產生。
當第二隨機測試指令RTCMD2被接續地提供時，該已產生的隨機資料型樣RDP便會被程式化至記憶胞之中。也就是說，在該第二隨機測試指令RTCMD2被提供之後，用以施加一程式化電流或電壓的實際程式化作業被執行。
當該第三隨機測試指令RTCMD3和該位址ADDR被接續地提供時，被程式化在記憶胞之中的資料被讀取。此外，該已暫時儲存的隨機資料型樣和該讀取資料係被相互作比較。再者，比較結果係輸出至該外部裝置。該讀取作業、該比較作業以及該比較結果的輸出作業可響應該讀取控制訊號RC而執行。
根據本發明的具體實施例，該半導體記憶裝置100係配置成在內部執行一隨機資料型樣的測試作業。因此，測試時間可少於在一外部裝置的控制下所執行的測試。再者，因為該外部裝置不需要操控隨機資料型樣，所以測試成本可低於在該外部裝置的控制下所執行的測試。
上面雖然已說明過特定具體實施例；不過，熟習本技術的人士便會瞭解，所述具體實施例僅為範例。據此，本文中所述的半導體記憶裝置和測試方法不應受限於所述具體實施例。相反地，本文中所述的半導體記憶裝置和測試 方法僅應受限於配合上面說明和所附圖式的隨附申請專利範圍。
100‧‧‧半導體記憶裝置
110‧‧‧記憶胞陣列
120‧‧‧列解碼器
130‧‧‧行解碼器
140‧‧‧資料讀取/寫入電路
150‧‧‧輸入/輸出緩衝器電路
160‧‧‧控制邏輯
170‧‧‧隨機資料型樣測試單元
171‧‧‧隨機資料型樣產生器
173‧‧‧比較器
175‧‧‧計數器
S110-S160‧‧‧步驟
S200‧‧‧測試程式化方法
S210-S250‧‧‧步驟
S300‧‧‧測試讀取方法
S305-S330‧‧‧步驟
S355-S380‧‧‧步驟
S410-S460‧‧‧步驟
ADDR‧‧‧位址
BL0-BLn‧‧‧位元線
CLK_W‧‧‧時脈訊號
CLK_R‧‧‧時脈訊號
CLK1_R‧‧‧時脈訊號
CLK2_R‧‧‧時脈訊號
CNT0‧‧‧控制訊號
DO-Dn‧‧‧資料
RC‧‧‧讀取控制訊號
RDP‧‧‧隨機資料型樣
RTCMD1‧‧‧第一隨機測試指令
RTCMD2‧‧‧第二隨機測試指令
RTCMD3‧‧‧第三隨機測試指令
SDV‧‧‧種子數值
TPCMD1‧‧‧第一測試程式化指令
TPCMD2‧‧‧第二測試程式化指令
TRCMD1‧‧‧第一測試讀取指令
TRCMD2‧‧‧第二測試讀取指令
WC‧‧‧寫入控制訊號
WL0-WLm‧‧‧字元線
本發明的特徵、態樣以及具體實施例係搭配所附圖式進行說明，其中：第1圖為根據本發明一具體實施例之半導體記憶裝置的方塊圖。
第2圖為根據本發明一具體實施例之半導體記憶裝置的測試方法之流程圖。
第3圖為第2圖之測試方法的測試程式化方法之更詳細流程圖。
第4圖為根據本發明一具體實施例之半導體記憶裝置的方塊圖。
第5圖為第3圖之測試程式化方法的時序圖。
第6圖為第2圖之測試方法的第一測試讀取方法之更詳細流程圖。
第7圖為根據本發明一具體實施例之半導體記憶裝置的方塊圖。
第8圖為第6圖之第一測試讀取方法的時序圖。
第9圖為第2圖之測試方法的第二測試讀取方法之更詳細流程圖。
第10圖為根據本發明一具體實施例之半導體記憶裝置的方塊圖。
第11圖為第9圖之第二測試讀取方法的時序圖。
第12圖為根據本發明另一具體實施例之半導體記憶裝置的測試方法之流程圖。
第13圖為根據本發明又一具體實施例之半導體記憶裝置的測試方法之時序圖。
100‧‧‧半導體記憶裝置
110‧‧‧記憶胞陣列
120‧‧‧列解碼器
130‧‧‧行解碼器
140‧‧‧資料讀取/寫入電路
150‧‧‧輸入/輸出緩衝器電路
160‧‧‧控制邏輯
170‧‧‧隨機資料型樣測試單元
BL0-BLn‧‧‧位元線
WL0-WLm‧‧‧字元線

Claims (30)

  1. 一種半導體記憶裝置的測試方法，其包含下面步驟：於該半導體記憶裝置內部產生一第一隨機資料型樣，並且將該第一隨機資料型樣程式化至該半導體記憶裝置之中；以及於該半導體記憶裝置內部產生一第二隨機資料型樣，並且比較該第二隨機資料型樣和讀取自該半導體記憶裝置之記憶胞的一資料型樣。
  2. 如申請專利範圍第1項所述之測試方法，其中於該半導體記憶裝置內部產生該第一隨機資料型樣，並且將該第一隨機資料型樣程式化至該半導體記憶裝置之中的步驟包含下面步驟：從一外部裝置接收一種子數值；以及基於該已接收的種子數值而產生該第一隨機資料型樣。
  3. 如申請專利範圍第2項所述之測試方法，其中該種子數值係依據該第一隨機資料型樣的複雜性而被接收至少一次。
  4. 如申請專利範圍第3項所述之測試方法，其中該第一隨機資料型樣與該第二隨機資料型樣係基於相同的種子數值而產生。
  5. 如申請專利範圍第2項所述之測試方法，其中於該半導體記憶裝置內部產生該第一隨機資料型樣，並且將該第一隨機資料型樣程式化至該半導體記憶裝置之中的步驟更包含下面步驟： 接收一測試程式化指令；以及接收該第一隨機資料型樣將被程式化於其中的一記憶胞的位址。
  6. 如申請專利範圍第5項所述之測試方法，其中接收該測試程式化指令的步驟、接收該記憶胞位址的步驟、產生該第一隨機資料型樣的步驟，以及程式化該第一隨機資料型樣的步驟係依序執行。
  7. 如申請專利範圍第1項所述之測試方法，其中於該半導體記憶裝置內部產生該第二隨機資料型樣，並且比較該第二隨機資料型樣和讀取自該半導體記憶裝置之記憶胞的資料型樣之步驟包含下面步驟：從一外部裝置接收一種子數值；以及基於該已接收的種子數值而產生該第二隨機資料型樣。
  8. 如申請專利範圍第7項所述之測試方法，其中於該半導體記憶裝置內部產生該第二隨機資料型樣，並且比較該第二隨機資料型樣和讀取自該半導體記憶裝置之記憶胞的資料型樣之步驟更包含下面步驟：接收一測試讀取指令；接收用於讀取該等記憶胞的一位址；以及讀取該等記憶胞。
  9. 如申請專利範圍第8項所述之測試方法，其中接收該測試讀取指令的步驟、接收該位址的步驟、接收該種子數值的步驟、讀取該等記憶胞的步驟，以及產生該第二隨機資料 型樣的步驟係依序執行。
  10. 如申請專利範圍第8項所述之測試方法，其中接收該測試讀取指令的步驟、接收該位址的步驟，以及接收該種子數值的步驟係依序執行；以及產生該第二隨機資料型樣的步驟和讀取該等記憶胞的步驟係同時執行。
  11. 如申請專利範圍第8項所述之測試方法，其中該測試讀取指令分成一第一測試讀取指令和一第二測試讀取指令；以及產生該第二隨機資料型樣的步驟係在接收該第一測試讀取指令的步驟和接收該第二測試讀取指令的步驟之間執行。
  12. 如申請專利範圍第11項所述之測試方法，其中讀取該等記憶胞的步驟係在該第二測試讀取指令被接收之後才執行。
  13. 如申請專利範圍第12項所述之測試方法，其更包含輸出包含失敗資料之數量的一比較結果之步驟。
  14. 一種半導體記憶裝置的測試方法，其包含下面步驟：響應從一外部裝置所提供的一測試指令而於該半導體記憶裝置內部產生一隨機資料型樣；利用該隨機資料型樣來執行一測試；以及輸出一測試結果至該外部裝置。
  15. 如申請專利範圍第14項所述之測試方法，其中該隨機資料型樣係基於從一外部裝置所提供的種子數值而產生。
  16. 如申請專利範圍第14項所述之測試方法，其中該隨機資料型樣被程式化至該半導體記憶裝置的記憶胞之中，而將 該隨機資料型樣與讀取自該等記憶胞的資料作比較。
  17. 如申請專利範圍第14項所述之測試方法，其中該測試結果包含該失敗資料的數量。
  18. 如申請專利範圍第14項所述之測試方法，其中該測試結果包含該半導體記憶裝置之每一個記憶胞的測試成功/失敗資訊。
  19. 一種半導體記憶裝置，其包含：複數個記憶胞；一隨機資料型樣測試單元，其係配置成產生一隨機資料型樣；以及一資料讀取/寫入電路，其係配置成在一測試作業期間將從該隨機資料型樣測試單元所提供的隨機資料型樣程式化至該等記憶胞之中。
  20. 如申請專利範圍第19項所述之半導體記憶裝置，其中該隨機資料型樣測試單元係基於從一外部裝置所提供的種子數值而產生該隨機資料型樣。
  21. 如申請專利範圍第20項所述之半導體記憶裝置，其中該隨機資料型樣測試單元係響應從該外部裝置所提供的一寫入控制訊號而產生該隨機資料型樣。
  22. 如申請專利範圍第21項所述之半導體記憶裝置，其中該隨機資料型樣的大小係根據該寫入控制訊號的雙態觸變數(toggling number)來決定。
  23. 如申請專利範圍第19項所述之半導體記憶裝置，其中該隨機資料型樣測試單元包含一比較器。
  24. 如申請專利範圍第23項所述之半導體記憶裝置，其中該資料讀取/寫入電路讀取被程式化在該等記憶胞之中的資料，並且提供該讀取資料至該比較器；以及該比較器比較該隨機資料型樣和該讀取資料，並且輸出一比較結果。
  25. 如申請專利範圍第24項所述之半導體記憶裝置，其中該比較器響應從一外部裝置所提供的一讀取控制訊號來執行該等比較作業與輸出作業。
  26. 如申請專利範圍第19項所述之半導體記憶裝置，其中該隨機資料型樣測試單元包含一計數器。
  27. 如申請專利範圍第26項所述之半導體記憶裝置，其中該資料讀取/寫入電路讀取被程式化在該等記憶胞之中的資料、比較該隨機資料型樣和該讀取資料，並且提供一比較結果至該計數器；以及該計數器藉由參照該比較結果來計算失敗資料之數量，並且輸出該已計算的失敗資料之數量。
  28. 如申請專利範圍第27項所述之半導體記憶裝置，其中該資料讀取/寫入電路暫時儲存從該隨機資料型樣測試單元所提供的隨機資料型樣。
  29. 如申請專利範圍第19項所述之半導體記憶裝置，其更包含一控制邏輯，其係配置成響應從一外部裝置所提供的一測試指令來控制該隨機資料型樣測試單元和該資料讀取/寫入電路。
  30. 如申請專利範圍第19項所述之半導體記憶裝置，其中該隨機資料型樣測試單元包含一線性回授移位暫存器(LFSR,Linear Feedback Shift Register)。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3114690B1 (en) * 2014-03-07 2020-02-12 Intel Corporation Physically unclonable function circuit using resistive memory device
KR20150130605A (ko) * 2014-05-13 2015-11-24 에스케이하이닉스 주식회사 반도체 메모리 장치
US9696965B2 (en) * 2014-12-16 2017-07-04 Nuvoton Technology Corporation Input-dependent random number generation using memory arrays
KR20170007927A (ko) * 2015-07-13 2017-01-23 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
CN107481764B (zh) * 2017-07-31 2020-06-12 深圳芯邦科技股份有限公司 一种3D Nand Flash扫描检测方法和系统
KR20190048033A (ko) * 2017-10-30 2019-05-09 에스케이하이닉스 주식회사 반도체 장치의 테스트 모드 설정 회로 및 방법
KR102553267B1 (ko) 2018-05-17 2023-07-07 삼성전자 주식회사 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
KR102536788B1 (ko) * 2018-09-05 2023-05-30 에스케이하이닉스 주식회사 컨트롤러 및 그것의 동작 방법
US11309055B2 (en) * 2018-12-20 2022-04-19 Micron Technology, Inc. Power loss test engine device and method
KR20220032268A (ko) * 2020-09-07 2022-03-15 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN112466376B (zh) * 2020-12-24 2021-11-30 芯天下技术股份有限公司 基于真实建模的过擦除验证方法、装置、存储介质和终端
US20220215893A1 (en) * 2021-01-05 2022-07-07 Winbond Electronics Corp. Memory apparatus and memory testing method thereof
TWI771252B (zh) * 2021-12-21 2022-07-11 南亞科技股份有限公司 電子測試系統及電子測試方法
CN117524287B (zh) * 2024-01-04 2024-03-22 合肥奎芯集成电路设计有限公司 内存芯片自测试电路和内存芯片自测试方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4903266A (en) * 1988-04-29 1990-02-20 International Business Machines Corporation Memory self-test
JPH07226100A (ja) * 1994-02-15 1995-08-22 Nec Corp 半導体メモリ装置
EP0805460B1 (en) * 1996-04-30 2004-07-07 Texas Instruments Incorporated Integrated circuit having a built-in selft-test arrangement
US6415403B1 (en) * 1999-01-29 2002-07-02 Global Unichip Corporation Programmable built in self test for embedded DRAM
US6769084B2 (en) * 2001-03-13 2004-07-27 Samsung Electronics Co., Ltd. Built-in self test circuit employing a linear feedback shift register
US6611469B2 (en) * 2001-12-11 2003-08-26 Texas Instruments Incorporated Asynchronous FIFO memory having built-in self test logic
JP4268367B2 (ja) * 2002-03-18 2009-05-27 博幸 荻野 半導体メモリの検査および欠陥救済方法、並びに半導体メモリの検査および欠陥救済回路
KR100565889B1 (ko) * 2004-11-03 2006-03-31 삼성전자주식회사 메모리 테스트 방법, 메모리 모듈의 허브 및 이를 가지는풀리 버퍼드 듀얼인라인 메모리 모듈
US7603603B2 (en) * 2005-05-31 2009-10-13 Stmicroelectronics Pvt. Ltd. Configurable memory architecture with built-in testing mechanism
WO2006134411A1 (en) * 2005-06-13 2006-12-21 Infineon Technologies Ag Built-in-self-test method for a semiconductor memory
US7519891B2 (en) * 2005-09-28 2009-04-14 Intel Corporation IO self test method and apparatus for memory
US20070234143A1 (en) * 2006-01-25 2007-10-04 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of testing for failed bits of semiconductor memory devices
US7428180B2 (en) * 2006-01-25 2008-09-23 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of testing for failed bits of semiconductor memory devices
JP2009181600A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置
US8363487B2 (en) * 2009-06-04 2013-01-29 International Business Machines Corporation Method, system, computer program product, and data processing device for monitoring memory circuits and corresponding integrated circuit
KR101094605B1 (ko) * 2009-06-29 2011-12-15 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 독출 방법
KR101767649B1 (ko) * 2011-05-11 2017-08-14 삼성전자주식회사 시드 생성 방법과 그것을 이용한 플래시 메모리 장치 및 메모리 시스템
US8627158B2 (en) * 2011-12-08 2014-01-07 International Business Machines Corporation Flash array built in self test engine with trace array and flash metric reporting

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