JP6550664B2 - アンチヒューズ物理的複製不可能関数ユニットおよび関連する制御方法 - Google Patents

アンチヒューズ物理的複製不可能関数ユニットおよび関連する制御方法 Download PDF

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Description

本発明は、アンチヒューズセルおよび制御方法に関し、より具体的には、物理的複製不可能関数（ＰＵＦ）技術のためのアンチヒューズＰＵＦユニットおよび関連する制御方法に関する。
物理的複製不可能関数（ＰＵＦ）技術は、半導体チップのデータを保護する新しい方法である。すなわち、ＰＵＦ技術の使用は、半導体チップのデータが窃取されることを防止し得る。ＰＵＦ技術に従って、半導体チップはランダムコードを提供することが可能である。このランダムコードは、保護機能を達成するように半導体チップの一意的識別コード（ＩＤコード）として使用される。
一般に、ＰＵＦ技術は、半導体チップの製造上のばらつきに従う半導体チップのランダムコードを取得する。この製造上のばらつきは、半導体の製造過程のばらつきを含む。すなわち、ＰＵＦ半導体チップが精密な製造プロセスによって生産されるとしても、ランダムコードは複製されることができない。結果として、高いセキュリティ要件の用途に、ＰＵＦ半導体チップは適切に使用される。
さらに、米国特許第９，６１３，７１４号は、ＰＵＦ技術および関連するランダムコード生成方法のための、ワンタイムプログラミングメモリセルおよびメモリアレイを開示した。
本発明は、アンチヒューズＰＵＦユニットおよび関連する制御方法を提供する。半導体チップの製造上のばらつきに従って、登録動作およびコピー動作が完了した後、アンチヒューズＰＵＦユニットは一意的なランダムコードを記憶する。さらに、読み出し動作が完了した後に、一意的なランダムコードが得られる。さらに、アンチヒューズＰＵＦユニットは、一意的なランダムコードを提供することが可能な一種のＰＵＦ回路である。
本発明の実施形態は、アンチヒューズＰＵＦユニットを提供する。アンチヒューズＰＵＦユニットは、第１のサブアンチヒューズセル、第２のサブアンチヒューズセル、接続回路、第１のコピー回路および第１の読み出し回路を含む。第１のサブアンチヒューズセルは、第１のセレクトトランジスタ、第１のスイッチングトランジスタおよび第１のアンチヒューズトランジスタを含む。第１のセレクトトランジスタのゲート端子は、ワード線に接続される。第１のセレクトトランジスタの第１のソース／ドレイン端子は、第１のセルビット線に接続される。第１のセレクトトランジスタの第２のソース／ドレイン端子は、第１のノードに接続される。第１のスイッチングトランジスタのゲート端子は、スイッチ制御線に接続される。第１のスイッチングトランジスタの第１のソース／ドレイン端子は、第１のノードに接続される。第１のアンチヒューズトランジスタのゲート端子は、第１のアンチヒューズ制御線に接続される。第１のアンチヒューズトランジスタの第１のソース／ドレイン端子は、第１のスイッチングトランジスタの第２のソース／ドレイン端子に接続される。第２のサブアンチヒューズセルは、第２のセレクトトランジスタ、第２のスイッチングトランジスタおよび第２のアンチヒューズトランジスタを含む。第２のセレクトトランジスタのゲート端子は、ワード線に接続される。第２のセレクトトランジスタの第１のソース／ドレイン端子は、第２のセルビット線に接続される。第２のセレクトトランジスタの第２のソース／ドレイン端子は、第２のノードに接続される。第２のスイッチングトランジスタのゲート端子は、スイッチ制御線に接続される。第２のスイッチングトランジスタの第１のソース／ドレイン端子は、第２のノードに接続される。第２のアンチヒューズトランジスタのゲート端子は、第２のアンチヒューズ制御線に接続される。第２のアンチヒューズトランジスタの第１のソース／ドレイン端子は、第２のスイッチングトランジスタの第２のソース／ドレイン端子に接続される。接続回路は、第１のアンチヒューズトランジスタの第２のソース／ドレイン端子および第２のアンチヒューズトランジスタの第２のソース／ドレイン端子に接続される。第１のコピー回路は、第１のサブアンチヒューズセルに接続され、第３のアンチヒューズトランジスタを含む。第１の読み出し回路は、第１のコピー回路に接続される。第１の読み出し回路は、第３のアンチヒューズトランジスタの状態に従ってランダムコードを生成する。
本発明の別の実施形態は、アンチヒューズＰＵＦユニットのための制御方法を提供する。アンチヒューズＰＵＦユニットは、第１のサブアンチヒューズセル、第２のサブアンチヒューズセル、接続回路、第１のコピー回路および第１の読み出し回路を含む。第１のサブアンチヒューズセルは、第１のアンチヒューズトランジスタを含む。第２のサブアンチヒューズセルは、第２のアンチヒューズトランジスタを含む。接続回路は、第１のサブアンチヒューズセルおよび第２のサブアンチヒューズセルの間で接続される。第１のコピー回路は、第１のサブアンチヒューズセルに接続され、第３のアンチヒューズトランジスタを含む。第１の読み出し回路は、第１のコピー回路に接続される。制御方法は、以下の段階を含む。第１に、登録動作が実行される。結果として、第１のアンチヒューズトランジスタおよび第２のアンチヒューズトランジスタは異なる状態をとる。次に、コピー動作が実行される。結果として、第１のアンチヒューズトランジスタおよび第３のアンチヒューズトランジスタは同じ状態をとる。次に、読み出し動作が実行され、第３のアンチヒューズトランジスタの状態に従ってランダムコードを生成する。
添付図面と共に理解される場合、本発明の実施形態の以下の詳細な説明を読んだとき、本発明の多数の目的、複数の特徴および利点が容易に明らかになるであろう。しかしながら、本明細書に使用された図面は、説明の目的であり、限定と見なされるべきではない。
本発明の上の目的および利点は、以下の詳細な説明および添付図面を検討した後、当業者にはより容易に明らかになるであろう。
本発明の実施形態に従うアンチヒューズＰＵＦユニットの概略的な回路ブロック図である。
本発明の実施形態に従うアンチヒューズＰＵＦユニットの第１の例を示す概略的な回路図である。
図２ＡのアンチヒューズＰＵＦユニットの登録、コピー、または読み出しのためのバイアス電圧を例示するバイアス電圧表である。
登録動作が実行される状況における、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す図である。
登録動作が実行される場合の別の状況における、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す図である。
アンチヒューズトランジスタＭ３が低抵抗状態にあり、コピー動作が実行される場合の、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す図である。
アンチヒューズトランジスタＭ３が高抵抗状態にあり、コピー動作が実行される場合の、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す図である。
アンチヒューズトランジスタＭ９が低抵抗状態にあり、読み出し動作が実行される場合の、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す図である。
アンチヒューズトランジスタＭ９が高抵抗状態にあり、読み出し動作が実行される場合の、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す図である。
本発明の実施形態に従うアンチヒューズＰＵＦユニットの第２の例を示す概略的な回路図である。
図４ＡのアンチヒューズＰＵＦユニットの登録、コピーまたは読み出しのためのバイアス電圧を例示するバイアス電圧表である。
本発明の実施形態に従うアンチヒューズＰＵＦユニットの第３の例を示す概略的な回路図である。
図５ＡのアンチヒューズＰＵＦユニットの登録、コピー、または読み出しのためのバイアス電圧を例示するバイアス電圧表である。
登録動作が実行される場合の図５ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す図である。
コピー動作が実行される場合の図５ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す図である。
読み出し動作が実行される場合の図５ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す図である。
本発明の実施形態に従うアンチヒューズＰＵＦユニットの第４の例を示す概略的な回路図である。
よく知られているように、不揮発性メモリは、供給電力が遮断された後に、継続してデータを保持することができる。アンチヒューズセルは、一種の不揮発性メモリである。アンチヒューズセルは、一回、プログラムされ得る。アンチヒューズセルは、プログラムされた後、記憶されたデータを修正することができない。
アンチヒューズセルはアンチヒューズトランジスタを含む。アンチヒューズトランジスタのゲート端子とソース／ドレイン端子との間の電圧差が耐電圧より高くない場合、アンチヒューズトランジスタは高抵抗状態にある。一方、アンチヒューズトランジスタのゲート端子とソース／ドレイン端子との間の電圧差が耐電圧より高い場合、アンチヒューズトランジスタのゲート酸化物層は破断され、アンチヒューズトランジスタは低抵抗状態にある。
図１は、本発明の実施形態に従うアンチヒューズＰＵＦユニットの概略的な回路ブロック図である。図１に示されるように、アンチヒューズＰＵＦユニット１００は、第１のサブアンチヒューズセル１０２、第２のサブアンチヒューズセル１０４、接続回路１０６、コピー回路１１０および読み出し回路１２０を含む。さらに、複数の制御線が、アンチヒューズＰＵＦユニット１００に接続される。これらの制御線は、ワード線ＷＬ、スイッチ制御線ＦＬ、アンチヒューズ制御線ＡＦ１、ＡＦ２、ＡＦ３およびビット線ＢＬｍ０、ＢＬｃ０、ＢＬｒ０、ＢＬｍ１を含む。アンチヒューズＰＵＦユニットのいくつかの例が、以下のように示されるであろう。
図２Ａは、本発明の実施形態に従うアンチヒューズＰＵＦユニットの第１の例を示す概略的な回路図である。図２Ａに示されるように、アンチヒューズＰＵＦユニット２００は、第１のサブアンチヒューズセル２０２、第２のサブアンチヒューズセル２０４、接続回路２０６、コピー回路２１０および読み出し回路２２０を含む。
第１のサブアンチヒューズセル２０２は、セレクトトランジスタＭ１、スイッチングトランジスタＭ２およびアンチヒューズトランジスタＭ３を含む。セレクトトランジスタＭ１のゲート端子はワード線ＷＬに接続される。セレクトトランジスタＭ１の第１のソース／ドレイン端子は、セルビット線ＢＬｍ０に接続される。セレクトトランジスタＭ１の第２のソース／ドレイン端子は、ノード"ａ"に接続される。スイッチングトランジスタＭ２のゲート端子は、スイッチ制御線ＦＬに接続される。スイッチングトランジスタＭ２の第１のソース／ドレイン端子は、ノード"ａ"に接続される。アンチヒューズトランジスタＭ３のゲート端子は、アンチヒューズ制御線ＡＦ１に接続される。アンチヒューズトランジスタＭ３の第１のソース／ドレイン端子は、スイッチングトランジスタＭ２の第２のソース／ドレイン端子に接続される。
第２のサブアンチヒューズセル２０４は、セレクトトランジスタＭ４、スイッチングトランジスタＭ５およびアンチヒューズトランジスタＭ６を含む。セレクトトランジスタＭ４のゲート端子は、ワード線ＷＬに接続される。セレクトトランジスタＭ４の第１のソース／ドレイン端子は、セルビット線ＢＬｍ１に接続される。セレクトトランジスタＭ４の第２のソース／ドレイン端子は、ノード"ｂ"に接続される。スイッチングトランジスタＭ５のゲート端子は、スイッチ制御線ＦＬに接続される。スイッチングトランジスタＭ５の第１のソース／ドレイン端子は、ノード"ｂ"に接続される。アンチヒューズトランジスタＭ６のゲート端子は、アンチヒューズ制御線ＡＦ２に接続される。アンチヒューズトランジスタＭ６の第１のソース／ドレイン端子は、スイッチングトランジスタＭ５の第２のソース／ドレイン端子に接続される。
接続回路２０６は、導線を含む。導線は、アンチヒューズトランジスタＭ３の第２のソース／ドレイン端子、およびアンチヒューズトランジスタＭ６の第２のソース／ドレイン端子に接続される。
コピー回路２１０は、セレクトトランジスタＭ７、スイッチングトランジスタＭ８およびアンチヒューズトランジスタＭ９を含む。セレクトトランジスタＭ７のゲート端子は、ワード線ＷＬに接続される。セレクトトランジスタＭ７の第１のソース／ドレイン端子は、コピービット線ＢＬｃ０に接続される。スイッチングトランジスタＭ８のゲート端子は、ノード"ａ"に接続される。スイッチングトランジスタＭ８の第１のソース／ドレイン端子は、セレクトトランジスタＭ７の第２のソース／ドレイン端子に接続される。スイッチングトランジスタＭ８の第２のソース／ドレイン端子は、ノード"ｃ"に接続される。アンチヒューズトランジスタＭ９のゲート端子は、アンチヒューズ制御線ＡＦ３に接続される。アンチヒューズトランジスタＭ９の第１のソース／ドレイン端子は、ノード"ｃ"に接続される。アンチヒューズトランジスタＭ９の第２のソース／ドレイン端子は、フローティング状態にある。
読み出し回路２２０は、セレクトトランジスタＭａおよびスイッチングトランジスタＭｂを含む。セレクトトランジスタＭａのゲート端子は、ワード線ＷＬに接続される。セレクトトランジスタＭａの第１のソース／ドレイン端子は、読み出しビット線ＢＬｒ０に接続される。スイッチングトランジスタＭｂのゲート端子は、スイッチ制御線ＦＬに接続される。スイッチングトランジスタＭｂの第１のソース／ドレイン端子は、セレクトトランジスタＭａの第２のソース／ドレイン端子に接続される。スイッチングトランジスタＭｂの第２のソース／ドレイン端子は、ノード"ｃ"に接続される。
図２Ｂは、図２ＡのアンチヒューズＰＵＦユニットの登録、コピーまたは読み出しのためのバイアス電圧を例示するバイアス電圧表である。関連するバイアス電圧がアンチヒューズＰＵＦユニット２００に印加される場合、登録動作、コピー動作または読み出し動作が実行される。バイアス電圧表の電圧値は、例示および説明の目的のみで本明細書に示されるものであり、本発明を限定する定義として意図されるものではない。
登録動作が実行されるとき、アンチヒューズトランジスタＭ３およびアンチヒューズトランジスタＭ６のうちの１つの状態が変更される。例えば、アンチヒューズトランジスタＭ３が低抵抗状態に変更され、しかし、アンチヒューズトランジスタＭ６は高抵抗状態に維持される。代替的に、アンチヒューズトランジスタＭ６が低抵抗状態に変更され、しかし、アンチヒューズトランジスタＭ３が高抵抗状態に維持される。
サブアンチヒューズセル２０２および２０４の製造上のばらつきに起因して、登録動作が実行される間にどちらのアンチヒューズトランジスタが変更された状態をとるかを知ることは不可能である。結果として、アンチヒューズＰＵＦユニットはＰＵＦ技術を利用し得る。
コピー動作が実行される間、サブアンチヒューズセル２０２のアンチヒューズトランジスタＭ３の状態は、コピー回路２１０によってアンチヒューズトランジスタＭ９にコピーされる。例えば、アンチヒューズトランジスタＭ３が低抵抗状態にある場合、コピー回路２１０のアンチヒューズトランジスタＭ９は低抵抗状態に変更される。一方、アンチヒューズトランジスタＭ３が高抵抗状態にある場合、コピー回路２１０のアンチヒューズトランジスタＭ９は高抵抗状態に変更される。
読み出し動作が実行される間、読み出し回路は、アンチヒューズトランジスタＭ９の状態に従って読み出し電流を出力する。
図３Ａは、登録動作が実行される場合の状況における、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す。この実施形態において、電圧Ｖｄｄ１は１Ｖと２Ｖの間の範囲にあり、電圧Ｖｄｄ２は２Ｖと４Ｖの間の範囲にあり、電圧Ｖｐｐは４Ｖと１０Ｖの間の範囲にある。つまり、電圧Ｖｐｐは電圧Ｖｄｄ２より高く、電圧Ｖｄｄ２は電圧Ｖｄｄ１より高い。
登録動作が実行される間、セレクトトランジスタＭ１、Ｍ４、Ｍ７およびＭａはオンにされ、スイッチングトランジスタＭ２、Ｍ５およびＭｂはオンにされる。一方、アンチヒューズトランジスタＭ３のゲート端子と第１のソース／ドレイン端子との間の電圧差はＶｐｐ（Ｖｐｐ−０Ｖ）であり、アンチヒューズトランジスタＭ６のゲート端子と第１のソース／ドレイン端子との間の電圧差はＶｐｐ（Ｖｐｐ−０Ｖ）である。ＶｐｐがアンチヒューズトランジスタＭ３およびＭ６の耐電圧範囲を超えるので、アンチヒューズトランジスタＭ３およびＭ６のうちの１つのゲート酸化物層が破断する。破断したゲート酸化物層を有するアンチヒューズトランジスタの状態は、低抵抗状態に変更される。
再び図３Ａを参照されたい。第１のサブアンチヒューズセル２０２のアンチヒューズトランジスタＭ３のゲート酸化物層が破断し、従って、アンチヒューズトランジスタＭ３の状態は低抵抗状態に変更される。第２のサブアンチヒューズセル２０４のアンチヒューズトランジスタＭ６のゲート酸化物層が破断していないので、アンチヒューズトランジスタＭ６の状態は高抵抗状態に維持される。コピー回路２１０のアンチヒューズトランジスタＭ９のゲート端子と第１のソース／ドレイン端子との間の電圧差は、およそ（Ｖｄｄ２−Ｖｄｄ１）である。結果として、アンチヒューズトランジスタＭ９は高抵抗状態に維持される。
図３Ｂは、登録動作が実行される場合の別の状況における、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す。第２のサブアンチヒューズセル２０４のアンチヒューズトランジスタＭ６のゲート酸化物層が破断し、従って、アンチヒューズトランジスタＭ６の状態が低抵抗状態に変更される。第１のサブアンチヒューズセル２０２のアンチヒューズトランジスタＭ３のゲート酸化物層が破断していないので、アンチヒューズトランジスタＭ３の状態は高抵抗状態に維持される。
図３Ｃは、アンチヒューズトランジスタＭ３が低抵抗状態にありコピー動作が実行される場合の、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す。図３Ｃに示されるように、アンチヒューズトランジスタＭ３は低抵抗状態にあり、アンチヒューズトランジスタＭ６は高抵抗状態にある。
コピー動作が実行される間、アンチヒューズ制御線ＡＦ２に印加される電圧は０Ｖである。結果として、２つのサブアンチヒューズセル２０２および２０４は互いから絶縁される。さらに、セレクトトランジスタＭ１、Ｍ４、Ｍ７およびＭａはオンにされ、スイッチングトランジスタＭ２、Ｍ５およびＭｂはオンにされる。
アンチヒューズトランジスタＭ３が低抵抗状態にあるので、ノード"ａ"の電圧はＶｄｄ２より少し低い電圧レベルである。結果として、スイッチングトランジスタＭ８はオンにされる。一方、コピー回路２１０のアンチヒューズトランジスタＭ９のゲート端子と第１のソース／ドレイン端子との間の電圧差は、Ｖｐｐ（Ｖｐｐ−０Ｖ）である。ＶｐｐがアンチヒューズトランジスタＭ９の耐電圧範囲を超えるので、アンチヒューズトランジスタＭ９のうちの１つのゲート酸化物層が破断する。結果として、アンチヒューズトランジスタＭ９の状態は低抵抗状態に変更される。
図３Ｄは、アンチヒューズトランジスタＭ３が高抵抗状態にあり、コピー動作が実行される場合の、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す。図３Ｄに示されるように、アンチヒューズトランジスタＭ３は高抵抗状態にあり、アンチヒューズトランジスタＭ６は低抵抗状態にある。
コピー動作が実行される間、アンチヒューズ制御線ＡＦ２に印加される電圧は０Ｖである。結果として、２つのサブアンチヒューズセル２０２および２０４は互いから絶縁される。さらに、セレクトトランジスタＭ１、Ｍ４、Ｍ７およびＭａはオンにされ、スイッチングトランジスタＭ２、Ｍ５およびＭｂはオンにされる。
アンチヒューズトランジスタＭ３が高抵抗状態にあるので、ノード"ａ"の電圧はおよそ０Ｖである。結果として、スイッチングトランジスタＭ８はオフにされる。一方、コピー回路２１０のアンチヒューズトランジスタＭ９のゲート端子と第１のソース／ドレイン端子との間の電圧差は（Ｖｐｐ−Ｖｄｄ１）である。（Ｖｐｐ−Ｖｄｄ１）がアンチヒューズトランジスタＭ９の耐電圧範囲内にあるので、アンチヒューズトランジスタＭ９の状態は高抵抗状態に維持される。
図３Ｃおよび図３Ｄに説明されるように、コピー動作が完了した後、アンチヒューズトランジスタＭ３およびアンチヒューズトランジスタＭ９は同じ状態にある。
図３Ｅは、アンチヒューズトランジスタＭ９が低抵抗状態にあり、読み出し動作が実行される場合の、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す。
読み出し動作が実行される間、セレクトトランジスタＭ１、Ｍ４、Ｍ７およびＭａはオンにされ、スイッチングトランジスタＭ２、Ｍ５およびＭｂはオンにされる。アンチヒューズトランジスタＭ９が低抵抗状態にあるので、アンチヒューズトランジスタＭ９は、より大きい読み出し電流Ｉｒ０を生成する。読み出し電流Ｉｒ０はノード"ｃ"、スイッチングトランジスタＭｂおよびセレクトトランジスタＭａを順に通り、読み出しビット線ＢＬｒ０へ流れる。読み出しビット線ＢＬｒ０を通って流れる読み出し電流Ｉｒ０の大きさに従って、アンチヒューズＰＵＦユニット２００は低抵抗状態にあると確認される。低抵抗状態に起因して、ランダムコードの１ビットが決定され、ＰＵＦ技術に適用される。
図３Ｆは、アンチヒューズトランジスタＭ９が高抵抗状態にあり、読み出し動作が実行される場合の、図２ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す。
読み出し動作が実行される間、セレクトトランジスタＭ１、Ｍ４、Ｍ７およびＭａはオンにされ、スイッチングトランジスタＭ２、Ｍ５およびＭｂはオンにされる。アンチヒューズトランジスタＭ９が高抵抗状態にあるので、アンチヒューズトランジスタＭ９によって生成される読み出し電流Ｉｒ０は、ほぼゼロである。読み出しビット線ＢＬｒ０を通って流れる読み出し電流Ｉｒ０の大きさに従って、アンチヒューズＰＵＦユニット２００は高抵抗状態にあると確認される。高抵抗状態に起因して、ランダムコードの１ビットが決定され、ＰＵＦ技術に適用される。
上述のように、読み出し電流Ｉｒ０が読み出しビット線ＢＬｒ０に生じる。同様に、対応する読み出し電流が、セルビット線ＢＬｍ０およびコピービット線ＢＬｃ０に生じる。いくつかの実施形態において、アンチヒューズＰＵＦユニット２００の状態は、３つのビット線ＢＬｍ０、ＢＬｃ０およびＢＬｒ０を通って流れる読み出し電流の総計に従って判定される。
図４Ａは、本発明の実施形態に従うアンチヒューズＰＵＦユニットの第２の例を示す概略的な回路図である。第１の例と比較して、この実施形態の接続回路４０６には相違がみられる。この実施形態において、アンチヒューズＰＵＦユニット４００の接続回路４０６は絶縁トランジスタＭｉｓｏを含む。絶縁トランジスタＭｉｓｏのゲート端子は、絶縁制御線ＩＳＯに接続される。絶縁トランジスタＭｉｓｏの第１のソース／ドレイン端子は、アンチヒューズトランジスタＭ３の第２のソース／ドレイン端子に接続される。絶縁トランジスタＭｉｓｏの第２のソース／ドレイン端子は、アンチヒューズトランジスタＭ６の第２のソース／ドレイン端子に接続される。
図４Ｂは、図４ＡのアンチヒューズＰＵＦユニットの登録、コピーまたは読み出しのためのバイアス電圧を例示するバイアス電圧表である。関連するバイアス電圧がアンチヒューズＰＵＦユニットに印加される場合、登録動作、コピー動作または読み出し動作が実行される。バイアス電圧表の電圧値は、例示および説明の目的のみで本明細書に示されるものであり、本発明を限定する定義として意図されるものではない。
登録動作が実行される間、電圧Ｖｄｄ２が接続回路４０６の絶縁制御線ＩＳＯに印加される。絶縁トランジスタＭｉｓｏがオンにされるので、２つのサブアンチヒューズセル２０２および２０４は互いに接続される。読み出し動作が実行される間、電圧０Ｖが接続回路４０６の絶縁制御線ＩＳＯに印加される。絶縁トランジスタＭｉｓｏがオフにされるので、２つのサブアンチヒューズセル２０２および２０４は互いから絶縁される。
図４Ｂを参照されたい。登録動作が実行される間、絶縁トランジスタＭｉｓｏがオンにされる。結果として、アンチヒューズトランジスタＭ３の第２のソース／ドレイン端子は、アンチヒューズトランジスタＭ６の第２のソース／ドレイン端子に電気的に接続される。他の制御線に印加されたバイアス電圧は第１の実施形態のものと同様であり、本明細書で冗長な説明は行わない。言い換えれば、アンチヒューズトランジスタＭ３およびアンチヒューズトランジスタＭ６のうちの１つの状態が変更される。この実施形態のアンチヒューズＰＵＦユニットの動作は、第１の実施形態のものと同様である。
コピー動作が実行される間、絶縁トランジスタＭｉｓｏはオフにされる。結果として、２つのサブアンチヒューズセル２０２および２０４は互いから絶縁される。コピー動作が完了した後、アンチヒューズトランジスタＭ３およびアンチヒューズトランジスタＭ９は同じ状態にある。この実施形態のアンチヒューズＰＵＦユニットの動作は、第１の実施形態のものと同様である。
読み出し動作が実行される間、読み出し電流Ｉｒ０が読み出しビット線ＢＬｒ０に流れる。読み出しビット線ＢＬｒ０を通って流れる読み出し電流Ｉｒ０の大きさに従って、アンチヒューズＰＵＦユニット４００の状態が分かる。状態に従って、ランダムコードの１ビットが決定され、ＰＵＦ技術に適用される。
図５Ａは、本発明の実施形態に従うアンチヒューズＰＵＦユニットの第３の例を示す概略的な回路図である。この実施形態のアンチヒューズＰＵＦユニット５００は、差動アンチヒューズＰＵＦユニットである。第２の例と比較して、アンチヒューズＰＵＦユニット５００は、追加のコピー回路５１０および追加の読み出し回路５２０をさらに含む。第１のサブアンチヒューズセル２０２、第２のサブアンチヒューズセル２０４、接続回路４０６、コピー回路２１０および読み出し回路２２０は、第２の実施形態のものと同様であり、本明細書で冗長な説明は行わない。コピー回路５１０および読み出し回路５２０は、以下のように説明されるであろう。
コピー回路５１０は、セレクトトランジスタＭｃ、スイッチングトランジスタＭｄおよびアンチヒューズトランジスタＭｅを含む。セレクトトランジスタＭｃのゲート端子は、ワード線ＷＬに接続される。セレクトトランジスタＭｃの第１のソース／ドレイン端子は、コピービット線ＢＬｃ１に接続される。スイッチングトランジスタＭｄのゲート端子はノード"ｂ"に接続される。スイッチングトランジスタＭｄの第１のソース／ドレイン端子は、セレクトトランジスタＭｃの第２のソース／ドレイン端子に接続される。スイッチングトランジスタＭｄの第２のソース／ドレイン端子は、ノード"ｄ"に接続される。アンチヒューズトランジスタＭｅのゲート端子は、アンチヒューズ制御線ＡＦ４に接続される。アンチヒューズトランジスタＭｅの第１のソース／ドレイン端子は、ノード"ｄ"に接続される。アンチヒューズトランジスタＭｅの第２のソース／ドレイン端子はフローティング状態にある。
読み出し回路５２０は、セレクトトランジスタＭｆおよびスイッチングトランジスタＭｇを含む。セレクトトランジスタＭｆのゲート端子は、ワード線ＷＬに接続される。セレクトトランジスタＭｆの第１のソース／ドレイン端子は、読み出しビット線ＢＬｒ１に接続される。スイッチングトランジスタＭｇのゲート端子は、スイッチ制御線ＦＬに接続される。スイッチングトランジスタＭｇの第１のソース／ドレイン端子は、セレクトトランジスタＭｆの第２のソース／ドレイン端子に接続される。スイッチングトランジスタＭｇの第２のソース／ドレイン端子は、ノード"ｄ"に接続される。
図５Ｂは、図５ＡのアンチヒューズＰＵＦユニットの登録、コピーまたは読み出しのためのバイアス電圧を例示するバイアス電圧表である。
関連するバイアス電圧がアンチヒューズＰＵＦユニットに印加される場合、登録動作、コピー動作または読み出し動作が実行される。バイアス電圧表の電圧値は、例示および説明の目的のみで本明細書に示されるものであり、本発明を限定する定義として意図されるものではない。
図６Ａは、登録動作が実行される場合の図５ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す。この実施形態において、電圧Ｖｄｄ１は１Ｖと２Ｖの間の範囲にあり、電圧Ｖｄｄ２は２Ｖと４Ｖの間の範囲にあり、電圧Ｖｐｐは４Ｖと１０Ｖの間の範囲にある。つまり、電圧Ｖｐｐは電圧Ｖｄｄ２より高く、電圧Ｖｄｄ２は電圧Ｖｄｄ１より高い。
登録動作が実行される間、セレクトトランジスタＭ１、Ｍ４、Ｍ７、Ｍａ、ＭｃおよびＭｆはオンにされ、スイッチングトランジスタＭ２、Ｍ５、ＭｂおよびＭｇはオンにされる。一方、アンチヒューズトランジスタＭ３のゲート端子と第１のソース／ドレイン端子との間の電圧差はＶｐｐ（Ｖｐｐ−０Ｖ）であり、アンチヒューズトランジスタＭ６のゲート端子と第１のソース／ドレイン端子との間の電圧差はＶｐｐ（Ｖｐｐ−０Ｖ）である。ＶｐｐがアンチヒューズトランジスタＭ３およびＭ６の耐電圧範囲を超えるので、アンチヒューズトランジスタＭ３およびＭ６のうちの１つのゲート酸化物層が破断する。破断したゲート酸化物層を有するアンチヒューズトランジスタの状態は、低抵抗状態に変更される。
再び図６Ａを参照されたい。第２のサブアンチヒューズセル２０４のアンチヒューズトランジスタＭ６のゲート酸化物層は破断し、従って、アンチヒューズトランジスタＭ６の状態は低抵抗状態に変更される。第１のサブアンチヒューズセル２０２のアンチヒューズトランジスタＭ３のゲート酸化物層が破断していないので、アンチヒューズトランジスタＭ３の状態は高抵抗状態に維持される。コピー回路２１０のアンチヒューズトランジスタＭ９のゲート端子と第１のソース／ドレイン端子との間の電圧差は、およそ（Ｖｄｄ２−Ｖｄｄ１）である。同様に、コピー回路５１０のアンチヒューズトランジスタＭｅのゲート端子と第１のソース／ドレイン端子との間の電圧差は、およそ（Ｖｄｄ２−Ｖｄｄ１）である。結果として、アンチヒューズトランジスタＭ９およびＭｅは高抵抗状態に維持される。
図６Ｂは、コピー動作が実行される場合の図５ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す。
コピー動作が実行される間、セレクトトランジスタＭ１、Ｍ４、Ｍ７、Ｍａ、ＭｃおよびＭｆはオンにされ、スイッチングトランジスタＭ２、Ｍ５、ＭｂおよびＭｇはオンにされる。
アンチヒューズトランジスタＭ６が低抵抗状態にあるので、ノード"ｂ"の電圧はＶｄｄ２より少し低い電圧レベルである。結果として、スイッチングトランジスタＭｄはオンにされる。アンチヒューズトランジスタＭ３が高抵抗状態にあるので、ノード"ａ"の電圧はおよそ０Ｖである。結果として、スイッチングトランジスタＭ８はオフにされる。
一方、コピー回路５１０のアンチヒューズトランジスタＭｅのゲート端子と第１のソース／ドレイン端子との間の電圧差は、Ｖｐｐ（Ｖｐｐ−０Ｖ）である。ＶｐｐがアンチヒューズトランジスタＭｅの耐電圧範囲を超えるので、アンチヒューズトランジスタＭｅのうちの１つのゲート酸化物層が破断する。結果として、アンチヒューズトランジスタＭｅの状態は低抵抗状態に変更される。さらに、コピー回路２１０のアンチヒューズトランジスタＭ９のゲート端子と第１のソース／ドレイン端子との間の電圧差は、（Ｖｄｄ２−Ｖｄｄ１）である。結果として、アンチヒューズトランジスタＭ９の状態は高抵抗状態に維持される。
図６Ｂに説明されるように、コピー動作が完了した後、アンチヒューズトランジスタＭ３およびアンチヒューズトランジスタＭ９は高抵抗状態にある。一方、コピー動作が完了した後、アンチヒューズトランジスタＭ６およびアンチヒューズトランジスタＭｅは低抵抗状態にある。
図６Ｃは、読み出し動作が実行される場合の、図５ＡのアンチヒューズＰＵＦユニットの動作を概略的に示す。
読み出し動作が実行される間、セレクトトランジスタＭ１、Ｍ４、Ｍ７、Ｍａ、ＭｃおよびＭｆはオンにされ、スイッチングトランジスタＭ２、Ｍ５、ＭｂおよびＭｇはオンにされる。アンチヒューズトランジスタＭｅが低抵抗状態にあるので、アンチヒューズトランジスタＭｅは、より大きい読み出し電流Ｉｒ１を生成する。読み出し電流Ｉｒ１はノード"ｄ"、スイッチングトランジスタＭｇおよびセレクトトランジスタＭｃを順に通り、読み出しビット線ＢＬｒ１に流れる。
さらに、アンチヒューズトランジスタＭ９が高抵抗状態にあるので、アンチヒューズトランジスタＭ９によって生成される読み出し電流Ｉｒ０は、ほぼゼロである。読み出しビット線ＢＬｒ０を通って流れる読み出し電流Ｉｒ０の大きさ、および読み出しビット線ＢＬｒ１を通って流れる読み出し電流Ｉｒ１の大きさに従って、アンチヒューズＰＵＦユニット５００の状態が分かる。状態に従って、ランダムコードの１ビットが決定され、ＰＵＦ技術に適用される。
読み出し電流Ｉｒ０が読み出し電流Ｉｒ１より低い場合には、アンチヒューズＰＵＦユニット５００は第１の記憶状態をとると確認される。一方、読み出し電流Ｉｒ０が読み出し電流Ｉｒ１より高い場合には、アンチヒューズＰＵＦユニット５００は第２の記憶状態をとると確認される。例えば、第１の記憶状態は高抵抗状態である。第２の記憶状態は低抵抗状態である。
上の説明から、本発明はアンチヒューズＰＵＦユニットを提供する。サブアンチヒューズセル２０２および２０４の製造上のばらつきに起因して、登録動作が実行される間にどちらのアンチヒューズトランジスタが変更された状態をとるかを知ることは不可能である。結果として、アンチヒューズＰＵＦユニットはＰＵＦ技術を利用し得る。コピー動作が実行される間、サブアンチヒューズセル２０２の状態はコピー回路２１０によってコピーされる。結果として、読み出し回路２２０はコピー回路２１０の状態に従って読み出し電流を生成し、ランダムコードが読み出し電流に従って決定される。
発明の教示を保持しながら、多数の修正および変更がなされ得ることに留意されたい。図７は、本発明の実施形態に従うアンチヒューズＰＵＦユニットの第４の例を示す概略的な回路図である。第３の実施形態と比較して、接続回路７０６には相違がみられる。この実施形態において、アンチヒューズＰＵＦユニット７００の接続回路７０６は導線を有する。導線は、アンチヒューズトランジスタＭ３の第２のソース／ドレイン端子およびアンチヒューズトランジスタＭ６の第２のソース／ドレイン端子を接続する。
関連するバイアス電圧がアンチヒューズＰＵＦユニットの制御線に印加される場合、登録動作、コピー動作または読み出し動作が実行される。第１、第２または第３の実施形態のバイアス電圧表の電圧値が、第４の実施形態において使用され得る。
最も実用的で好ましい実施形態と現在見なされる観点から発明が説明されたが、発明は開示された実施形態に限定される必要性がないことが理解されるべきである。むしろ、すべての様々な修正および同様の構造を包含するよう最も広い解釈と合致すべき添付の特許請求の範囲の思想および範囲内に含まれる、そのような修正および同様の配置を包含することが意図される。

Claims (14)

  1. 第１のセレクトトランジスタ、第１のスイッチングトランジスタおよび第１のアンチヒューズトランジスタを有する第１のサブアンチヒューズセルであって、前記第１のセレクトトランジスタのゲート端子はワード線に接続され、前記第１のセレクトトランジスタの第１のソースおよびドレイン端子は第１のセルビット線に接続され、前記第１のセレクトトランジスタの第２のソースおよびドレイン端子は第１のノードに接続され、前記第１のスイッチングトランジスタのゲート端子はスイッチ制御線に接続され、前記第１のスイッチングトランジスタの第１のソースおよびドレイン端子は前記第１のノードに接続され、前記第１のアンチヒューズトランジスタのゲート端子は第１のアンチヒューズ制御線に接続され、前記第１のアンチヒューズトランジスタの第１のソースおよびドレイン端子は前記第１のスイッチングトランジスタの第２のソースおよびドレイン端子に接続される、第１のサブアンチヒューズセルと、
    第２のセレクトトランジスタ、第２のスイッチングトランジスタおよび第２のアンチヒューズトランジスタを有する第２のサブアンチヒューズセルであって、前記第２のセレクトトランジスタのゲート端子は前記ワード線に接続され、前記第２のセレクトトランジスタの第１のソースおよびドレイン端子は第２のセルビット線に接続され、前記第２のセレクトトランジスタの第２のソースおよびドレイン端子は第２のノードに接続され、前記第２のスイッチングトランジスタのゲート端子は前記スイッチ制御線に接続され、前記第２のスイッチングトランジスタの第１のソースおよびドレイン端子は前記第２のノードに接続され、前記第２のアンチヒューズトランジスタのゲート端子は第２のアンチヒューズ制御線に接続され、前記第２のアンチヒューズトランジスタの第１のソースおよびドレイン端子は前記第２のスイッチングトランジスタの第２のソースおよびドレイン端子に接続される、第２のサブアンチヒューズセルと、
    前記第１のアンチヒューズトランジスタの第２のソースおよびドレイン端子ならびに前記第２のアンチヒューズトランジスタの第２のソースおよびドレイン端子に接続される接続回路と、
    第３のセレクトトランジスタ、第３のスイッチングトランジスタおよび第３のアンチヒューズトランジスタを含み、前記第３のセレクトトランジスタのゲート端子は前記ワード線に接続され、前記第３のセレクトトランジスタの第１のソースおよびドレイン端子は第１のコピービット線に接続され、前記第３のセレクトトランジスタの第２のソースおよびドレイン端子は前記第３のスイッチングトランジスタの第１のソースおよびドレイン端子に接続され、前記第３のスイッチングトランジスタのゲート端子は前記第１のノードに接続され、前記第３のスイッチングトランジスタの第２のソースおよびドレイン端子は第３のノードに接続され、前記第３のアンチヒューズトランジスタのゲート端子は第３のアンチヒューズ制御線に接続され、前記第３のアンチヒューズトランジスタの第１のソースおよびドレイン端子は前記第３のノードに接続される、第１のコピー回路と、
    第１の読み出しビット線と前記第１のコピー回路の前記第３のノードとの間に接続される、第１の読み出し回路と、
    を備える、アンチヒューズ物理的複製不可能関数（ＰＵＦ）ユニット（アンチヒューズＰＵＦユニット）。
  2. 前記接続回路は導線を含み、前記導線が前記第１のアンチヒューズトランジスタの前記第２のソースおよびドレイン端子ならびに前記第２のアンチヒューズトランジスタの前記第２のソースおよびドレイン端子に接続される、請求項１に記載のアンチヒューズＰＵＦユニット。
  3. 登録動作が実行される場合、前記第１のセレクトトランジスタ、前記第２のセレクトトランジスタ、前記第３のセレクトトランジスタ、第４のセレクトトランジスタ、前記第１のスイッチングトランジスタ、前記第２のスイッチングトランジスタ、および第４のスイッチングトランジスタはオンにされ、第１の電圧が前記第１のアンチヒューズトランジスタの前記ゲート端子と前記第１のソースおよびドレイン端子の間に印加され、前記第１の電圧が前記第２のアンチヒューズトランジスタの前記ゲート端子と前記第１のソースおよびドレイン端子の間に印加され、前記第１のアンチヒューズトランジスタと前記第２のアンチヒューズトランジスタのうち一方が、第１の状態に維持され、前記第１のアンチヒューズトランジスタと前記第２のアンチヒューズトランジスタのうち他方が、第２の状態に変更される、請求項１に記載のアンチヒューズＰＵＦユニット。
  4. 前記登録動作が実行される場合、前記第１のアンチヒューズ制御線および前記第２のアンチヒューズ制御線は前記第１の電圧を受け、前記ワード線、前記第１のコピービット線および前記第１の読み出しビット線は第２の電圧を受け、前記スイッチ制御線および前記第３のアンチヒューズ制御線は第３の電圧を受け、前記第１のセルビット線および前記第２のセルビット線は０Ｖを受ける、請求項３に記載のアンチヒューズＰＵＦユニット。
  5. 前記第１の電圧は第３の電圧より高く、前記第３の電圧は第２の電圧より高い、請求項３に記載のアンチヒューズＰＵＦユニット。
  6. コピー動作が実行される場合、前記第１のセレクトトランジスタ、前記第２のセレクトトランジスタ、前記第３のセレクトトランジスタ、前記第４のセレクトトランジスタ、前記第１のスイッチングトランジスタ、前記第２のスイッチングトランジスタ、および前記第４のスイッチングトランジスタはオンにされ、前記第３のスイッチングトランジスタが前記第１のノードにおいて第１の電圧レベルによって制御され、前記第３のスイッチングトランジスタが前記第１の電圧レベルに応答してオンにされる場合、前記第１の電圧が前記第３のアンチヒューズトランジスタの前記ゲート端子と前記第１のソースおよびドレイン端子との間に印加され、前記第３のアンチヒューズトランジスタが前記第２の状態に変更され、前記第３のスイッチングトランジスタが前記第１の電圧レベルに応答してオフにされる場合、前記第３のアンチヒューズトランジスタが前記第１の状態に維持される、請求項３に記載のアンチヒューズＰＵＦユニット。
  7. 前記コピー動作が実行される場合、前記第３のアンチヒューズ制御線は前記第１の電圧を受け、前記ワード線および前記第１の読み出しビット線は第２の電圧を受け、前記スイッチ制御線および前記第１のアンチヒューズ制御線は第３の電圧を受け、前記第１のセルビット線および前記第２のセルビット線および前記第２のアンチヒューズ制御線および前記第１のコピービット線は０Ｖを受ける、請求項６に記載のアンチヒューズＰＵＦユニット。
  8. 前記第１の読み出し回路は第４のセレクトトランジスタおよび第４のスイッチングトランジスタを含み、前記第４のセレクトトランジスタのゲート端子は前記ワード線に接続され、前記第４のセレクトトランジスタの第１のソースおよびドレイン端子は前記第１の読み出しビット線に接続され、前記第４のセレクトトランジスタの第２のソースおよびドレイン端子は前記第４のスイッチングトランジスタの第１のソースおよびドレイン端子に接続され、前記第４のスイッチングトランジスタのゲート端子は前記スイッチ制御線に接続され、前記第４のスイッチングトランジスタの第２のソースおよびドレイン端子は前記第３のノードに接続される、請求項６に記載のアンチヒューズＰＵＦユニット。
  9. 読み出し動作が実行される場合、前記第１のセレクトトランジスタ、前記第２のセレクトトランジスタ、前記第３のセレクトトランジスタ、前記第４のセレクトトランジスタ、前記第１のスイッチングトランジスタ、前記第２のスイッチングトランジスタ、および前記第４のスイッチングトランジスタはオンにされ、前記第３のアンチヒューズトランジスタによって生成された読み出し電流が前記第３のノードを通って前記第１の読み出しビット線に流れ、前記アンチヒューズＰＵＦユニットが前記読み出し電流の大きさに従って前記第１の状態をとるかまたは前記第２の状態をとるか確認される、請求項８に記載のアンチヒューズＰＵＦユニット。
  10. 前記読み出し動作が実行される場合、前記ワード線および前記スイッチ制御線は第２の電圧を受け、前記第１のアンチヒューズ制御線および前記第２のアンチヒューズ制御線および前記第３のアンチヒューズ制御線は第３の電圧を受け、前記第１のセルビット線および前記第２のセルビット線および前記第１の読み出しビット線および前記第１のコピービット線は０Ｖを受ける、請求項９に記載のアンチヒューズＰＵＦユニット。
  11. 第５のセレクトトランジスタ、第５のスイッチングトランジスタおよび第４のアンチヒューズトランジスタを含み、前記第５のセレクトトランジスタのゲート端子は前記ワード線に接続され、前記第５のセレクトトランジスタの第１のソースおよびドレイン端子は第２のコピービット線に接続され、前記第５のセレクトトランジスタの第２のソースおよびドレイン端子は前記第５のスイッチングトランジスタの第１のソースおよびドレイン端子に接続され、前記第５のスイッチングトランジスタのゲート端子は前記第２のノードに接続され、前記第５のスイッチングトランジスタの第２のソースおよびドレイン端子は第４のノードに接続され、前記第４のアンチヒューズトランジスタのゲート端子は第４のアンチヒューズ制御線に接続され、前記第４のアンチヒューズトランジスタの第１のソースおよびドレイン端子は前記第４のノードに接続される、第２のコピー回路と、
    第６のセレクトトランジスタおよび第６のスイッチングトランジスタを含み、前記第６のセレクトトランジスタのゲート端子は前記ワード線に接続され、前記第６のセレクトトランジスタの第１のソースおよびドレイン端子は第２の読み出しビット線に接続され、前記第６のセレクトトランジスタの第２のソースおよびドレイン端子は前記第６のスイッチングトランジスタの第１のソースおよびドレイン端子に接続され、前記第６のスイッチングトランジスタのゲート端子は前記スイッチ制御線に接続され、前記第６のスイッチングトランジスタの第２のソースおよびドレイン端子は前記第４のノードに接続される、第２の読み出し回路と、
    をさらに含む、請求項１に記載のアンチヒューズＰＵＦユニット。
  12. 前記接続回路は絶縁トランジスタを含み、前記絶縁トランジスタのゲート端子は絶縁制御線に接続され、前記絶縁トランジスタの第１のソースおよびドレイン端子は前記第１のアンチヒューズトランジスタの前記第２のソースおよびドレイン端子に接続され、前記絶縁トランジスタの第２のソースおよびドレイン端子は前記第２のアンチヒューズトランジスタの前記第２のソースおよびドレイン端子に接続される、請求項１に記載のアンチヒューズＰＵＦユニット。
  13. 前記第１の読み出し回路は第４のセレクトトランジスタおよび第４のスイッチングトランジスタを含み、前記第４のセレクトトランジスタのゲート端子は前記ワード線に接続され、前記第４のセレクトトランジスタの第１のソースおよびドレイン端子は前記第１の読み出しビット線に接続され、前記第４のセレクトトランジスタの第２のソースおよびドレイン端子は前記第４のスイッチングトランジスタの第１のソースおよびドレイン端子に接続され、前記第４のスイッチングトランジスタのゲート端子は前記スイッチ制御線に接続され、前記第４のスイッチングトランジスタの第２のソースおよびドレイン端子は前記第３のノードに接続される、請求項１２に記載のアンチヒューズＰＵＦユニット。
  14. 第５のセレクトトランジスタ、第５のスイッチングトランジスタおよび第４のアンチヒューズトランジスタを含み、前記第５のセレクトトランジスタのゲート端子は前記ワード線に接続され、前記第５のセレクトトランジスタの第１のソースおよびドレイン端子は第２のコピービット線に接続され、前記第５のセレクトトランジスタの第２のソースおよびドレイン端子は前記第５のスイッチングトランジスタの第１のソースおよびドレイン端子に接続され、前記第５のスイッチングトランジスタのゲート端子は前記第２のノードに接続され、前記第５のスイッチングトランジスタの第２のソースおよびドレイン端子は第４のノードに接続され、前記第４のアンチヒューズトランジスタのゲート端子は第４のアンチヒューズ制御線に接続され、前記第４のアンチヒューズトランジスタの第１のソースおよびドレイン端子は前記第４のノードに接続される、第２のコピー回路と、
    第６のセレクトトランジスタおよび第６のスイッチングトランジスタを含み、第６のセレクトトランジスタのゲート端子は前記ワード線に接続され、前記第６のセレクトトランジスタの第１のソースおよびドレイン端子が第２の読み出しビット線に接続され、前記第６のセレクトトランジスタの第２のソースおよびドレイン端子は前記第６のスイッチングトランジスタの第１のソースおよびドレイン端子に接続され、前記第６のスイッチングトランジスタのゲート端子は前記スイッチ制御線に接続され、前記第６のスイッチングトランジスタの第２のソースおよびドレイン端子は前記第４のノードに接続される、第２の読み出し回路と、
    をさらに含む、請求項１３に記載のアンチヒューズＰＵＦユニット。
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