CN107946294A - 静电放电电路 - Google Patents

静电放电电路 Download PDF

Info

Publication number
CN107946294A
CN107946294A CN201710235651.2A CN201710235651A CN107946294A CN 107946294 A CN107946294 A CN 107946294A CN 201710235651 A CN201710235651 A CN 201710235651A CN 107946294 A CN107946294 A CN 107946294A
Authority
CN
China
Prior art keywords
electrostatic discharge
pad
type transistor
diode
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710235651.2A
Other languages
English (en)
Other versions
CN107946294B (zh
Inventor
丁韵仁
赖致玮
沈俊吉
许信坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN107946294A publication Critical patent/CN107946294A/zh
Application granted granted Critical
Publication of CN107946294B publication Critical patent/CN107946294B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Geometry (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种静电放电电路，连接至一垫(pad)。该静电放电电路包括：一P型晶体管、一N型晶体管与一控制电路。P型晶体管的第一源漏端连接至该垫。N型晶体管的第一源漏端连接至P型晶体管的第二源漏端。N型晶体管的第二源漏端连接至一第一节点。控制电路连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极。当该垫接收一静电放电冲击(ESD zap)时，该控制电路提供一第一电压降至该P型晶体管且提供一第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。

Description

静电放电电路
技术领域
本发明涉及一种电路，且特别涉及一种静电放电(electro static discharge，简称ESD)电路。
背景技术
众所周知，在互补式金属氧化物半导体的集成电路(CMOS IC)工艺中，为增加其速度与整合度，半导体元件尺寸会越做越小、栅极氧化层(Gate oxide layer)会越来越薄。因此，栅极氧化层的崩溃电压(breakdown voltage)降低，且半导体元件的PN接面(PNjunction)的崩溃电压也降低。
为了避免集成电路(IC)在生产过程中被静电放电冲击(ESD zapping)所损伤，在集成电路(IC)内皆会制作静电放电电路。静电放电电路提供了静电放电电流路径(ESDcurrent path)，以免静电放电流(ESD current)流入IC内部电路而造成损伤。
发明内容
本发明涉及一种静电放电电路，连接至一垫，该静电放电电路包括：一P型晶体管，具有一第一源漏端连接至该垫，一栅极端与一第二源漏端；一N型晶体管，具有一第一源漏端连接至该P型晶体管的该第二源漏端，一栅极端与一第二源漏端连接至一第一节点；一控制电路，连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极；其中，当该垫接收一静电放电冲击时，该控制电路提供一第一电压降至该P型晶体管且提供一第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。
本发明涉及一种静电放电电路，连接至一垫，该静电放电电路包括：多个晶体管，以迭接的型式连接于该垫与一第一节点之间；以及一控制电路，连接于该垫与该第一节点、这些晶体管的栅极；其中，这些晶体管中的一第一部分包括多个P型晶体管，这些晶体管中的一第二部分包括至少一个N型晶体管；其中，当该垫接收一静电放电冲击时，该控制电路提供多个电压降至对应的这些晶体管，用以开启这些晶体管。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
图1所绘示为本发明静电放电电路的第一实施例。
图2A为第一实施例静电放电电路的电压-电流曲线示意图。
图2B为本发明第一实施例静电放电电路进行人体模式测试的示意图。
图3为本发明静电放电电路的第二实施例。
图4A为第二实施例静电放电电路接收到负静电放电冲击的示意图。
图4B为第二实施例静电放电电路接收到正静电放电冲击的示意图。
图5A为第二实施例静电放电电路的电压-电流曲线示意图。
图5B为本发明第二实施例静电放电电路进行人体模式测试的示意图。
图6为本发明静电放电电路的第三实施例。
图7为本发明静电放电电路的第四实施例。
【符号说明】
100、200、300、400：静电放电电路
210、410：控制电路
140、240：内部电路
150、250：垫
具体实施方式
在非易失性存储器的编程动作或者抹除动作时，编程电压(program voltage)或者抹除电压(erase voltage)会供应至非易失性存储器中用以编程记忆胞或者抹除记忆胞。
通常，编程电压或者抹除电压会非常接近半导体元件的耐压，但并不会损毁半导体元件。举例来说，非易失性存储器内部电路的半导体元件为MOS晶体管，其操作电压为1.8V，而编程电压为6V。虽然MOS晶体管可以承受6V的电压应力(voltage stress)，但如果MOS晶体管承受的电压应力再增大一些(例如7V以上)时，则MOS晶体管就会有损毁的危险。
因此，在非易失性存储器中必须设计静电放电电路，且静电放电电路的开启临限电压(turn on threshold voltage)需要稍微大于6V，且越接近6V越好。当非易失性存储器接收到静电放电冲击(ESD zapping)时，即可快速地将静电放电电流排除，以保护非易失性存储器的内部电路。
请参照图1，其所绘示为本发明静电放电电路的第一实施例。静电放电电路100与内部电路140连接于接收第一供应电压Vpp的垫(pad)150与接收第二供应电压GND的节点g之间。第一供应电压Vpp由垫150输入静电放电电路100与内部电路140。第二供应电压GND由节点g输入静电放电电路100与内部电路140。
静电放电电路100中包括一第一静电放电电流路径(first ESD current path)102与一第二静电放电电流路径(second ESD current path)104。其中，第一静电放电电流路径102包括n个二极管Df1～Dfn串接于第一供应电压Vpp与第二供应电压GND之间。第二静电放电电流路径104包括m个二极管Dr1～Drm串接于第一供应电压Vpp与第二供应电压GND之间。第二供应电压GND可为0V。
基本上，第一静电放电电流路径102的开启临限电压(turn-on thresholdvoltage)为n×Von，其中Von为二极管的切入电压(cut in voltage)，例如0.7V。因此，当第一供应电压Vpp与第二供应电压GND之间的电压差(Vpp-0V)大于n×Von时，第一静电放电电流路径102开启。
由以上的说明可知，第一静电放电电流路径102的开启临限电压(n×Von)必需设定成大于第一供应电压Vpp(例如6V)。如果将第一静电放电电流路径102的开启临限电压(n×Von)设定成小于第一供应电压Vpp(例如6V)，则会造成第一静电放电电流路径102的误触发(mis-trigger)。同样地，第一静电放电电流路径102的开启临限电压(n×Von)必需设定成小于第二静电放电电流路径104的总崩溃垫压(m×Vbj)，其中Vbj为单一二极管的崩溃电压(breakdown voltage)。如果将第一静电放电电流路径102的开启临限电压(n×Von)设定成大于第二静电放电电流路径104的总崩溃垫压(m×Vbj)，则会造成第二静电放电电流路径104的误触发(mis-trigger)。举例来说，当垫150接收正的静电电压时，第一静电放电电流路径102会立即开启，以避免造成第二静电放电电流路径104上的二极管崩溃。
同理，第二静电放电电流路径104开启临限电压为m×Von。换句话说，当第二供应电压GND与第一供应电压Vpp之间的电压差(0V-Vpp)大于m×Von时，第二静电放电电流路径104开启。
举例来说，假设二极管的切入电压Von为0.7V，崩溃电压Vbj为4V，且内部电路140的电压操作范围为0V至6V之间。因此，静电放电电路100中，第一静电放电电流路径102至少要串接9颗(9×0.7V＝6.3V)二极管，第二静电放电电流路径104至少要串接2颗(2×4V＝8V)二极管。如此，才不会误触发第一静电放电电流路径102或者第二静电放电电流路径104。
为了防止工艺变异(process variation)而造成二极管切入电压Von的变化，可以在第一静电放电电流路径102再增加一颗二极管。如此可以确认第一静电放电电流路径102不会在正常运作时误触发。
因此，当垫150接收到正的静电放电冲击(positive ESD zapping)时，第一静电放电电流路径102开启，且静电放电电流由垫150经由第一静电放电电流路径102流至节点g。反之，当垫150接收到负的静电放电冲击(negative ESD zapping)时，第二静电放电电流路径104开启，且静电放电电流由节点g经由第二静电放电电流路径104流至垫150。
请参照图2A，其所绘示为第一实施例静电放电电路的电压-电流曲线示意图。其中，第一静电放电电流路径102中的二极管共10颗(n＝10)，第二静电放电电流路径104中的二极管共2颗(m＝2)。另外，在0V～6V之间为第一供应电压Vpp的操作区间(Vpp operationregion)。亦即，内部电路140接收的第一供应电压Vpp如果在0V～6V之间，则静电放电电路100可以确实保护内部电路140。
当第一供应电压Vpp超过6V或者低于0V时，则代表可能遭受静电放电冲击(ESDzapping)，静电放电电路100会根据第一供应电压Vpp的变化来动作。根据本发明的第一实施例，当第一供应电压Vpp上升到达7V时，静电放电电流到达1μA，可视为第一静电放电电流路径102已开启。另外，当第一供应电压Vpp下降-1.4V时，静电放电电流到达-1μA，可视为第二静电放电电流路径104已开启。
请参照图2B，其所绘示为本发明第一实施例静电放电电路进行人体模式(HumanBody Mode，简称HBM)测试的示意图。以人体模式(HBM)测试为例，当2KV的静电电压施加在垫150时，第一供应电压Vpp会升高至12V，且静电放电电流会上升至1.33A。此时，静电放电电流可沿着开启的第一静电放电电流路径102传导至节点g。
如图2B所示，垫150在时间点t1接收到2KV的静电电压，使得第一供应电压Vpp瞬间上升至12V，而第一静电放电电流路径102开启。再者，根据图2A可知，在时间点t1时的静电放电电流约为1.33A。
由于第一静电放电电流路径102已开启，将使得第一供应电压Vpp在时间点t2下降至7V以下。换句话说，静电放电电路100可在4μs内将第一供应电压Vpp下降至7V以下。如此，可以保护内部电路中的半导体元件不会受损。
由于静电放电电流可能流经第一静电放电电流路径102或者第二静电放电电流路径104。因此，在静电放电电路100内，必须设计大尺寸的二极管Df1～Dfn、Dr1～Drm。如此，才可以防止静电放电电流烧毁二极管Df1～Dfn、Dr1～Drm。然而，大尺寸的二极管Df1～Dfn、Dr1～Drm会有较小的寄生电阻(parasitic resistance)，使得待机漏电流(standbyleakage current)增加。虽然增加第一静电放电电流路径102与第二静电放电电流路径104中串接二极管n与m的数目可以降低待机漏电流。然而，增加n与m的数目同时也会影响到第一静电放电电流路径102与第二静电放电电流路径104的开启临限电压，此时也需要一并考虑开启临限电压(n×Von)与总崩溃垫压(m×Vbj)是否在适用的范围。
如图2B所示，在静电放电冲击过后，第一供应电压Vpp已经下降至7V以下。由于第一供应电压Vpp会维持在7V附近一段时间。而在这段时间内，内部电路140内的半导体元件仍受到7V的电压应力(voltage stress)影响，将使得半导体元件的特性变差，寿命减少。
请参照图3，其所绘示为本发明静电放电电路的第二实施例。静电放电电路200与内部电路240连接于接收第一供应电压Vpp的垫(pad)250与接收第二供应电压GND的节点g之间。第一供应电压Vpp由垫(pad)250输入静电放电电路200与内部电路240。第二供应电压GND由节点g输入静电放电电路200与内部电路240。
静电放电电路200包括一控制电路210、一P型晶体管Mp与一N型晶体管Mn。其中，P型晶体管Mp的第一源漏端连接至垫250接收第一供应电压Vpp、栅极端连接至控制电路210；N型晶体管Mn的第一源漏端连接至P型晶体管Mp的第二源漏端、栅极端连接至控制电路210、第二源漏端接收第二供应电压GND。另外，如图3所示，P型晶体管Mp的基极端(bodyterminal)更可选择性地连接至垫250以接收第一供应电压Vpp；且N型晶体管Mn的基极端可选择性地连接至节点g以接收第二供应电压GND。
再者，P型晶体管Mp内有一寄生二极管(parasitic diode)Dp，其阴极(cathodeterminal)连接于P型晶体管Mp的第一源极端，阳极(anode terminal)连接于P型晶体管Mp的第二源漏端。相同地，N型晶体管Mn内有一寄生二极管Dn，其阴极连接于N型晶体管Mn的第一源极端，阳极连接于N型晶体管Mn的第二源漏端。
控制电路210包括电阻R1、电阻R2、n个二极管Df1～Dfn。电阻R1的第一端接收第一供应电压Vpp，第二端连接于节点a；电阻R2的第一端接收第二供应电压GND，第二端连接于节点b；以及，串接的n个二极管Df1～Dfn连接于节点a与节点b之间。再者，P型晶体管Mp的栅极连接于节点a，N型晶体管Mn的栅极连接于节点b。
再者，串接的二极管Df1～Dfn中，第一个二极管Df1的阳极连接至节点a，最后一个二极管Dfn的阴极连接至节点b。而其他的二极管的阳极连接至前一个二极管的阴极，阴极连接至后一个二极管的阳极。
根据本发明的第二实施例，P型晶体管Mp的第一漏源端、P型晶体管Mp的沟道区域(channel region)、P型晶体管Mp的第二漏源端、N型晶体管Mn的第一漏源端、N型晶体管Mn的沟道区域、N型晶体管Mn的第二漏源端组合成为第一静电放电电流路径。而控制电路210用来控制第一静电放电电流路径的开启与关闭。
另外，N型晶体管Mn的第二漏源端、N型晶体管Mn的寄生二极管Dn、N型晶体管Mn的第一漏源端、P型晶体管Mp的第二漏源端、P型晶体管Mp的寄生二极管Dp、P型晶体管Mp的第一漏源端组合成为第二静电放电电流路径。
举例来说，假设二极管Df1～Dfn、Dp、Dn的切入电压Von为0.7V，崩溃电压Vbj为4V，且内部电路240的第一供应电压Vpp的操作区间(Vpp operation region)为0V至6V之间。因此，静电放电电路200中，控制电路210至少要串接9颗(9×0.7V＝6.3V)二极管，以防止第一静电放电电流路径被误触发。另外，第二静电放电电流路径串接2颗(2×4V＝8V)二极管Dp、Dn。如此，在内部电路240正常运作时，才不会误触发第一静电放电电流路径或者第二静电放电电流路径。
基本上，第一静电放电电流路径的开启临限电压(turn on threshold voltage)由控制电路210中串接的n个二极管所决定Df1～Dfn。举例来说，当控制电路210中串接9颗二极管，则第一供应电压Vpp与第二供应电压GND之间的电压差(Vpp-0V)大于6.3V(9×0.7)时，控制电路210即可以控制第一静电放电电流路径开启。
另外，第二静电放电电流路径的开启临限电压为1.4V(2×0.7)。换句话说，当第二供应电压GND与第一供应电压Vpp之间的电压差(0V-Vpp)大于1.4V时，第二静电放电电流路径开启。
请参照图4A，其所绘示为第二实施例静电放电电路接收到负静电放电冲击的示意图。当垫250接收到负的静电放电冲击时，第二静电放电电流路径开启，且静电放电电流IESD由节点g经由寄生二极管Dn与Dp流至垫250。
请参照图4B，其所绘示为第二实施例静电放电电路接收到正静电放电冲击的示意图。当垫250接收到正的静电放电冲击时，第一供应电压Vpp快速上升。当第一供应电压Vpp超过第一静电放电电流路径的开启临限电压(turn on threshold voltage)时，会产生负载电流(loading current)IL流经控制电路210中的电阻R1产生第一电压降(voltagedrop)至P型晶体管Mp的第一源漏端与栅极端，以开启P型晶体管Mp。同时，负载电流(loading current)IL也会流经控制电路210中的电阻R2产生第二电压降(voltage drop)至N型晶体管Mn的栅极与第二源漏端，以开启N型晶体管Mn。如此，即可开启第一静电放电电流路径。因此，静电放电电流IESD由垫250经由P型晶体管Mp与N型晶体管Mn的沟道区域(channel region)流至节点g。再者，静电放电电流IESD远大于负载电流IL。
请参照图5A，其所绘示为第二实施例静电放电电路的电压-电流曲线示意图。其中，在0V～6V之间为第一供应电压Vpp的操作区间(Vpp operation region)。亦即，内部电路240接收的第一供应电压Vpp如果在0V～6V之间，则静电放电电路200可以确实保护内部电路240。
当第一供应电压Vpp超过6V或者低于0V时，则代表可能遭受静电放电冲击(ESDzapping)，静电放电电路200会根据第一供应电压Vpp的变化来动作。根据本发明的第一实施例，当第一供应电压Vpp上升到达6.3V时，静电放电电流到达1μA，可视为第一静电放电电流路径开启。另外，当第一供应电压Vpp下降-0.7V时，静电放电电流到达-1μA，可视为第二静电放电电流路径开启。
请参照图5B，其所绘示为本发明第二实施例静电放电电路进行人体模式(HBM)测试的示意图。以人体模式(HBM)测试为例，当2KV的静电电压施加在垫250时，第一供应电压Vpp会升高至6.5V，而静电放电电流沿着开启的第一静电放电电流路径传导至节点g。相较于第一实施例的静电放电电路100的曲线(虚线)上升至12V，第二实施例的静电放电电路200仅会让第一供应电压Vpp上升至6.5V，两者之间的差异ΔV1约为5.5V。
如图5B所示，垫250在时间点t1接收到2KV的静电电压，而第一供应电压Vpp瞬间上升至6.5V，使得第一静电放电电流路径开启。
由于第一静电放电电流路径已开启，静电放电电路200使得第一供应电压Vpp在1μs时间之内下降至4V以下。相较于第一实施例的静电放电电路100的曲线(虚线)下降至6.5V，第二实施例的静电放电电路在静电放电冲击之后会维持在4V附近，两者之间的差异ΔV2约为2.5V。明显地，第一供应电压Vpp维持在4V附近完全不会影响到内部电路240中的半导体元件。换句话说，第二实施例的静电放电电路有更好的放电效率(dischargeperformance)。
当然，为了要能够更确实地防止内部电路遭受静电放电冲击，可以再修改第二实施例。
请参照图6，其所绘示为本发明静电放电电路的第三实施例。相较于第二实施例的静电放电电路200，第三实施例的静电放电电路300中增加一个开关晶体管Msw，耦接于节点c与节点d之间。
开关晶体管Msw的第一源漏端连接至节点c，第二源漏端连接至节点d，栅极端接收一常低电平信号VLO(normal Low signal)。当集成电路(IC)接收电源时，开关晶体管Msw栅极接收常低电平信号VLO使得开关晶体管Msw开启，第一供应电压Vpp可传递至内部电路240。
当集成电路(IC)未接收电源时，常低电平信号VLO为浮接状态(floating)，使得开关晶体管Msw关闭，隔离节点c与节点d之间的连接。
换句话说，在集成电路(IC)未接收电源时，如垫250接收到静电放电的冲击，除了第一静电放电电流路径或者第二静电放电电流路径可开启之外，开关晶体管Msw也可以防止静电放电的冲击。
另外，第二实施例静电放电电路200与第二实施例静电放电电路300中，控制电路210内的二极管Df1～Dfn仅用来检测第一供应电压Vpp的变化，静电放电电流并不会流经这些二极管Df1～Dfn。因此，设计较小尺寸的二极管Df1～Dfn运用于控制电路210即可。相较于第一实施例的静电放电电路100，第二实施例的静电放电电路200与第三实施例静电放电电路300会有较小的布局面积(layout area)。
由以上的说明可知，第二实施例的静电放电电路200或第三实施例的静电放电电路300，将P型晶体管Mp与N型晶体管Mn迭接(cascode)于第一供应电压Vpp与第二供应电压GND之间。搭配控制电路210后，即可检测垫250上的静电放电冲击，并且有效地保护内部电路240。
虽然第二实施例的静电放电电路200或第三实施例的静电放电电路300仅介绍一个P型晶体管Mp与一个N型晶体管Mn迭接(cascode)于第一供应电压Vpp与第二供应电压GND之间。在此领域的技术人员可以进一步修改，而完成其他实施例。举例来说，图7为本发明静电放电电路的第四实施例。其中，静电放电电路400中的开关晶体管Msw相同于图6，此处不再赘述。
静电放电电路400中，多个P型晶体管p1～p3与多个N型晶体管n1～n2迭接(cascode)于第一供应电压Vpp与第二供应电压GND之间。相同地，串接的寄生二极管dp1～dp3与dn1～dn2也连接于第一供应电压Vpp与第二供应电压GND之间。根据本发明的第四实施例，上述连接于第一供应电压Vpp与第二供应电压GND之间的多个晶体管包括二个部分。第一部分为多个P型晶体管，第二部分为至少一个N型晶体管。例如图7中的多个晶体管包括第一部分的三个P型晶体管p1～p3，第二部分的二个N型晶体管n1～n2。
再者，控制电路410连接至第一供应电压Vpp、第二供应电压GND、晶体管p1～p3与n1～n2的栅极。当垫250接收到静电放电冲击时，控制电路410提供对应的电压降至晶体管p1～p3与n1～n2的栅极，使得晶体管p1～p3与n1～n2开启。换句话说，利用控制电路410与晶体管p1～p3与n1～n2即可用来检测垫250所接收到的静电放电冲击，并有效地保护内部电路240。
当然，在此领域的技术人员可以进一步修改。例如，第四实施例中的晶体管之间也可以耦接其他电子元件(如双载子晶体管BJT或者二极管)。另外，控制电路中的二极管也可用其他类似元件来取代。举例来说，将晶体管作二极管式连接(diode connected)，使得晶体管具有二极管的特性。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (10)

1.一种静电放电电路，连接至一垫，该静电放电电路包括：
P型晶体管，具有第一源漏端连接至该垫；
N型晶体管，具有第一源漏端连接至该P型晶体管的第二源漏端，具有第二源漏端连接至第一节点；以及
控制电路，连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极；
其中，当该垫接收静电放电冲击时，该控制电路提供第一电压降至该P型晶体管且提供第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。
2.如权利要求1所述的静电放电电路，其中该控制电路包括：
第一电阻，具有第一端连接至该垫，第二端连接至第二节点；
第二电阻，具有第一端连接至该第一节点，第二端连接至第三节点；以及
多个二极管，串接于该第二节点与该第三节点之间；
其中，该P型晶体管的栅极连接至该第二节点，且该N型晶体管的栅极连接至该第三节点。
3.如权利要求2所述的静电放电电路，其中这些二极管中的第一个二极管的阳极连接至该第二节点，这些二极管中的最后一个二极管的阴极连接至该第三节点；以及，其他的二极管中任一个二极管的阳极连接至前一个二极管的阴极，任一个二极管的阴极连接至后一个二极管的阳极。
4.如权利要求2所述的静电放电电路，其中当该垫接收该静电放电冲击时，该控制电路接收负载电流，使得该第一电阻产生该第一电压降，该第二电阻产生该第二电压降。
5.如权利要求1所述的静电放电电路，还包括开关晶体管连接于该垫与内部电路之间，其中该开关晶体管的第一源漏端连接至该垫，第二源漏端连接至该内部电路，栅极端接收一常低电平信号。
6.如权利要求1所述的静电放电电路，其中该P型晶体管的基极连接至该垫，且该N型晶体管的基极连接至该第一节点。
7.一种静电放电电路，连接至一垫，该静电放电电路包括：
多个晶体管，以迭接的型式连接于该垫与第一节点之间；以及
控制电路，连接于该垫与该第一节点、这些晶体管的栅极；
其中，这些晶体管中的第一部分包括多个P型晶体管，这些晶体管中的第二部分包括至少一个N型晶体管；
其中，当该垫接收静电放电冲击时，该控制电路提供多个电压降至对应的这些晶体管，用以开启这些晶体管。
8.如权利要求7所述的静电放电电路，其中该控制电路包括：多个串接的二极管连接于第二节点与第三节点之间以及多个电阻，其中当该垫接收该静电放电冲击时，该控制电路的这些电阻与这些串接的二极管接收负载电流，使得这些电阻产生这些电压降至对应的这些P型晶体管。
9.如权利要求8所述的静电放电电路，其中这些二极管中的第一个二极管的阳极连接至该第二节点，这些二极管中的最后一个二极管的阴极连接至该第三节点；以及，其他的二极管中任一个二极管的阳极连接至前一个二极管的阴极，任一个二极管的阴极连接至后一个二极管的阳极。
10.如权利要求7所述的静电放电电路，还包括开关晶体管连接于该垫与内部电路之间，其中该开关晶体管的第一源漏端连接至该垫，第二源漏端连接至该内部电路，栅极端接收一常低电平信号。
CN201710235651.2A 2016-10-12 2017-04-12 静电放电电路 Active CN107946294B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662406968P 2016-10-12 2016-10-12
US62/406,968 2016-10-12

Publications (2)

Publication Number Publication Date
CN107946294A true CN107946294A (zh) 2018-04-20
CN107946294B CN107946294B (zh) 2020-10-27

Family

ID=61728639

Family Applications (4)

Application Number Title Priority Date Filing Date
CN201710235651.2A Active CN107946294B (zh) 2016-10-12 2017-04-12 静电放电电路
CN201710377579.7A Active CN107946305B (zh) 2016-10-12 2017-05-25 非挥发性存储器
CN201710917848.4A Active CN107945832B (zh) 2016-10-12 2017-09-30 非易失性存储器的控制电压搜寻方法
CN201710946826.0A Active CN107944301B (zh) 2016-10-12 2017-10-12 反熔丝物理不可复制电路以及相关控制方法

Family Applications After (3)

Application Number Title Priority Date Filing Date
CN201710377579.7A Active CN107946305B (zh) 2016-10-12 2017-05-25 非挥发性存储器
CN201710917848.4A Active CN107945832B (zh) 2016-10-12 2017-09-30 非易失性存储器的控制电压搜寻方法
CN201710946826.0A Active CN107944301B (zh) 2016-10-12 2017-10-12 反熔丝物理不可复制电路以及相关控制方法

Country Status (4)

Country Link
US (2) US10283511B2 (zh)
JP (2) JP6503395B2 (zh)
CN (4) CN107946294B (zh)
TW (4) TWI611645B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793815A (zh) * 2021-09-26 2021-12-14 杭州广立微电子股份有限公司 一种宽电压范围高速多级放电电路、测试系统和放电方法
TWI782882B (zh) * 2018-06-01 2022-11-01 聯華電子股份有限公司 半導體裝置
TWI842519B (zh) * 2022-07-12 2024-05-11 力旺電子股份有限公司 靜電放電電路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768373B (zh) * 2016-08-15 2022-05-10 华邦电子股份有限公司 存储元件及其制造方法
JP7114985B2 (ja) 2018-03-29 2022-08-09 スミダコーポレーション株式会社 コイル部品、電子機器、金属磁性粉末および支援装置
TWI669714B (zh) * 2018-05-29 2019-08-21 力旺電子股份有限公司 電壓控制裝置及記憶體系統
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
US10839872B2 (en) * 2018-07-03 2020-11-17 Ememory Technology Inc. Random bit cell using an initial state of a latch to generate a random bit
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US10770158B1 (en) * 2019-05-15 2020-09-08 Western Digital Technologies, Inc. Detecting a faulty memory block
US11031779B2 (en) * 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
TWI711240B (zh) * 2019-07-30 2020-11-21 長庚大學 寬能隙半導體元件於靜電放電與電磁脈衝之防護方法以及靜電放電與電磁脈衝之防護裝置
TWI785736B (zh) * 2020-11-16 2022-12-01 力旺電子股份有限公司 非揮發性記憶體之記憶胞
CN113129985B (zh) * 2021-03-29 2024-05-03 深圳市国微电子有限公司 一种物理不可克隆单元及读取电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566717B2 (en) * 2001-03-30 2003-05-20 Hynix Semiconductor Inc. Integrated circuit with silicided ESD protection transistors
US20090141415A1 (en) * 2007-11-29 2009-06-04 Hynix Semiconductor Inc. Electrostatic discharge circuit
US20140036397A1 (en) * 2012-07-31 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. ESD Clamp for Multiple Power Rails
CN103151346B (zh) * 2011-12-07 2016-11-23 阿尔特拉公司 静电放电保护电路

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861426B2 (ja) * 1996-12-27 2006-12-20 セイコーエプソン株式会社 半導体装置の保護回路
TW328231U (en) * 1997-09-05 1998-03-11 Song-Zhao He Thigh sporting exerciser
TW399206B (en) * 1998-05-15 2000-07-21 Vanguard Int Semiconduct Corp Anti-fuse programming and detection circuit
TW511268B (en) * 2000-04-21 2002-11-21 Winbond Electronics Corp Output buffer with excellent electrostatic discharge protection effect
JP2001358297A (ja) * 2000-06-14 2001-12-26 Nec Corp 静電保護回路
JP3678156B2 (ja) * 2001-03-01 2005-08-03 株式会社デンソー 静電気保護回路
ATE520186T1 (de) * 2001-03-16 2011-08-15 Sofics Bvba Strukturen zum schutz vor elektrostatischen entladungen für schnelle technologien mit gemischten und ultraniedrigen spannungsversorgungen
JP2002313949A (ja) * 2001-04-13 2002-10-25 Fuji Electric Co Ltd 過電圧保護回路
US6744105B1 (en) 2003-03-05 2004-06-01 Advanced Micro Devices, Inc. Memory array having shallow bit line with silicide contact portion and method of formation
TW586221B (en) * 2003-03-20 2004-05-01 Powerchip Semiconductor Corp Flash memory with selective gate within a substrate and method of fabricating the same
JP2005302850A (ja) 2004-04-08 2005-10-27 Renesas Technology Corp 半導体記憶装置
US7177190B2 (en) * 2004-11-26 2007-02-13 Aplus Flash Technology, Inc. Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications
US20060250581A1 (en) * 2005-05-03 2006-11-09 Eastman Kodak Company Display apparatus using LCD panel
ITRM20050310A1 (it) * 2005-06-15 2006-12-16 Micron Technology Inc Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash.
US7277348B2 (en) * 2005-12-12 2007-10-02 Klp International, Ltd. Memory cell comprising an OTP nonvolatile memory unit and a SRAM unit
CN1983306A (zh) * 2005-12-14 2007-06-20 晨星半导体股份有限公司 非挥发性内存的操作方法及其相关电路
KR100742284B1 (ko) * 2006-02-09 2007-07-24 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
CN100568393C (zh) * 2006-06-14 2009-12-09 国际商业机器公司 数据存储装置、数据存储方法以及数据读取方法
JP4855851B2 (ja) * 2006-07-03 2012-01-18 株式会社東芝 半導体記憶装置
CN101779250B (zh) * 2007-06-21 2014-01-08 桑迪士克科技股份有限公司 编程脉冲持续期的智能控制
US7599225B2 (en) * 2007-07-13 2009-10-06 Macronix International Co., Ltd. Method of programming and erasing a non-volatile memory array
WO2009137065A1 (en) * 2008-05-07 2009-11-12 Aplus Flash Technology, Inc. A nand based nmos nor flash memory cell/array and a method of forming same
JP5529858B2 (ja) * 2008-06-12 2014-06-25 サンディスク テクノロジィース インコーポレイテッド インデックスプログラミングおよび削減されたベリファイを有する不揮発性メモリおよび方法
KR101532584B1 (ko) 2009-01-30 2015-06-30 삼성전자주식회사 비휘발성 메모리 장치, 및 그의 프로그램 방법
JP2010225930A (ja) * 2009-03-24 2010-10-07 Toshiba Corp Ｅｓｄ保護回路
KR101012982B1 (ko) * 2009-06-30 2011-02-10 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
JP2012533140A (ja) * 2009-07-10 2012-12-20 アプルス フラッシュ テクノロジー アイエヌシー 新たな高速高密度ｎａｎｄベース２ｔ−ｎｏｒフラッシュメモリ設計
US8223556B2 (en) * 2009-11-25 2012-07-17 Sandisk Technologies Inc. Programming non-volatile memory with a reduced number of verify operations
FR2956246B1 (fr) * 2010-02-08 2013-11-01 St Microelectronics Rousset Circuit integre muni d'une protection contre des decharges electrostatiques
US8369154B2 (en) * 2010-03-24 2013-02-05 Ememory Technology Inc. Channel hot electron injection programming method and related device
US8130551B2 (en) * 2010-03-31 2012-03-06 Sandisk Technologies Inc. Extra dummy erase pulses after shallow erase-verify to avoid sensing deep erased threshold voltage
US8868923B1 (en) * 2010-07-28 2014-10-21 Sandia Corporation Multi-factor authentication
US8383475B2 (en) * 2010-09-23 2013-02-26 Globalfoundries Singapore Pte. Ltd. EEPROM cell
US8902627B1 (en) * 2011-02-24 2014-12-02 Impinj, Inc. RFID IC with tunneling-voltage profile calibration
JP2012195432A (ja) * 2011-03-16 2012-10-11 Toshiba Corp 半導体集積回路
US8389358B2 (en) * 2011-07-22 2013-03-05 United Microelectronics Corp. Manufacturing method and structure of non-volatile memory
KR101785448B1 (ko) * 2011-10-18 2017-10-17 삼성전자 주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
EP2639817A1 (en) * 2012-03-12 2013-09-18 eMemory Technology Inc. Method of fabricating a single-poly floating-gate memory device
DE102013103076B4 (de) * 2012-03-26 2022-03-17 Intel Deutschland Gmbh Selektives strompumpen zum verbessern der niederspannungs-esd-begrenzung unter verwendung von hochspannungsbauelementen
US8741713B2 (en) * 2012-08-10 2014-06-03 International Business Machines Corporation Reliable physical unclonable function for device authentication
CN103700403B (zh) * 2012-09-27 2017-07-18 扬州稻源微电子有限公司 射频识别标签芯片的存储器读取电路
CN103700404A (zh) * 2012-09-27 2014-04-02 扬州稻源微电子有限公司 Eeprom的擦写操作方法、擦写控制电路以及rifd标签芯片
KR102088319B1 (ko) * 2013-09-06 2020-03-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9440086B2 (en) * 2013-09-11 2016-09-13 Medtronic, Inc. Optimized flash memory device for miniaturized devices
KR102118979B1 (ko) * 2013-09-13 2020-06-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171628B2 (en) * 2014-03-13 2015-10-27 Macronix International Co., Ltd. Incremental step pulse programming (ISPP) scheme capable of determining a next starting pulse based on a current program-verify pulse for improving programming speed
CN104167223A (zh) * 2014-07-31 2014-11-26 中山大学 一种对eeprom实现稳压的方法及eeprom器件
US9362001B2 (en) * 2014-10-14 2016-06-07 Ememory Technology Inc. Memory cell capable of operating under low voltage conditions
CN105632543B (zh) * 2014-11-21 2018-03-30 松下知识产权经营株式会社 具有防篡改性的非易失性存储装置及集成电路卡
US9564216B2 (en) * 2015-01-30 2017-02-07 Macronix International Co., Ltd. Stress trim and modified ISPP procedures for PCM
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN105138870B (zh) * 2015-10-08 2018-09-07 浪潮(北京)电子信息产业有限公司 一种芯片合法性鉴别方法及装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566717B2 (en) * 2001-03-30 2003-05-20 Hynix Semiconductor Inc. Integrated circuit with silicided ESD protection transistors
US20090141415A1 (en) * 2007-11-29 2009-06-04 Hynix Semiconductor Inc. Electrostatic discharge circuit
CN103151346B (zh) * 2011-12-07 2016-11-23 阿尔特拉公司 静电放电保护电路
US20140036397A1 (en) * 2012-07-31 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. ESD Clamp for Multiple Power Rails

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI782882B (zh) * 2018-06-01 2022-11-01 聯華電子股份有限公司 半導體裝置
CN113793815A (zh) * 2021-09-26 2021-12-14 杭州广立微电子股份有限公司 一种宽电压范围高速多级放电电路、测试系统和放电方法
CN113793815B (zh) * 2021-09-26 2024-04-26 杭州广立测试设备有限公司 一种宽电压范围高速多级放电电路、测试系统和放电方法
TWI842519B (zh) * 2022-07-12 2024-05-11 力旺電子股份有限公司 靜電放電電路

Also Published As

Publication number Publication date
JP2018064082A (ja) 2018-04-19
JP6550664B2 (ja) 2019-07-31
CN107945832B (zh) 2020-06-02
TWI637491B (zh) 2018-10-01
US10283511B2 (en) 2019-05-07
TW201814581A (zh) 2018-04-16
US10083975B2 (en) 2018-09-25
TW201814716A (zh) 2018-04-16
CN107946305A (zh) 2018-04-20
CN107946294B (zh) 2020-10-27
JP2018082429A (ja) 2018-05-24
US20180102376A1 (en) 2018-04-12
TW201824522A (zh) 2018-07-01
CN107944301A (zh) 2018-04-20
TW201814996A (zh) 2018-04-16
CN107945832A (zh) 2018-04-20
CN107944301B (zh) 2020-02-07
TWI643090B (zh) 2018-12-01
CN107946305B (zh) 2021-02-26
TWI611645B (zh) 2018-01-11
TWI621124B (zh) 2018-04-11
US20180102174A1 (en) 2018-04-12
JP6503395B2 (ja) 2019-04-17

Similar Documents

Publication Publication Date Title
CN107946294A (zh) 静电放电电路
CN108807365B (zh) 静电放电电路
CN111933638B (zh) 静电放电电路
US6671147B2 (en) Double-triggered electrostatic discharge protection circuit
US20060091464A1 (en) Electrostatic protection circuit
CN109842103A (zh) 静电放电保护电路
US9076654B2 (en) Semiconductor device
CN110391650B (zh) 静电放电电路
JP2007234718A (ja) 半導体集積回路装置
US7672103B2 (en) Circuit having low operating voltage for protecting semiconductor device from electrostatic discharge
CN101707363B (zh) 一种具有实时检测功能的静电破坏保护电路及其控制方法
CN109792147B (zh) 用于低泄漏应用的esd保护电荷泵有源钳位
US7154724B2 (en) Output buffer ESD protection using parasitic SCR protection circuit for CMOS VLSI integrated circuits
EP3309836A1 (en) Electrostatic discharge circuit
US11462903B2 (en) Electrostatic discharge (ESD) circuit capable of protecting internal circuit from being affected by ESD zapping
CN115588667A (zh) 一种静电保护电路及芯片
US8780511B2 (en) Electrostatic discharge protection circuit
US20130272050A1 (en) Non-volatile memory, semiconductor device and reading method
TWI842519B (zh) 靜電放電電路
JP7347951B2 (ja) サージ吸収回路
KR100861310B1 (ko) 정전기 방전 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant