CN113793815A - 一种宽电压范围高速多级放电电路、测试系统和放电方法 - Google Patents

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Abstract

本发明提供一种宽电压范围的高速多级放电电路，包括多个放电单元和控制单元。所述放电单元是由限流电路、放电电阻和切换电路串联组成；不同级别的放电单元中的放电电阻的电阻值不同；所述控制单元控制放电单元处于连通状态或断路状态。本发明还提供了一种测试系统，在测试系统中采用了宽电压范围的高速多级放电电路，提高了测试的效率。本发明还提供了一种高速多级放电方法，该方法利用多级放电单元实现宽电压范围下的高速放电，有利于提高测试效率，以便快速获得器件的测试数据。

Description

一种宽电压范围高速多级放电电路、测试系统和放电方法
技术领域
本发明属于半导体设计和生产领域，尤其涉及一种宽电压范围的高速多级放电电路以及一种测试系统和一种高速多级放电方法。
背景技术
集成电路制造工艺复杂而冗长，从半导体单晶片到一个晶圆成品完成往往需要经历数十甚至上百道工序，在整个制造过程中任何一个工艺步骤偏差或环境变化都会对集成电路芯片最终的产品性能及成品产生影响。因此，电性测试贯穿于整个集成电路生产流程中，是芯片制造的重要组成部分，通过对测试数据有效信息的提取分析对产品成品率、可靠性及生产过程进行管控，是不可替代且非常有效的手段。
在设计和制造过程中，晶圆允收测试（WAT）在晶圆级的芯片测试中非常重要。在晶圆制造完成后，测试机通过置于探针台中的探针卡连接到测试对象上，实现测试通道与待测器件构成测试通路，再配合控制测试机达到测试目的，获得器件的测试数据以进行失效分析。
但是测试通道自带寄生电容，在正常测试工作时会储存电能；当测试结束，利用探针卡构成的测试通路断开时，储存的电能需要进行释放。但是，下一次测试需要等电容放电结束后才能开始，其放电时间影响测试效率。
因此目前十分需要研究一种能针对寄生电容在正常测试中储存的电能实现高速放电的电路和方法，能够安全快速放电，进一步提高测试效率。
发明内容
本发明是为解决上述现有技术问题，第一方面提供了一种宽电压范围高速多级放电电路，能够高速放电。本发明的第二方面提供了一种测试系统，采用了宽电压范围高速多级放电电路，使得测试通道中的电容能够高速放电。本发明的第三方面提供了一种高速多级放电方法，采用本发明的一种测试系统，对测试通道中的寄生电容进行宽电压范围高速多级放电。
本发明一方面提供的一种宽电压范围高速多级放电电路，包括控制单元和多个放电单元；所述放电单元的一端用于连接到电源端，另一端用于连接到接地端，所述接地端接地；所述多个放电单元之间并联连接；所述放电单元包括放电电阻；所述控制单元与所述多个放电单元分别连接，控制所述放电单元处于连通状态或断路状态。
优选的，所述控制单元根据所述放电单元两端的电压差以及所述放电单元中放电电阻的电阻值大小，控制选择所述多个放电单元中，其中至少一个所述放电单元处于连通状态，其余所述放电单元处于断路状态。
优选的，所述放电单元还包括限流电路；所述限流电路和所述放电电阻串联连接；所述限流电路用于限制电流不超过所述放电单元的安全电流。
优选的，所述放电单元还包括切换电路；所述放电电阻和所述切换电路串联连接；所述切换电路根据所述控制单元发送的信息，使所述放电单元处于连通状态或断路状态。
优选的，所述宽电压范围高速多级放电电路还包括稳压电路，所述稳压电路的两端分别连接到所述多个放电单元的所述切换电路两端，用于保护切换电路两端的电压不超过安全电压。
优选的，所述切换电路采用传输门电路。
优选的，所述控制单元包括：FPGA器件、可编程多通道电源、编码器、译码器和多个电压比较器；所述FPGA器件包括一个输入端和多个输出端，所述编码器的输出端连接到所述FPGA器件的输入端，所述可编程多通道电源的输入端和所述译码器的输入端分别连接到所述FPGA器件的对应输出端；所述多个电压比较器与所述多个放电单元一一对应设置；所述电压比较器的正相输入端都连接到所述电源端，所述电压比较器的反相输入端连接到所述可编程多通道电源的对应输出端，且所述电压比较器的输出端连接到所述编码器的输入端的对应信号位；所述译码器的输出端的对应信号位连接到所述各级放电单元的切换电路；所述FPGA器件用于控制所述可编程多通道电源向各级所述放电单元的所述电压比较器提供的电压值，以及用于根据从所述编码器接收到的信息向所述译码器输出控制各级所述放电单元处于连通状态或断路状态的信息；所述可编程多通道电源用于根据所述FPGA器件的信息，向各级所述放电单元的电压比较器的反相输入端提供一个预设的电压值；所述编码器用于接收各级所述放电单元的所述电压比价器的高电平或者低电平信号来进行生成信号并传输给所述FPGA器件；所述译码器用于根据所述FPGA器件的信息，向各级所述放电单元的所述切换电路提供连通或者断路的信息。
一般情况中，根据所述放电电阻的电阻值大小，所述多个放电单元分为多个级别；且每个级别至少有一个所述放电单元，高一级别所述放电单元中放电电阻的阻值小于低一级别所述放电单元中放电电阻的阻值。
优选的，所述FPGA器件用于控制所述可编程多通道电源向各级所述放电单元的电压比较器提供的电压值的具体做法是：向高一级别所述放电单元对应的电压比较器的反相输入端提供的电压值，大于向低一级别所述放电单元对应的电压比较器的反相输入端提供的电压值。
优选的，通过所述FPGA器件控制实现：只控制在所述电压比较器输出高电平的若干放电单元中最高级别的所述放电单元处于连通状态，并使其余放电单元处于断路状态。
本发明的第二方面提供了一种测试系统，包括放电电路和若干个测试通道；所述放电电路采用所述的宽电压范围高速多级放电电路；所述放电电路用于对所述测试通道中因寄生电容而产生的电能进行放电。
一般情况中，还包括第一隔离电路、第二隔离电路；所述测试通道的一端通过所述第一隔离电路分别与所述放电电路的电源端、待测器件的一端连接，所述测试通道的另一端通过所述第二隔离电路分别与所述放电电路的接地端、待测器件的另一端连接；所述放电电路的控制单元连接所述第一隔离电路和所述第二隔离电路，通过控制所述第一隔离电路和所述第二隔离电路实现：所述测试通道与所述放电电路连通形成放电通路，或与所述待测器件连通形成测试通路。
具体地，所述第一隔离电路和第二隔离电路分别连接到所述FPGA器件的对应输出端，所述FPGA器件控制所述测试通道与所述放电电路连通或者与待测器件连通。
本发明的第三方面提供了一种放电方法，基于所述的测试系统，控制所述测试通道与所述放电电路连通形成放电通路，自动连通所述放电电路中的放电单元以释放所述测试通道的寄生电容中储存的电能。
步骤包括：步骤S1.预设放电电阻的电阻值，根据放电电阻的电阻值大小将多个放电单元分为多个级别；将接地端接地；步骤S2.预设可编程多通道电源向各级放电单元对应的电压比较器提供的电压值；其中，向高一级别的放电单元对应的电压比较器提供的电压值大于向低一级别的放电单元对应的电压比较器提供的电压值；步骤S3.根据电压比较器输出的信号，选择输出为高电平信号的电压比较器对应的放电单元中最高一级的放电单元处于连通状态，并使其余放电单元处于断路状态； 步骤S4.连通状态的放电单元进行放电，直至对应的电压比较器输出为低电平信号；步骤S5.重复步骤S3-S4，直至放电完成。
所述步骤S3具体包括：S31.电压比较器输出高电平信号或低电平信号到编码器；S32.所述编码器接收高电平信号或低电平信号，并将信息编码传输给FPGA器件；S33.所述FPGA器件根据接收到的所述编码器的信息，生成控制信息并向译码器输出以控制：电压比较器输出为高电平信号的对应放电单元中最高一级的放电单元处于连通状态，并使其余放电单元处于断路状态；S34.所述译码器根据所述FPGA器件的信息，向各级放电单元的切换电路提供连通或断开的信息以控制放电单元处于连通状态或断路状态，实现电压比较器输出为高电平信号的对应放电单元中最高一级的放电单元进行连通放电，并使其余放电单元处于断路状态。
与现有技术相比，本发明的主要有益效果：
1.本发明的一种宽电压范围高速多级放电电路，通过在不同的放电单元的放电电阻设置不同电阻值，并通过控制单元自动实现先连通放电电阻阻值最小的放电单元，进行大电流快速放电，再依次连通放电电阻值较大的放电单元，依次减小电流放电，利用多级放电单元实现宽电压范围下的高速放电。
2.本发明的一种测试系统，采用宽电压范围高速多级放电电路，对测试通道中因寄生电容而产生的电能进行高速放电，提高测试的效率。
3.本发明的一种放电方法，在宽电压范围高速多级放电测试系统中，能够利用多级放电单元实现宽电压范围下的高速放电，有利于提高测试效率，以便快速获得器件的测试数据。
附图说明
图1为实施例一中宽电压范围高速多级放电电路示意图。
图2为实施例一中宽电压范围高速多级放电方法示意图。
图3为实施例二中测试系统的示意图。
具体实施方式
下面将对本发明具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
附图中，相同结构或功能的部分利用相同的附图标记来标记，出于显示清楚的原因必要时并不是所有示出的部分在全部附图中用所属的附图标记来标记。
实施例一
下面结合附图与具体实施方式对本发明作进一步详细描述：
一种高速多级放电方法采用如图1所示的一种宽电压范围的高速多级放电电路，包括多个放电单元、稳压电路和控制单元；放电单元的一端用于连接到电源端，另一端用于连接到接地端，所述接地端接地；
在本实施例中该放电电路包括7个放电单元a1、a2、a3、a4、a5、a6和a7，各放电单元之间并联连接；放电单元包括放电电阻，根据放电电阻的电阻值大小，将多个放电单元分为多个级别；放电单元还包括限流电路和切换电路；限流电路和放电电阻以及切换电路串联连接；限流电路用于限制电流不超过该放电单元的安全电流；切换电路根据所述控制单元发送的信息，使放电单元处于连通状态或断路状态。本实施例中的切换电路采用传输门电路。
稳压电路的两端分别连接到所述各级放电单元的所述切换电路两端，用于保护切换电路两端的电压不超过安全电压。
控制单元与各级放电单元分别连接，控制放电单元处于连通状态或断路状态：控制单元根据放电单元两端的电压差以及放电单元中放电电阻的电阻值大小，控制选择多个放电单元中，其中至少一个放电单元处于连通状态，其余放电单元处于断路状态。
在本实施例中，控制单元包括：FPGA器件、可编程多通道电源、编码器、译码器和7个电压比较器。
FPGA器件的输入端连接到编码器的输出端，FPGA器件的输出端分别连接到可编程多通道电源的输入端和译码器的输入端。译码器的输出端的对应信号位连接到各级放电单元的切换电路。7个电压比较器与7个级别的所述放电单元一一对应设置；7个电压比较器的正相输入端都连接到电源端，电压比较器的反相输入端连接到可编程多通道电源的对应输出端，且电压比较器的输出端连接到编码器的输入端的对应信号位。
FPGA器件用于控制可编程多通道电源向各级放电单元的电压比较器提供的电压值，以及用于根据从编码器接收到的信息向译码器输出控制各级放电单元处于连通状态或者断路状态的信息。可编程多通道电源用于根据FPGA器件的信息，向各级放电单元的电压比较器的反相输入端提供一个预设的电压值。编码器用于接收各级放电单元的电压比价器的高电平或者低电平信号来进行生成信号并传输给FPGA器件。译码器用于根据FPGA器件的信息，向各级放电单元的切换电路提供连通或者断路的信息。
如图2所示，本实施例中的高速多级放电方法，具体步骤包括：
步骤S1：预设放电电阻的电阻值，使高一级的放电单元中的放电电阻值小于低一级放电单元中的放电电阻值；具体的，放电单元a1中的电阻值为R1，放电单元a2中的电阻值为R2，放电单元a3中的电阻值为R3，放电单元a4中的电阻值为R4，放电单元a5中的电阻值为R5，放电单元a6中的电阻值为R6，放电单元a7中的电阻值为R7，电阻值R1>电阻值R2>…>电阻值R7，因此得出a7的级别>a6的级别>…> a1的级别。
步骤S2：预设可编程多通道电源向各级放电单元对应的电压比较器提供的电压值；其中，向高一级放电单元对应的电压比较器提供的电压值大于向低一级放电单元对应的电压比较器提供的电压值；具体的，a7对应的电压比较器的反相输入端输入的电压值>a6对应的电压比较器的反相输入端输入的电压值>…> a1对应的电压比较器的反相输入端输入的电压值，以此类推。
步骤S3：电压比较器输出高电平信号或低电平信号到编码器；编码器接收高电平信号或低电平信号并编码后传输给FPGA器件；FPGA器件根据接收到的编码器的信息向译码器输出控制各级放电单元处于连通状态或断路状态的信息；译码器根据FPGA器件的信息，向各级放电单元的切换电路提供连通或断路的信息；选择电压比较器输出为高电平的对应放电单元中最高一级的放电单元处于连通状态，并使其余放电单元处于断路状态。
步骤S4：连通状态的放电单元进行放电，直至对应的电压比较器输出为低电平信号；
步骤S5：重复步骤S3-S4，直至放电完成。
本实施例中，有7个放电单元和7个电压比较器，在其他实施例中，放电单元和电压比较器的数量并不以此为限。
本实施例中，高一级别所述放电单元中放电电阻的阻值小于低一级别所述放电单元中放电电阻的阻值；则向高一级别所述放电单元对应的电压比较器的反相输入端提供的电压值，大于低一级别所述放电单元对应的电压比较器的反相输入端提供的电压值；在其他实施例中，也可以是高一级别所述放电单元中放电电阻的阻值大于低一级别所述放电单元中放电电阻的阻值；则向高一级别所述放电单元对应的电压比较器的反相输入端提供的电压值，小于低一级别所述放电单元对应的电压比较器的反相输入端提供的电压值。选择电压比较器输出为高电平的对应放电单元中电阻值最小的放电单元处于连通状态，并使其余放电单元处于断路状态。
本实施例中，采用本发明提出的一种宽电压高度多级放电电路,通过在不同的放电单元里的电阻设置不同电阻值，并通过控制单元预设不同电压，可以先连通放电电阻阻值最小的放电单元，进行大电流快速放电，再依次连通放电电阻值较大的放电单元，依次减小电流放电，利用多级放电单元实现宽电压范围下的高速放电。
实施例二
本实施例为一种测试系统，具体如图3所示。
本实施例中的测试系统包括：宽电压范围高速多级放电电路、测试通道、第一隔离电路和第二隔离电路；测试通道的一端通过第一隔离电路分别与放电电路的电源端、待测器件的一端连接，测试通道的另一端通过第二隔离电路分别与放电电路的接地端、待测器件的另一端连接，图中的电容C0用于表示测试通道自带的寄生电容。宽电压范围高速多级放电电路通过控制单元中的FPGA器件连接第一隔离电路和第二隔离电路，FPGA器件能向隔离电路传输控制信号控制测试通道连通宽电压范围高速多级放电电路或连通待测器件。
在测试通道连通待测器件进行电性测试时，测试通道中因寄生电容C0而储存电能，本实施例中的测试系统在进行下一次电性测试前，FPGA器件向隔离电路输出控制信号，切换测试通道与宽电压范围高速多级放电电路连通进行自动放电，直至放电完成，再将测试通道切换连通待测器件进行电性测试。本实施例中包含一个测试通道，在其他实施例中，也可以有多个测试通道。
本实施例中，采用本发明提出的测试系统进行测试时，通过多级电路，对测试通道进行快速放电，进一步提高了测试效率。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
以上实施例对本发明进行了详细介绍，本文中应用了具体的例子对本发明的结构及工作原理进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。

Claims (16)

1.一种宽电压范围高速多级放电电路，其特征在于，包括控制单元和多个放电单元；所述放电单元的一端用于连接到电源端，另一端用于连接到接地端，所述多个放电单元之间并联连接；所述放电单元包括放电电阻；所述控制单元与所述多个放电单元分别连接，控制所述放电单元处于连通状态或断路状态。
2.根据权利要求1所述的一种宽电压范围高速多级放电电路，其特征在于，所述控制单元根据所述放电单元两端的电压差以及所述放电单元中放电电阻的电阻值大小，控制选择所述多个放电单元中，其中至少一个所述放电单元处于连通状态，其余所述放电单元处于断路状态。
3.根据权利要求1所述的一种宽电压范围高速多级放电电路，其特征在于，所述放电单元还包括限流电路；所述限流电路和所述放电电阻串联连接；所述限流电路用于限制电流不超过该放电单元的安全电流。
4.根据权利要求1所述的一种宽电压范围高速多级放电电路，其特征在于，所述放电单元还包括切换电路；所述放电电阻和所述切换电路串联连接；所述切换电路根据所述控制单元发送的信息，使所述放电单元处于连通状态或断路状态。
5.根据权利要求4所述的一种宽电压范围高速多级放电电路，其特征在于，还包括稳压电路，所述稳压电路的两端分别连接到所述多个放电单元的所述切换电路两端，用于保护切换电路两端的电压不超过安全电压。
6.根据权利要求4所述的一种宽电压范围高速多级放电电路，其特征在于，所述切换电路采用传输门电路。
7.根据权利要求4所述的一种宽电压范围高速多级放电电路，其特征在于，所述控制单元包括：FPGA器件、可编程多通道电源、编码器、译码器和多个电压比较器；
所述FPGA器件包括一个输入端和多个输出端，所述编码器的输出端连接到所述FPGA器件的输入端，所述可编程多通道电源的输入端和所述译码器的输入端分别连接到所述FPGA器件的对应输出端；
所述多个电压比较器与所述多个放电单元一一对应设置；所述电压比较器的正相输入端都连接到所述电源端，所述电压比较器的反相输入端连接到所述可编程多通道电源的对应输出端，且所述电压比较器的输出端连接到所述编码器的输入端的对应信号位；
所述译码器的输出端的对应信号位分别连接到各个所述放电单元的切换电路；
所述FPGA器件用于控制所述可编程多通道电源分别向各个所述放电单元的所述电压比较器提供的电压值，以及用于根据从所述编码器接收到的信息向所述译码器输出控制各个所述放电单元处于连通状态或者断路状态的信息；
所述可编程多通道电源用于根据所述FPGA器件的信息，向各个所述放电单元的电压比较器的反相输入端提供一个预设的电压值；
所述编码器，用于接收各个所述放电单元的所述电压比价器的高电平或者低电平信号来进行生成信号并传输给所述FPGA器件；
所述译码器用于根据所述FPGA器件的信息，向各个所述放电单元的所述切换电路提供连通或者状态的信息。
8.根据权利要求7所述的一种宽电压范围高速多级放电电路，其特征在于，根据所述放电电阻的电阻值大小，所述多个放电单元分为多个级别；且每个级别至少有一个所述放电单元；高一级别所述放电单元中放电电阻的阻值小于低一级别所述放电单元中放电电阻的阻值。
9.根据权利要求8所述的一种宽电压范围高速多级放电电路，其特征在于，所述FPGA器件用于控制所述可编程多通道电源向各级所述放电单元的电压比较器提供的电压值的具体做法是：向高一级别所述放电单元对应的电压比较器的反相输入端提供的电压值，大于向低一级别所述放电单元对应的电压比较器的反相输入端提供的电压值。
10.根据权利要求9所述的一种宽电压范围高速多级放电电路，其特征在于，通过所述FPGA器件控制实现：只控制在所述电压比较器输出高电平的若干放电单元中最高级别的所述放电单元处于连通状态，并使其余放电单元处于断路状态。
11.一种测试系统，其特征在于，包括放电电路和若干个测试通道；所述放电电路采用权利要求1-10任意一项所述的宽电压范围高速多级放电电路；所述放电电路用于对所述测试通道进行放电。
12.根据权利要求11所述的一种测试系统，其特征在于，还包括第一隔离电路、第二隔离电路；
所述测试通道的一端通过所述第一隔离电路分别与所述放电电路的电源端、待测器件的一端连接，所述测试通道的另一端通过所述第二隔离电路分别与所述放电电路的接地端、待测器件的另一端连接；
所述放电电路的控制单元连接所述第一隔离电路和所述第二隔离电路，通过控制所述第一隔离电路和所述第二隔离电路实现：所述测试通道与所述放电电路连通形成放电通路，或与所述待测器件连通形成测试通路。
13.根据权利要求12所述的一种测试系统，其特征在于，所述放电电路采用权利要求7-10任意一项所述的宽电压范围高速多级放电电路；
所述第一隔离电路和第二隔离电路分别连接到所述FPGA器件的对应输出端，所述FPGA器件控制所述测试通道与所述放电电路连通或者与待测器件连通。
14.一种放电方法，其特征在于，基于权利要求11所述的测试系统，控制所述测试通道与所述放电电路连通形成放电通路，自动连通所述放电电路中的放电单元以释放所述测试通道中储存的电能。
15.根据权利要求14所述的一种放电方法，其特征在于，包括：
步骤S1.预设放电电阻的电阻值，根据放电电阻的电阻值大小将多个放电单元分为多个级别；将接地端接地；
步骤S2.预设可编程多通道电源向各级放电单元对应的电压比较器提供的电压值；其中，向高一级别的放电单元对应的电压比较器提供的电压值大于向低一级别的放电单元对应的电压比较器提供的电压值；
步骤S3.根据电压比较器输出的信号，选择输出为高电平信号的电压比较器对应的放电单元中最高一级的放电单元处于连通状态，并使其余放电单元处于断路状态；
步骤S4.连通状态的放电单元进行放电，直至对应的电压比较器输出为低电平信号；
步骤S5.重复步骤S3-S4，直至放电完成。
16.根据权利要求15所述的一种放电方法，其特征在于，所述步骤S3具体包括：
S31.电压比较器输出高电平信号或低电平信号到编码器；
S32.所述编码器接收高电平信号或低电平信号，并将信息编码传输给FPGA器件；
S33.所述FPGA器件根据接收到的所述编码器的信息，生成控制信息并向译码器输出以控制：电压比较器输出为高电平信号的对应放电单元中最高一级的放电单元处于连通状态，并使其余放电单元处于断路状态；
S34.所述译码器根据所述FPGA器件的信息，向各级放电单元的切换电路提供连通或断开的信息以控制放电单元处于连通状态或断路状态，实现：电压比较器输出为高电平信号的对应放电单元中最高一级的放电单元进行连通放电，并使其余放电单元处于断路状态。
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