CN111404364A - 一种信息处理芯片放电电路 - Google Patents

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Abstract

本发明涉及服务器技术领域，提供一种信息处理芯片放电电路，包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，Core电电源轨放电单元将Core电的电压VCore与第一参考电压的进行大小比较，当Core电的电压VCore大于第一参考电压时，对Core电电源轨进行快速放电；非Core电电源轨放电单元将Core电的电压VCore与非Core电的电压V非Core的差值和第二参考电压进行大小比较，当差值大于第二参考电压时，对非Core电电源轨进行快速放电，从而实现将FPGA的各电源轨电压快速降到规定范围，保障FPGA的安全。

Description

一种信息处理芯片放电电路
技术领域
本发明属于服务器技术领域，尤其涉及一种信息处理芯片放电电路。
背景技术
伴随云计算的发展，信息化逐渐覆盖到社会的各个领域。人们的日常工作生活越来越多的通过网络来进行交流，网络数据量也在不断增加，这对FPGA信息处理能力提出了更高的要求，推动了FPGA的升级与换代。随着FPGA的升级与换代，信息处理能力提高了，随之而来的是功耗的大幅提升，每个电源轨上电容的也越来越多，这导致了FPGA停止工作后，不同电源轨的放电时间变长。但是由于FPGA要求在其断电后，其各电源轨要在一定时间内下降到安全电压值，并且各电源轨与核电之间的压差要控制在一定范围内。
因此，为了满足芯片各电源轨放电的要求，现有设计方法为电阻与MOS管串联后并联在各电源轨的供电线路上，并通过控制MOS的开关以达到放电的目的。但是，放电电阻一旦确定其放电速度就确定了，而且其阻值随着时间与温度的变化会逐渐变大，放电速度难以保证，并且没有考虑各电源轨与核电间的压差,以及检查放电完成后的电压。
发明内容
针对现有技术中的缺陷，本发明提供了一种信息处理芯片放电电路，旨在解决现有技术中放电电阻一旦确定其放电速度就确定了，而且其阻值随着时间与温度的变化会逐渐变大，放电速度难以保证，并且没有考虑各电源轨与核电间的压差，以及检查放电完成后的电压的问题。
本发明所提供的技术方案是：一种信息处理芯片放电电路，包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，所述Core电电源轨放电单元和非Core电电源轨放电单元均与放电控制端连接；
所述Core电电源轨放电单元，用于根据所述放电控制端的断电控制信号，将Core电的电压VCore与第一参考电压的进行大小比较，当Core电的电压VCore大于第一参考电压时，对Core电电源轨进行快速放电；
所述非Core电电源轨放电单元，根据所述放电控制端的断电控制信号，将Core电的电压VCore与非Core电的电压V非Core的差值和第二参考电压进行大小比较，当差值大于第二参考电压时，对非Core电电源轨进行快速放电。
作为一种改进的方案，所述第一参考电压为0.1V电压，所述第二参考电压为0.7V电压。
作为一种改进的方案，所述Core电电源轨放电单元包括第一差分放大器、场效应管Q3、场效应管Q5和放电电阻R3；
所述第一差分放大器的输入端为VCore电压信号和0.1V电压信号，输出端连接场效应管Q3的栅极，所述场效应管Q3的漏极与电阻R3连接，所述电阻R3的另一端与0.9V Core电电源轨连接，所述场效应管Q3的源极接地；
所述0.9V Core电电源轨与所述电阻R3之间的电路上设有第一电路节点，所述第一电路节点引出的线路与DC-DC转换芯片U3的针脚VOUT连接，所述DC-DC转换芯片U3的针脚EN与放电控制端连接；
所述第一差分放大器的输出端与所述场效应管Q3之间的线路上设有第二电路节点，所述第二电路节点引出的线路与所述场效应管Q5的漏极连接，所述场效应管Q5的源极接地，所述场效应管Q5的栅极与放电控制端连接。
作为一种改进的方案，所述信息处理芯片放电电路还包括一辅助放电单元；
所述辅助放电单元与所述Core电电源轨放电单元连接，且用于所述Core电电源轨放电单元放电预设时间后，所述第一差分放大器判断所述Core电的电压VCore是否大于0.1V电压，当Core电的电压VCore大于0.1V电压时，对Core电电源轨进行辅助快速放电。
作为一种改进的方案，所述辅助放电单元包括场效应管Q4、场效应管Q6和电阻R4；
所述场效应管Q6的栅极与CPLD信号控制端连接，所述场效应管Q5与所述第二电路节点和所述场效应管Q5之间的线路上设有第三电路节点，所述第三电路节点引出的线路与所述场效应管Q6的漏极连接，所述场效应管Q6的源极接地，且在所述R3开始放电时，处于所述场效应管Q6的栅极处于高位状态；
所述场效应管Q6的漏极与所述第三电路节点之间的线路上设有第四电路节点，所述第四电路节点引出的线路与所述场效应管Q4的栅极连接，所述场效应管Q4的漏极与电阻R4连接，所述电阻R4的另一端与所述0.9V Core电电源轨连接，所述场效应管Q4的源极接地。
作为一种改进的方案，所述放电预设时间为100ms。
作为一种改进的方案，所述电阻R3和电阻R4为热敏电阻。
作为一种改进的方案，所述非Core电电源轨放电单元包括第二差分放大器、场效应管Q7、场效应管Q8和放电电阻R5；
所述第二差分放大器的输入端为V非Core电压信号和VCore电压信号，输出端连接场效应管Q8的栅极，所述场效应管Q8的漏极与电阻R5连接，所述电阻R5的另一端与非Core电电源轨连接，所述场效应管Q8的源极接地；
所述非Core电电源轨与所述电阻R5之间的电路上设有第五电路节点，所述第五电路节点引出的线路与DC-DC转换芯片U5的针脚VOUT连接，所述DC-DC转换芯片U5的针脚EN与放电控制端连接；
所述第二差分放大器的输出端与所述场效应管Q8之间的线路上设有第六电路节点，所述第六电路节点引出的线路与所述场效应管Q7的漏极连接，所述场效应管Q7的源极接地，所述场效应管Q7的栅极与放电控制端连接。
作为一种改进的方案，所述电阻R5为热敏电阻。
在本发明实施例中，信息处理芯片放电电路包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，Core电电源轨放电单元将Core电的电压VCore与第一参考电压的进行大小比较，当Core电的电压VCore大于第一参考电压时，对Core电电源轨进行快速放电；非Core电电源轨放电单元将Core电的电压VCore与非Core电的电压V非Core的差值和第二参考电压进行大小比较，当差值大于第二参考电压时，对非Core电电源轨进行快速放电，从而实现将FPGA的各电源轨电压快速降到规定范围，保障FPGA的安全。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1是本发明提供的Core电电源轨放电单元的电路图；
图2是本发明提供的非Core电电源轨放电单元的电路图；
其中，1-第一电路节点，2-第二电路节点，3-第三电路节点，4-第四电路节点，5-第五电路节点，6-第六电路节点，7-第一差分放大器，8-第二差分放大器。
具体实施方式
下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的、技术方案，因此只作为示例，而不能以此来限制本发明的保护范围。
在本发明实施例中，信息处理芯片放电电路包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，所述Core电电源轨放电单元和非Core电电源轨放电单元均与放电控制端连接；
所述Core电电源轨放电单元，用于根据所述放电控制端的断电控制信号，将Core电的电压VCore与第一参考电压的进行大小比较，当Core电的电压VCore大于第一参考电压时，对Core电电源轨进行快速放电；
所述非Core电电源轨放电单元，根据所述放电控制端的断电控制信号，将Core电的电压VCore与非Core电的电压V非Core的差值和第二参考电压进行大小比较，当差值大于第二参考电压时，对非Core电电源轨进行快速放电。
其中，该信息处理芯片包括现场可编程门阵列(Field－Programmable GateArray，FPGA)等芯片，在此不再赘述，下述以FPGA为例进行说明，当以FPGA为例时，上述电压参考为下数值：第一参考电压为0.1V电压，所述第二参考电压为0.7V电压。
图1是本发明提供的Core电电源轨放电单元的电路图，为了便于说明，图中仅给出了与本发明实施例相关的部分。
Core电电源轨放电单元包括第一差分放大器、场效应管Q3、场效应管Q5和放电电阻R3；
所述第一差分放大器的输入端为VCore电压信号和0.1V电压信号，输出端连接场效应管Q3的栅极，所述场效应管Q3的漏极与电阻R3连接，所述电阻R3的另一端与0.9V Core电电源轨连接，所述场效应管Q3的源极接地；
所述0.9V Core电电源轨与所述电阻R3之间的电路上设有第一电路节点1，所述第一电路节点1引出的线路与DC-DC转换芯片U3的针脚VOUT连接，所述DC-DC转换芯片U3的针脚EN与放电控制端连接，图中用CT表示放电控制端的放电控制信号，该放电控制信号用于在FGPA关闭后，控制FPGA放电；
所述第一差分放大器的输出端与所述场效应管Q3之间的线路上设有第二电路节点2，所述第二电路节点2引出的线路与所述场效应管Q5的漏极连接，所述场效应管Q5的源极接地，所述场效应管Q5的栅极与放电控制端连接。
在该实施例中，信息处理芯片放电电路还包括一辅助放电单元；
所述辅助放电单元与所述Core电电源轨放电单元连接，且用于所述Core电电源轨放电单元放电预设时间后，所述第一差分放大器判断所述Core电的电压VCore是否大于0.1V电压，当Core电的电压VCore大于0.1V电压时，对Core电电源轨进行辅助快速放电；
在该实施例中，该放电预设时间为100ms。
结合图1所示，辅助放电单元包括场效应管Q4、场效应管Q6和电阻R4；
所述场效应管Q6的栅极与CPLD信号控制端连接，所述场效应管Q5与所述第二电路节点和所述场效应管Q5之间的线路上设有第三电路节点3，所述第三电路节点3引出的线路与所述场效应管Q6的漏极连接，所述场效应管Q6的源极接地，且在所述R3开始放电时，处于所述场效应管Q6的栅极处于高位状态；
所述场效应管Q6的漏极与所述第三电路节点之间的线路上设有第四电路节点4，所述第四电路节点4引出的线路与所述场效应管Q4的栅极连接，所述场效应管Q4的漏极与电阻R4连接，所述电阻R4的另一端与所述0.9V Core电电源轨连接，所述场效应管Q4的源极接地。
在该实施例中，Core电电源轨放电单元和辅助放电单元可对Core电电源轨进行快速放电。
图2示出了本发明提供的非Core电电源轨放电单元的电路图，为了便于说明，图中仅给出了与本发明实施例相关的部分。
非Core电电源轨放电单元包括第二差分放大器、场效应管Q7、场效应管Q8和放电电阻R5；
所述第二差分放大器的输入端为V非Core电压信号和VCore电压信号，输出端连接场效应管Q8的栅极，所述场效应管Q8的漏极与电阻R5连接，所述电阻R5的另一端与非Core电电源轨连接，所述场效应管Q8的源极接地；
所述非Core电电源轨与所述电阻R5之间的电路上设有第五电路节点，所述第五电路节点引出的线路与DC-DC转换芯片U5的针脚VOUT连接，所述DC-DC转换芯片U5的针脚EN与放电控制端连接；
所述第二差分放大器的输出端与所述场效应管Q8之间的线路上设有第六电路节点，所述第六电路节点引出的线路与所述场效应管Q7的漏极连接，所述场效应管Q7的源极接地，所述场效应管Q7的栅极与放电控制端连接。
在本发明实施例中，将R3、R4、R5更换为热敏电阻，这样在各电源轨放电时，在电流流过热敏电阻时，电阻发热，阻值降低，加快放电速度。
结合图1和图2所示，下述给出本发明提供的信息处理芯片放电电路的工作原理：
1)在FPGA断电后，FPGA各电源轨EN置低，场效应管Q5与场效应管Q7关闭，场效应管Q3与场效应管Q8的GATE栅极由第一差分放大器U4与第二差分放大器U6的输出控制；
2)第一差分放大器U4的输入为Core电的电压VCore与0.1V，Core电的电压VCore大于0.1V，第一差分放大器U4输出为高，将场效应管Q5打开，0.9V Core电电源轨通过R3放电；
3)第二差分放大器U6的输入为Core与其他电源轨电压，若两者压差大于0.7V，第二差分放大器U6输出为高，将场效应管Q8打开，其他电源轨通过R5放电；
4)0.9V Core电电源轨的EN置低100ms后，CPLD将场效应管Q6的栅极置低，场效应管Q6关闭，若0.9V Core电电源轨的电压VCore仍大于0.1V，第一差分放大器U4输出仍为高，此时场效应管Q4打开，0.9V Core电电源轨同时通过R3与R4迅速将电放至0.1V以下。
在本发明实施例中，信息处理芯片放电电路包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，Core电电源轨放电单元将Core电的电压VCore与第一参考电压的进行大小比较，当Core电的电压VCore大于第一参考电压时，对Core电电源轨进行快速放电；非Core电电源轨放电单元将Core电的电压VCore与非Core电的电压V非Core的差值和第二参考电压进行大小比较，当差值大于第二参考电压时，对非Core电电源轨进行快速放电，从而实现将FPGA的各电源轨电压快速降到规定范围，保障FPGA的安全。
以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。

Claims (9)

1.一种信息处理芯片放电电路，其特征在于，包括Core电电源轨放电单元和若干个非Core电电源轨放电单元，所述Core电电源轨放电单元和非Core电电源轨放电单元均与放电控制端连接；
所述Core电电源轨放电单元，用于根据所述放电控制端的断电控制信号，将Core电的电压VCore与第一电压的进行大小比较，当Core电的电压VCore大于第一电压时，对Core电电源轨进行快速放电；
所述非Core电电源轨放电单元，根据所述放电控制端的断电控制信号，将Core电的电压VCore与非Core电的电压V非Core的差值和第二参考电压进行大小比较，当差值大于第二参考电压时，对非Core电电源轨进行快速放电。
2.根据权利要求1所述的信息处理芯片放电电路，其特征在于，所述第一参考电压为0.1V电压，所述第二参考电压为0.7V电压。
3.根据权利要求2所述的信息处理芯片放电电路，其特征在于，所述Core电电源轨放电单元包括第一差分放大器、场效应管Q3、场效应管Q5和放电电阻R3；
所述第一差分放大器的输入端为VCore电压信号和0.1V电压信号，输出端连接场效应管Q3的栅极，所述场效应管Q3的漏极与电阻R3连接，所述电阻R3的另一端与0.9V Core电电源轨连接，所述场效应管Q3的源极接地；
所述0.9V Core电电源轨与所述电阻R3之间的电路上设有第一电路节点，所述第一电路节点引出的线路与DC-DC转换芯片U3的针脚VOUT连接，所述DC-DC转换芯片U3的针脚EN与放电控制端连接；
所述第一差分放大器的输出端与所述场效应管Q3之间的线路上设有第二电路节点，所述第二电路节点引出的线路与所述场效应管Q5的漏极连接，所述场效应管Q5的源极接地，所述场效应管Q5的栅极与放电控制端连接。
4.根据权利要求3所述的信息处理芯片放电电路，其特征在于，所述信息处理芯片放电电路还包括一辅助放电单元；
所述辅助放电单元与所述Core电电源轨放电单元连接，且用于所述Core电电源轨放电单元放电预设时间后，所述第一差分放大器判断所述Core电的电压VCore是否大于0.1V电压，当Core电的电压VCore大于0.1V电压时，对Core电电源轨进行辅助快速放电。
5.根据权利要求4所述的信息处理芯片放电电路，其特征在于，所述辅助放电单元包括场效应管Q4、场效应管Q6和电阻R4；
所述场效应管Q6的栅极与CPLD信号控制端连接，所述场效应管Q5与所述第二电路节点和所述场效应管Q5之间的线路上设有第三电路节点，所述第三电路节点引出的线路与所述场效应管Q6的漏极连接，所述场效应管Q6的源极接地，且在所述R3开始放电时，处于所述场效应管Q6的栅极处于高位状态；
所述场效应管Q6的漏极与所述第三电路节点之间的线路上设有第四电路节点，所述第四电路节点引出的线路与所述场效应管Q4的栅极连接，所述场效应管Q4的漏极与电阻R4连接，所述电阻R4的另一端与所述0.9V Core电电源轨连接，所述场效应管Q4的源极接地。
6.根据权利要求5所述的信息处理芯片放电电路，其特征在于，所述放电预设时间为100ms。
7.根据权利要求5所述的信息处理芯片放电电路，其特征在于，所述电阻R3和电阻R4为热敏电阻。
8.根据权利要求3所述的信息处理芯片放电电路，其特征在于，所述非Core电电源轨放电单元包括第二差分放大器、场效应管Q7、场效应管Q8和放电电阻R5；
所述第二差分放大器的输入端为V非Core电压信号和VCore电压信号，输出端连接场效应管Q8的栅极，所述场效应管Q8的漏极与电阻R5连接，所述电阻R5的另一端与非Core电电源轨连接，所述场效应管Q8的源极接地；
所述非Core电电源轨与所述电阻R5之间的电路上设有第五电路节点，所述第五电路节点引出的线路与DC-DC转换芯片U5的针脚VOUT连接，所述DC-DC转换芯片U5的针脚EN与放电控制端连接；
所述第二差分放大器的输出端与所述场效应管Q8之间的线路上设有第六电路节点，所述第六电路节点引出的线路与所述场效应管Q7的漏极连接，所述场效应管Q7的源极接地，所述场效应管Q7的栅极与放电控制端连接。
9.根据权利要求8所述的信息处理芯片放电电路，其特征在于，所述电阻R5为热敏电阻。
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