CN113162407B - 一种超低静态功耗的降压型dc-dc转换器 - Google Patents

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Abstract

本发明公开了一种超低静态功耗的降压型DC‑DC转换器，包括控制芯片，所述控制芯片包括带隙基准电压电流二合一电路、深度休眠模式检测电路、主比较器、运算放大器、自适应导通时间产生电路、过零检测电路、控制逻辑电路、自适应死区时间控制及驱动电路、第一反馈电阻、第二反馈电阻、第一补偿电阻、第一补偿电容、第一电流采样电阻、第一电流采样电容、高侧功率PMOS管以及低侧功率NMOS管。本发明的超低静态功耗的降压型DC‑DC转换器能够在单一电路设计模块中同时实现脉冲宽度调制模式(PWM)和脉冲频率调制模式(PFM)，从而在宽负载范围内可以实现高效率，并且当输出负载降低至到一定值后，转换器的功耗可以降低至nA级别，并在宽负载范围内实现高效率。

Description

一种超低静态功耗的降压型DC-DC转换器
技术领域
本发明属于微电子技术领域，具体涉及一种超低静态功耗降压型DC-DC转换器。
背景技术
小容量电池供电的智能设备在物联网(IoT)领域中迅速发展，例如医疗保健、智能家庭自动化、可穿戴设备、工业仪器等。由于这些智能设备的电池不易更换，因此需要更长的电池寿命和设备运行时间。低静态功耗和高效率的电源管理单元(PMU)对于延长电池寿命和维持设备不充电非常重要。典型的物联网应用包括PMU、无线通信系统、传感器和微处理器单元等。通常，根据PMU的负载消耗，IoT设备以两种主要操作模式进行操作，即待机模式(μA至mA)和工作模式(mA至数百mA)。作为PMU核心的降压型DC-DC转换器经过优化后不仅应能够在待机模式下消耗尽可能低的静态功耗，而且还应在较宽的负载电流范围内具有较高的效率。实际上，待机模式占据了物联网系统的大部分运行时间，因此待机模式下的降压型DC-DC转换器的静态功耗占总功耗预算的主要部分，具有超低静态功耗的降压型DC-DC转换器在降低IoT设备的能耗和延长电池寿命方面起着根本性的作用。
为降低物联网设备待机模式下的降压型DC-DC转换器静态电流消耗，常用的解决方案是采用具有多模式控制的降压型DC-DC转换器，在重载和中载时，脉冲宽度调制模式(PWM)控制模块工作。当电路进入轻和超轻载时，类似于突发模式(burst mode)、跳周期模式(PSM)和脉冲频率调制模式(PFM)等低功耗控制模块工作。此外，需要一个精确的高功耗负载电流检测器，并随着负载电流的变化在不同的控制模式之间转换，因此在物联网设备待机模式下，转换器的静态功耗依旧相对较高(数十μA)。尽管多模式控制方案可以在较宽的负载范围内实现高效率，但也会增加设计复杂度并可能降低转换器的性能。具体来讲，由于必须设计具有不同工作模式的所有电路模块，这不仅增加了电路实现的复杂性，而且增加了芯片面积。最后，每种控制模式都在不同的电路模块中实现，因此在转换器模式切换时候，模式判断出现的延迟会恶化输出电压的瞬态特性。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种超低静态功耗的降压型DC-DC转换器。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种超低静态功耗的降压型DC-DC转换器，包括控制芯片，所述控制芯片包括带隙基准电压电流二合一电路、深度休眠模式检测电路、主比较器、运算放大器、自适应导通时间产生电路、过零检测电路、控制逻辑电路、自适应死区时间控制及驱动电路、第一反馈电阻、第二反馈电阻、第一补偿电阻、第一补偿电容、第一电流采样电阻、第一电流采样电容、高侧功率PMOS管，以及低侧功率NMOS管，其中，
所述第一反馈电阻和所述第二反馈电阻串联在芯片输出端引脚与芯片接地端引脚之间；
所述第一电流采样电阻和所述第一电流采样电容串联在芯片开关节点引脚与芯片输出端引脚之间；
所述运算放大器的正向输入端连接所述带隙基准电压电流二合一电路的基准电压输出端，其负向输入端连接在所述第一反馈电阻与所述第二反馈电阻之间；
所述主比较器的负向输入端连接所述运算放大器的输出端，其正向输入端连接在所述第一电流采样电阻与所述第一电流采样电容之间，其输出端连接至所述控制逻辑电路；
所述第一补偿电阻和所述第一补偿电容串联在所述运算放大器的输出端与芯片地端引脚之间；
所述自适应导通时间产生电路的输出端和所述过零检测电路的输出端均连接所述控制逻辑电路，所述深度休眠模式检测电路的输出端连接到所述主比较器，所述控制逻辑电路的输出端连接所述自适应死区时间控制及驱动电路；
所述自适应死区时间控制及驱动电路的第一输出端连接所述高侧功率PMOS管的栅极，第二输出端连接所述低侧功率NMOS管的栅极；
所述高侧功率PMOS管和所述低侧功率NMOS管串联在芯片输入端引脚与芯片地端引脚之间，所述高侧功率PMOS管和所述低侧功率NMOS管之间的连接节点连接至芯片开关节点引脚。
在本发明的一个实施例中，所述带隙基准电压电流二合一电路包括偏置电流源、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一三极管、第二三极管、第一电阻、第二电阻和负温度系数电阻，其中，
所述偏置电流源的上端连接芯片输入端引脚，下端连接所述第一PMOS管的源极，所述第一PMOS管的漏极连接所述第二PMOS管的源极，所述第一PMOS管的栅极连接其漏极；
所述第二PMOS管的漏极连接芯片地端引脚，栅极连接基准电压输出端；所述第三NMOS管的漏极连接芯片输入端引脚，栅极连接所述第一PMOS管的源极，源极连接所述第三PMOS管的源极；
所述第三PMOS管的栅极和漏极均连接所述第一三极管的集电极；所述第一电阻和所述第二电阻串联在所述第一三极管的发射极与芯片地端引脚之间；
所述第四PMOS管的源极连接所述第三PMOS管的源极，栅极连接所述第三PMOS管的栅极，漏极连接所述第二三极管的集电极；
所述第二三极管的发射极连接在所述第二电阻与所述第一电阻之间，其基极连接基准电压输出端；所述第二NMOS管的栅极连接所述第三NMOS管的源极，其源极连接所述第一NMOS管的漏极；
所述第一NMOS管的栅极连接所述第二三极管的集电极，源极连接基准电压输出端；所述负温度系数电阻连接在基准电压输出端与芯片地端引脚之间；
所述第五PMOS管的源极连接芯片输入端引脚，漏极和栅极均连接所述第二NMOS管的漏极，并且所述第五PMOS管的栅极电压作为用于镜像电流的输出偏置电压。
在本发明的一个实施例中，所述深度休眠模式检测电路包括第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一保持电容、第一采样电容，其中，
所述第六PMOS管的源极连接芯片输入端引脚，栅极连接所述输出偏置电压，漏极连接所述第四NMOS管的漏极；所述第四NMOS管的栅极和漏极相连，源极连接芯片地端引脚；
所述第五NMOS管的栅极连接所述第四NMOS管的栅极，漏极连接所述第六NMOS管的源极，源极连接芯片地端引脚；
所述第六NMOS管的栅极连接所述第三反相器的输出端，其漏极连接所述第七PMOS管的漏极；
所述第一保持电容连接在芯片地端引脚与所述第七PMOS管的漏极之间；所述第三反相器的输入端连接所述第四反相器的输出端；所述第七PMOS管的源极连接芯片输入端引脚，其栅极连接所述第一反相器的输出端；
所述第一反相器的输入端连接所述自适应死区时间控制及驱动电路的第二输出端以输入低侧功率NMOS管驱动信号，输出端连接所述第七PMOS管的栅极；
所述第八PMOS管的源极和所述第七NMOS管的源极均连接所述第七PMOS管的漏极，所述第八PMOS管的栅极连接所述自适应死区时间控制及驱动电路的第一输出端以输入高侧功率PMOS管驱动信号；
所述第八PMOS管的漏极、所述第七NMOS管的漏极、所述第八NMOS管的源极、所述第八NMOS管的漏极、所述第九PMOS管的源极以及所述第九PMOS管的漏极均连接所述第九NMOS管的栅极；所述第一采样电容连接在所述第九NMOS管的栅极与芯片地端引脚之间；
所述第九PMOS管的栅极连接所述第二反相器的输出端，所述第二反相器的输入端连接所述自适应死区时间控制及驱动电路的第一输出端；所述第七NMOS管的栅极连接所述第四反相器的输出端，所述第八NMOS管的栅极连接所述第五反相器的输出端，所述第五反相器的输入端连接所述第四反相器的输出端和所述第三反相器的输入端；
所述第四反相器的输入端连接所述自适应死区时间控制及驱动电路的第一输出端；
所述第九NMOS管的漏极连接所述第六反相器的输入端，其源极连接芯片地端引脚；
所述第十PMOS管的栅极连接所述输出偏置电压，其源极连接芯片输入端引脚，其漏极连接所述第六反相器的输入端；所述第六反相器的输出端连接所述第七反相器的输入端；所述第七反相器的输出端作为所述深度休眠模式检测电路的输出端。
在本发明的一个实施例中，所述主比较器包括第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第八反相器、第九反相器、第十反相器、第一或非门和第一与门，其中，
所述第八反相器的输入端连接所述自适应死区时间控制及驱动电路的第一输出端，所述第八反相器的输出端连接所述第一或非门的第一输入端；
所述第一或非门的第二输入端连接所述自适应死区时间控制及驱动电路的第二输出端，所述第一或非门的的输出端连接所述第一与门的第一输入端；
所述第一与门的第二输入端用于输入所述深度休眠模式检测电路的输出端信号，其输出端连接所述第十一PMOS管的栅极；
所述第十二PMOS管的源极、所述第十三PMOS管的源极、所述第十四PMOS管的源极、所述第十五PMOS管的源极、所述第十六PMOS管的源极、所述第十七PMOS管的源极、所述第十八PMOS管的源极、所述第十九PMOS管的源极和所述第二十PMOS管的源极均连接芯片输入端引脚；
所述第十二PMOS管的栅极和所述第十三PMOS管的栅极均连接所述输出偏置电压，其漏极连接在所述第十一PMOS管的源极；
所述第十三PMOS管的漏极连接在所述第十一PMOS管的漏极，所述第十NMOS管的栅极和漏极均连接在所述第十一PMOS管的漏极；
所述第十NMOS管的源极、所述第十四NMOS管的源极、所述第十五NMOS管的源极和所述第十六NMOS管的源极均连接芯片地端引脚；
所述第十一NMOS管的栅极连接在所述第十NMOS管的栅极，其漏端连接所述第十二NMOS管的源极和所述第十三NMOS管的源极；
所述第十二NMOS管的栅极连接在所述第一电流采样电阻和所述第一电流采样电容之间的节点电压处，其漏极连接在所述第十五PMOS管的漏极；
所述第十三NMOS管的栅极连接所述运算放大器的输出端，其漏端连接所述第十六PMOS管的漏极；
所述第十五PMOS管的栅极连接所述第十六PMOS管的漏极、所述第十七PMOS管的漏极和栅极；所述第十六PMOS管的栅极连接所述第十五PMOS管的漏极、所述第十四PMOS管的栅极和漏极、所述第十八PMOS管的栅极、以及所述第十二NMOS管的漏极；所述第十八PMOS管的漏极连接所述第十四NMOS管的漏极；
所述第十九PMOS管的栅极连接所述第十三PMOS管的漏极，其漏极连接所述第十五NMOS管的漏极；所述第十四NMOS管的栅极与漏极相连；所述第十五NMOS管的栅极连接所述第十四NMOS管的栅极；
所述第二十PMOS管的栅极连接所述输出偏置电压，其漏极连接所述第二十一PMOS管的源极；所述第二十一PMOS管的栅极、所述第十六NMOS管的栅极均连接所述第十五NMOS管的漏极，所述第二十一PMOS管的漏极、所述第十六NMOS管的漏极均连接所述第九反相器的输入端；
所述第十六NMOS管的栅极连接所述第十五NMOS管的漏极；所述第九反相器的输出端连接所述第十反相器的输入端，所述第十反相器的输出端连接所述主比较器的输出端。
在本发明的一个实施例中，所述运算放大器包括第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管，其中，
所述第二十二PMOS管的源极、所述第二十五PMOS管的源极以及所述第二十六PMOS管的源极均连接芯片输入端引脚；
所述第二十二PMOS管的栅极连接输出偏置电压，所述第二十二PMOS管的漏极连接所述第十七NMOS管的漏极、所述第十七NMOS管的栅极以及所述第十八NMOS管的栅极；
所述第十七NMOS管的源极和所述第十八NMOS管的源极均连接芯片地端引脚；所述第十八NMOS管的漏极连接所述第十九NMOS管源极和所述第二十NMOS管的源极；
所述第十九NMOS管的栅极连接基准电压输出端，其漏端同时连接所述第二十三PMOS管的漏极、所述第二十三PMOS管的栅极、所述第二十四PMOS管的栅极、所述第二十五PMOS管的栅极以及所述第二十六PMOS管的栅极；
所述第二十NMOS管的栅极连接所述第一反馈电阻和所述第二反馈电阻之间的节点电压处，其漏极连接所述运算放大器的输出端；所述第二十三PMOS管的源极连接所述第二十五PMOS管的漏极；所述第二十四PMOS管的漏极连接所述运算放大器的输出端，其源极连接所述第二十六PMOS管的漏极。
与现有技术相比，本发明的有益效果在于：
1、本发明的超低静态功耗的降压型DC-DC转换器能够在单一电路设计模块中同时实现脉冲宽度调制模式(PWM)和脉冲频率调制模式(PFM)，从而在宽负载范围内可以实现高效率，并且当输出负载降低至到一定值后，转换器自动进入深度休眠模式，此时转换器的典型静态功耗可以降低至500nA以下，因此在物联网设备待机模式下，转换器消耗的功率可以降到最低，并且仍在非常低的静态电流消耗水平下提供高转换效率，从而延长了电池寿命并缩短了应用运行时间。
2、本发明的普适性和可重构性很高，可根据具体电路需求进行简单的修改和重构而不改变控制方法，即可实现系统功能的超低静态功耗。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1为本发明实施例提供的一种超低静态功耗的降压型DC-DC转换器的结构示意图；
图2为在CCM条件下，本发明实施例的超低静态功耗的降压型DC-DC转换器的关键工作波形；
图3为在DCM条件下，本发明实施例的超低静态功耗的降压型DC-DC转换器的关键工作波形；
图4为本发明实施例提供的一种带隙基准电压电流二合一电路的电路结构图；
图5为本发明实施例提供的一种基准电压和基准仿真温度特性示意图；
图6为本发明实施例提供的一种深度休眠模式检测电路的电路结构图；
图7为本发明实施例提供的一种深度休眠模式检测电路中的关键工作波形示意图；
图8为本发明实施例提供的一种主比较器的电路结构图；
图9为本发明实施例提供的一种运算放大器的电路结构图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种超低静态功耗的降压型DC-DC转换器进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
实施例一
请参见图1，图1为本发明实施例提供的一种超低静态功耗的降压型DC-DC转换器的结构示意图。本实施例的超低静态功耗的降压型DC-DC转换器包括控制芯片10，所述控制芯片10包括带隙基准电压电流二合一电路101、深度休眠模式检测电路102、主比较器103、运算放大器104、自适应导通时间产生电路105、过零检测电路106、控制逻辑电路107、自适应死区时间控制及驱动电路108、第一反馈电阻RFB1、第二反馈电阻RFB2、第一补偿电阻RC、第一补偿电容CC、第一电流采样电阻RS、第一电流采样电容CS、高侧功率PMOS管MP0，以及低侧功率NMOS管MN0。
具体地，第一反馈电阻RFB1和第二反馈电阻RFB2串联在芯片输出端引脚VOUT与芯片接地端引脚GND之间；第一电流采样电阻RS和第一电流采样电容CS串联在芯片开关节点引脚VSW与芯片输出端引脚VOUT之间；运算放大器104的正向输入端连接带隙基准电压电流二合一电路101的基准电压输出端VREF，其负向输入端连接在第一反馈电阻RFB1与第二反馈电阻RFB2之间；主比较器103的负向输入端连接运算放大器104的输出端VE，其正向输入端连接在第一电流采样电阻RS与第一电流采样电容CS之间，其输出端VC连接至控制逻辑电路107；第一补偿电阻RC和第一补偿电容CC串联在运算放大器104的输出端VE与芯片地端引脚GND之间。
自适应导通时间产生电路105的输出端VTRIG和过零检测电路106的输出端ZC均连接控制逻辑电路107，深度休眠模式检测电路102的输出端DSM连接到主比较器103，控制逻辑电路107的输出端连接自适应死区时间控制及驱动电路108；自适应死区时间控制及驱动电路108的第一输出端连接高侧功率PMOS管MP0的栅极，第二输出端连接低侧功率NMOS管MN0的栅极；高侧功率PMOS管MP0和低侧功率NMOS管MN0串联在芯片输入端引脚VIN与芯片地端引脚GND之间，高侧功率PMOS管MP0和低侧功率NMOS管MN0之间的连接节点连接至芯片开关节点引脚VSW。
进一步地，请一并参见图1、图2和图3，其中，图2为在CCM条件下，本发明实施例的超低静态功耗的降压型DC-DC转换器的关键工作波形；图3为在DCM条件下，本发明实施例的超低静态功耗的降压型DC-DC转换器的关键工作波形。在CCM(Continuous ConductionMode，连续导通模式)下，在电感电流IL下降阶段，当由电流采样电阻RS和电流采样电容CS组成的电感电流IL采样电路的输出采样电压VSEN低于运算放大器104输出的误差信号VE时，主比较器103输出端电压VC从高电平变成低电平，此时控制逻辑电路107的低侧功率NMOS管控制信号PWM_N和高侧功率PMOS管控制信号PWM_P同时置低，以防止低侧功率NMOS管MN0和高侧功率PMOS管MP0同时打开。经过自适应死区时间控制及驱动电路108，在信号PWM_P和PWM_N之间插入死区时间，从而形成低侧功率NMOS管的驱动信号SW_N和高侧功率PMOS管驱动信号SW_P，因此，当低侧功率NMOS管MN0关闭后，高侧功率PMOS管MP0才会打开，从而电感电流IL开始上升。该降压型DC-DC转换器的导通时间TON的长度由自适应导通时间产生电路105的输出信号VTRIG控制。当VTRIG信号置高后，控制逻辑电路107的低侧功率NMOS管控制信号PWM_N和高侧功率PMOS管控制信号PWM_P同时置高，此时进入电感电流IL下降阶段。
在DCM(Discontinuous Conduction Mode，非连续导通模式)下，电感电流IL上升阶段的工作情况和CCM工作模式下相同，在电感电流IL下降阶段，当电感电流IL降到零时，由过零检测电阻RS和电流采样电容CS组成的电感电流采样电路的输出采样电压VSEN依旧高于运算放大器104输出的误差信号VE，此时主比较器103的输出端电压VC为高电平。而过零检测电路106检测到电感电流IL降到零，从而输出的高电平脉冲信号ZC将强制关闭低侧功率NMOS管MN0，该降压型DC-DC转换器进入非同步式操作，直至VSEN低于VE时候，VC从高电平变成低电平，电路才会进入下一个周期的电感电流IL上升阶段。
在电感电流为零的电路休眠TSLEEP期间，为了降低转换器的静态功耗，只有带隙基准电压电流二合一电路、主比较器、运算放大器和深度休眠模式检测电路工作，而自适应导通时间产生电路和过零检测电路关闭，因此这些依旧工作的电路模块的静态电流消耗越低，在超轻负载条件下的效率提高越多。
请参见图4，图4为本发明实施例提供的一种带隙基准电压电流二合一电路的电路结构图。本实施例的带隙基准电压电流二合一电路101包括偏置电流源IBIAS、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2和负温度系数电阻RCTAT。
具体地，偏置电流源IBIAS的上端连接芯片输入端引脚VIN，下端连接第一PMOS管PM1的源极，第一PMOS管PM1的漏极连接第二PMOS管PM2的源极，第一PMOS管PM1的栅极连接其漏极；第二PMOS管PM2的漏极连接芯片地端引脚GND，栅极连接基准电压输出端VREF；第三NMOS管NM3的漏极连接芯片输入端引脚VIN，栅极连接第一PMOS管PM1的源极，源极连接第三PMOS管PM3的源极；第三PMOS管PM3的栅极和漏极均连接第一三极管Q1的集电极；第一电阻R1和第二电阻R2串联在第一三极管Q1的发射极与芯片地端引脚GND之间。
第四PMOS管PM4的源极连接第三PMOS管PM3的源极，栅极连接第三PMOS管PM3的栅极，漏极连接第二三极管Q2的集电极；第二三极管Q2的发射极连接在第二电阻R2与第一电阻R1之间，其基极连接基准电压输出端VREF；第二NMOS管NM2的栅极连接第三NMOS管NM3的源极，其源极连接第一NMOS管NM1的漏极；第一NMOS管NM1的栅极连接第二三极管Q2的集电极，源极连接基准电压输出端VREF；负温度系数电阻RCTAT连接在基准电压输出端VREF与芯片地端引脚GND之间；第五PMOS管PM5的源极连接芯片输入端引脚VIN，漏极和栅极均连接第二NMOS管NM2的漏极，并且第五PMOS管PM5的栅极电压作为用于镜像电流的输出偏置电压VBIAS。
请一并参见图4和图5，图4中VREF和IREF分别是本发明实施例电路中的带隙基准电压和基准电流，图5为本发明实施例提供的一种基准电压和基准仿真温度特性示意图。在本实施例中，第三PMOS管PM3和第四PMOS管PM4组成电流镜结构，并且两者的尺寸相同，由第一NMOS管NM1组成负反馈环路，将X点和Y点电压钳位在相同，因此流过第三PMOS管PM3和第四PMOS管PM4两支路的电流相等。
因此，流过第一电阻R1和流过第二电阻R2的电流分别为：
Figure GDA0003883201230000131
IR2＝2IR1 (2)
其中，VBE1和VBE2分别为第一三极管Q1和第二极管Q2的基极-发射极间的电压，N为第一三极管Q1和第二三极管Q2的数目之比，且N为大于1的正整数。
由KVL定律可知，基准电压输出端电压VREF为：
Figure GDA0003883201230000132
其中，VBE2表示一阶负温度系数，VT具有正温度系数特征，通过调节第一电阻R1和第二电阻R2的值，可以得到一阶温度补偿后的零温度系数带隙基准电压VREF。
负温度系数电阻RCTAT的一端电压为基准电压输出段电压VREF，另一端电压接地GND，因此流过负温度系数电阻RCTAT电流为：
Figure GDA0003883201230000141
由KCL定律可知，流过第一NMOS管NM1的基准电流IREF为：
IREF＝ICTAT+IB1+IB2 (5)
由于负温度系数电阻RCTAT的电阻值的温度系数为负，意味着当其两端电压差为零温度系数基准电压VREF，则流过其的电流为正温度系数。
由三极管的温度特性可知，其基极电流具有温度系数，当带隙基准电路固定后，基极电流的温度系数也会固定。因此通过调节负温度系数电阻RCTAT的阻值，就可以得到一阶温度补偿后的领温度系数带隙基准电流IREF。
如图5所示，本实施例的带隙基准电压电流二合一电路是在温度变化范围-45～125℃的条件下进行仿真验证，图5上部分为基准电压VREF的仿真波形，下半部分是基准电流IREF的仿真波形。从图5中分别可以看出基准电压VREF和准电流IREF的温度系数大约分别为20ppm/℃和12ppm/℃。
由于本实施例的带隙基准电压电流二合一电路101工作在亚阈值区域，且没有运算放大器的使用，最大静态电流不超过100nA。因此本实施例同时产生带隙基准电压和基准电流的电路不但具有结构简单、低静态电流等特性，并且基准电压和基准电流的温度系数很小，完全适合高精度电路应用。
进一步地，请参见图6，图6为本发明实施例提供的一种深度休眠模式检测电路的电路结构图。本实施例的深度休眠模式检测电路102包括第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一保持电容CH、第一采样电容CSA。
具体地，第六PMOS管PM6的源极连接芯片输入端引脚VIN，栅极连接输出偏置电压VBIAS，漏极连接第四NMOS管NM4的漏极；第四NMOS管NM4的栅极和漏极相连，源极连接芯片地端引脚GND；第五NMOS管NM5的栅极连接第四NMOS管NM4的栅极，漏极连接第六NMOS管NM6的源极，源极连接芯片地端引脚GND；第六NMOS管NM6的栅极连接第三反相器INV3的输出端，其漏极连接第七PMOS管PM7的漏极；第一保持电容CH连接在芯片地端引脚GND与第七PMOS管PM7的漏极之间；第三反相器INV3的输入端连接第四反相器INV4的输出端；第七PMOS管PM7的源极连接芯片输入端引脚VIN，其栅极连接第一反相器INV1的输出端；第一反相器INV1的输入端连接自适应死区时间控制及驱动电路108的第二输出端以输入低侧NMOS功率管驱动信号SW_N，输出端连接第七PMOS管PM7的栅极。
第八PMOS管PM8的源极和第七NMOS管NM7的源极均连接第七PMOS管PM7的漏极，第八PMOS管PM8的栅极连接自适应死区时间控制及驱动电路108的第一输出端以输入高侧功率PMOS管驱动信号SW_P；第八PMOS管PM8的漏极、第七NMOS管NM7的漏极、第八NMOS管NM8的源极、第八NMOS管NM8的漏极、第九PMOS管PM9的源极以及第九PMOS管PM9的漏极均连接第九NMOS管NM9的栅极；第一采样电容CSA连接在第九NMOS管NM9的栅极与芯片地端引脚GND之间；第九PMOS管PM9的栅极连接第二反相器INV2的输出端，第二反相器INV2的输入端连接自适应死区时间控制及驱动电路108的第一输出端；第七NMOS管NM7的栅极连接第四反相器INV4的输出端，第八NMOS管NM8的栅极连接第五反相器INV5的输出端，第五反相器INV5的输入端连接第四反相器INV4的输出端和第三反相器INV3的输入端。
第四反相器INV4的输入端连接自适应死区时间控制及驱动电路108的第一输出端；第九NMOS管NM9的漏极连接第六反相器INV6的输入端，其源极连接芯片地端引脚GND；第十PMOS管PM10的栅极连接输出偏置电压VBIAS，其源极连接芯片输入端引脚VIN，其漏极连接第六反相器INV6的输入端；第六反相器INV6的输出端连接第七反相器INV7的输入端；第七反相器INV7的输出端作为深度休眠模式检测电路102的输出端DSM。
进一步地，请一并参见图6和图7，图7为本发明实施例提供的一种深度休眠模式检测电路中的关键工作波形示意图。第六PMOS管PM6的栅极连接至输出偏置电压VBIAS，从而产生一个放电电流IDIS，第四NMOS管NM4和第五NMOS管NM5组成电流镜结构，同时该电流的镜像比为1：N。如图7所示，在当前周期内的电感电流放电TOFF期间，自适应死区时间控制及驱动电路108的第一输出端输出的低侧功率NMOS管驱动信号SW_N和第二输出端输出的高侧功率PMOS管驱动信号SW_P均为高电位。在此阶段，第八PMOS管PM8和第七NMOS管NM7关闭，第七PMOS管PM7开启，从而第一保持电容CH上的电压VH将充电至VIN。当电感电流下降到零后，该转换器进入无电感电流的休眠TSLEEP期间，低侧功率NMOS管驱动信号SW_N置低而高侧功率PMOS管驱动信号SW_P依旧为高，此时第八PMOS管PM8和第七NMOS管NM7仍然关闭，第七PMOS管PM7关闭，第六NMOS管NM6开启，此时，VH将通过第六NMOS管MN6和第五NMOS管MN5以固定电流N×IDIS放电，在TSLEEP放电期间VH电压可以计算为
Figure GDA0003883201230000171
当前周期结束之后，进入下一个周期的电感电流充电TON期间，此时低侧功率NMOS管驱动信号SW_N和高侧功率PMOS管驱动信号SW_P信号均为低电位。在此阶段，第八PMOS管PM8和第七NMOS管NM7开启，第七PMOS管PM7和第六NMOS管NM6均关闭，此时第一保持电容CH上的电压VH传输到第一采样电容CS上，并且电压为VS。第九PMOS管PM9和第八NMOS管NM8用于减少第八PMOS管PM8和第七NMOS管NM7将时钟噪声注入到VS。第十PMOS管PM10和第九NMOS管NM9组成电流比较器，当加在第九NMOS管NM9的栅极电压VS低于一定值时候，其漏极电压将会被第十PMOS管PM10上拉到VIN。经过第六反相器和第七反相器INV6和INV7整形，从而输出DSM信号。
该深度休眠模式检测电路102为逐周期检测休眠时间长度，当该转换器休眠时间过长，则输出高电平的DSM信号。在该转换器休眠期间，深度休眠模式检测电路102的功耗仅仅由第六PMOS管PM6决定，因此电路总体的最大静态电流不超过20nA。
进一步地，请参见图8，图8为本发明实施例提供的一种主比较器的电路结构图。本实施例的主比较器103包括第十一PMOS管PM11、第十二PMOS管PM12、第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16、第十七PMOS管PM17、第十八PMOS管PM18、第十九PMOS管PM19、第二十PMOS管PM20、第二十一PMOS管PM21、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15、第十六NMOS管NM16、第八反相器INV8、第九反相器INV9、第十反相器INV10、第一或非门NOR1和第一与门AND1。
具体地，第八反相器INV8的输入端连接自适应死区时间控制及驱动电路108的第一输出端，第八反相器INV8的输出端连接第一或非门NOR1的第一输入端；第一或非门NOR1的第二输入端连接自适应死区时间控制及驱动电路108的第二输出端，第一或非门NOR1的的输出端连接第一与门AND1的第一输入端；第一与门AND1的第二输入端用于输入深度休眠模式检测电路102的输出端信号DSM，其输出端连接第十一PMOS管PM11的栅极。
第十二PMOS管PM12的源极、第十三PMOS管PM13的源极、第十四PMOS管PM14、第十五PMOS管PM15、第十六PMOS管PM16、第十七PMOS管PM17、第十八PMOS管PM18、第十九PMOS管PM19和第二十PMOS管PM20均连接芯片输入端引脚VIN；第十二PMOS管PM12的栅极和第十三PMOS管PM13的栅极均连接输出偏置电压VBIAS，其漏极连接在第十一PMOS管PM11的源极；第十三PMOS管PM13的漏极连接在第十一PMOS管PM11的漏极，第十NMOS管NM10的栅极和漏极均连接在第十一PMOS管PM11的漏极；第十NMOS管NM10的源极、第十四NMOS管NM14的源极、第十五NMOS管NM15的源极和第十六NMOS管NM16的源极均连接芯片地端引脚GND。
第十一NMOS管NM11的栅极连接在第十NMOS管NM10的栅极，其漏端连接第十二NMOS管NM12的源极和第十三NMOS管NM13的源极；第十二NMOS管NM12的栅极连接在第一电流采样电阻RS和第一电流采样电容CS之间的节点电压VSEN处，其漏极连接在第十五PMOS管PM15的漏极；第十三NMOS管NM13的栅极连接运算放大器104的输出端VE，其漏端连接第十六PMOS管PM16的漏极；第十五PMOS管PM15的栅极连接第十六PMOS管PM16的漏极、第十七PMOS管PM17的漏极和栅极；第十六PMOS管PM16的栅极连接第十五PMOS管PM15的漏极、第十四PMOS管PM14的栅极和漏极、第十八PMOS管PM18的栅极、以及第十二NMOS管NM12的漏极；第十八PMOS管PM18的漏极连接第十四NMOS管NM14的漏极。
第十九PMOS管PM19的栅极连接第十三PMOS管PM13的漏极，其漏极连接第十五NMOS管NM15的漏极；第十四NMOS管NM14的栅极与漏极相连；第十五NMOS管NM15的栅极连接第十四NMOS管NM14的栅极；第二十PMOS管PM20的栅极连接输出偏置电压VBIAS，其漏极连接第二十一PMOS管PM21的源极；第二十一PMOS管PM21的栅极、第十六NMOS管NM16的栅极均连接第十五NMOS管NM15的漏极，第二十一PMOS管PM21的漏极、第十六NMOS管NM16的漏极均连接第九反相器INV9的输入端；第十六NMOS管NM16的栅极连接第十五NMOS管NM15的漏极；第九反相器INV9的输出端连接第十反相器INV10的输入端，第十反相器INV10的输出端连接主比较器103的输出端VC。
具体地，当深度休眠模式检测电路102的输出信号DSM为低电平时，第一与门AND1输出为低，从而第十一PMOS管PM11开启，此时主比较器103的偏置尾电流同时由第十二PMOS管PM12和第十三PMOS管PM13提供，较大的尾电流可以提供快速的比较速度，从而提升系统的稳定性。
而当DSM信号为高电平时，由于第八反相器INV8和第一或非门NOR1的存在，在电感电流充电期间TON，低侧功率NMOS管MN0的驱动信号SW_N和高侧功率PMOS管MP0的驱动信号SW_P均为低电位，此时第一或非门NOR1的输出为低电位。在电感电流放电期间TOFF，低侧功率NMOS管MN0的驱动信号SW_N和高侧功率PMOS管MP0的驱动信号SW_P均为高电位，此时第一或非门NOR1的输出为低电位。因此，在TON和TOFF期间，主比较器103的偏置尾电流同时由第十二PMOS管PM12和第十三PMOS管PM13提供。
当该转换器进入休眠期间，低侧功率NMOS管MN0的驱动信号SW_N和高侧功率PMOS管MP0的驱动信号SW_P均为高电位，此时第一或非门NOR1的输出为高电流，从而第一与门AND1的输出为高电平，导致第十一PMOS管PM11关闭，此时主比较器103的偏置尾电流仅由第十三PMOS管PM13提供，进一步降低了主比较器103的功耗至数十nA。
进一步地，请参见图9，图9为本发明实施例提供的一种运算放大器的电路结构图。本实施例的运算放大器104包括第二十二PMOS管PM22、第二十三PMOS管PM23、第二十四PMOS管PM24、第二十五PMOS管PM25、第二十六PMOS管PM26、第十七NMOS管NM17、第十八NMOS管NM18、第十九NMOS管NM19和第二十NMOS管NM20。
具体地，第二十二PMOS管PM22的源极、第二十五PMOS管PM25的源极以及第二十六PMOS管PM26的源极均连接芯片输入端引脚VIN；第二十二PMOS管PM22的栅极连接输出偏置电压VBIAS，第二十二PMOS管PM22的漏极连接第十七NMOS管NM17的漏极、第十七NMOS管NM17的栅极以及第十八NMOS管NM18的栅极；第十七NMOS管NM17的源极和第十八NMOS管NM18的源极均连接芯片地端引脚GND；第十八NMOS管NM18的漏极连接第十九NMOS管NM19源极和第二十NMOS管NM20的源极。第十九NMOS管NM19的栅极连接基准电压输出端VREF，其漏端同时连接第二十三PMOS管PM23的漏极、第二十三PMOS管PM23的栅极、第二十四PMOS管PM24的栅极、第二十五PMOS管PM25的栅极以及第二十六PMOS管PM26的栅极；第二十NMOS管NM20的栅极连接第一反馈电阻RFB1和第二反馈电阻RFB2之间的节点电压VFB处，其漏极连接运算放大器的输出端VE；第二十三PMOS管PM23的源极连接第二十五PMOS管PM25的漏极；第二十四PMOS管PM24的漏极连接运算放大器的输出端VE，其源极连接第二十六PMOS管PM26的漏极。
具体地，由于运算放大器的结构是非共源共栅结构，因此其输出具有宽动态范围。此外，由于运算放大器的偏置电流为数十nA，因此运算放大器的直流增益大于45dB，因此其两个输入端的电压的增益误差小于1％，这在可接受的范围内。
相对于利用多模式设计方案来实现高效率的降压型DC-DC转换器，本实施例在单个电路模块同时实现了重负载下的PWM调制和轻负载下的PFM调制，不但可以实现全负载下的高效率，而且可以实现在负载跳变时，输出电压可以平滑切换。
具体地，本发明实施例的转换器采用自适应导通时间控制拓扑结构，可以在单个电路模块中同时实现PWM和PFM调制。并且在PFM的电感电流为零期间，系统自动关闭高功耗模块，只保留系统必须的模块，降低了系统的静态功耗，从而实现宽负载范围的高效率；对于该转换器必需的模块，本发明实施例采用超低功耗设计方案，包括运放、带隙基准电压电流二合一电路、深度休眠模式检测电路和主比较器电路，从而实现系统休眠期间的低静态功耗；当负载进一步降低到极轻载时，深度休眠模式检测电路能够检测到该负载状态，并且输出控制信号来进一步降低主比较器的静态功耗，从而使得转换器的静态功耗降低到纳安级别，极大地提升了超轻负载下的静态功耗。
此外，本发明实施例的普适性和可重构性很高，可根据具体电路需求进行简单的修改和重构而不改变控制方法，即可实现系统功能的超低静态功耗。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (5)

1.一种超低静态功耗的降压型DC-DC转换器，其特征在于，包括控制芯片(10)，所述控制芯片(10)包括带隙基准电压电流二合一电路(101)、深度休眠模式检测电路(102)、主比较器(103)、运算放大器(104)、自适应导通时间产生电路(105)、过零检测电路(106)、控制逻辑电路(107)、自适应死区时间控制及驱动电路(108)、第一反馈电阻(RFB1)、第二反馈电阻(RFB2)、第一补偿电阻(RC)、第一补偿电容(CC)、第一电流采样电阻(RS)、第一电流采样电容(CS)、高侧功率PMOS管(MP0)，以及低侧功率NMOS管(MN0)，其中，
所述第一反馈电阻(RFB1)和所述第二反馈电阻(RFB2)串联在芯片输出端引脚(VOUT)与芯片接地端引脚(GND)之间；
所述第一电流采样电阻(RS)和所述第一电流采样电容(CS)串联在芯片开关节点引脚(VSW)与芯片输出端引脚(VOUT)之间；
所述运算放大器(104)的正向输入端连接所述带隙基准电压电流二合一电路(101)的基准电压输出端(VREF)，其负向输入端连接在所述第一反馈电阻(RFB1)与所述第二反馈电阻(RFB2)之间；
所述主比较器(103)的负向输入端连接所述运算放大器(104)的输出端(VE)，其正向输入端连接在所述第一电流采样电阻(RS)与所述第一电流采样电容(CS)之间，其输出端(VC)连接至所述控制逻辑电路(107)；
所述第一补偿电阻(RC)和所述第一补偿电容(CC)串联在所述运算放大器(104)的输出端(VE)与芯片地端引脚(GND)之间；
所述自适应导通时间产生电路(105)的输出端(VTRIG)和所述过零检测电路(106)的输出端(ZC)均连接所述控制逻辑电路(107)，所述深度休眠模式检测电路(102)的输出端(DSM)连接到所述主比较器(103)，所述控制逻辑电路(107)的输出端连接所述自适应死区时间控制及驱动电路(108)；
所述自适应死区时间控制及驱动电路(108)的第一输出端连接所述高侧功率PMOS管(MP0)的栅极，第二输出端连接所述低侧功率NMOS管(MN0)的栅极；
所述高侧功率PMOS管(MP0)和所述低侧功率NMOS管(MN0)串联在芯片输入端引脚(VIN)与芯片地端引脚(GND)之间，所述高侧功率PMOS管(MP0)和所述低侧功率NMOS管(MN0)之间的连接节点连接至芯片开关节点引脚(VSW)。
2.根据权利要求1所述的超低静态功耗的降压型DC-DC转换器，其特征在于，所述带隙基准电压电流二合一电路(101)包括偏置电流源(IBIAS)、第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第四PMOS管(PM4)、第五PMOS管(PM5)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第一三极管(Q1)、第二三极管(Q2)、第一电阻(R1)、第二电阻(R2)和负温度系数电阻(RCTAT)，其中，
所述偏置电流源(IBIAS)的上端连接芯片输入端引脚(VIN)，下端连接所述第一PMOS管(PM1)的源极，所述第一PMOS管(PM1)的漏极连接所述第二PMOS管(PM2)的源极，所述第一PMOS管(PM1)的栅极连接其漏极；
所述第二PMOS管(PM2)的漏极连接芯片地端引脚(GND)，栅极连接基准电压输出端(VREF)；所述第三NMOS管(NM3)的漏极连接芯片输入端引脚(VIN)，栅极连接所述第一PMOS管(PM1)的源极，源极连接所述第三PMOS管(PM3)的源极；
所述第三PMOS管(PM3)的栅极和漏极均连接所述第一三极管(Q1)的集电极；所述第一电阻(R1)和所述第二电阻(R2)串联在所述第一三极管(Q1)的发射极与芯片地端引脚(GND)之间，所述第一三极管(Q1)的基极连接所述第二PMOS管(PM2)的栅极和所述第二三极管(Q2)的基极；
所述第四PMOS管(PM4)的源极连接所述第三PMOS管(PM3)的源极，栅极连接所述第三PMOS管(PM3)的栅极，漏极连接所述第二三极管(Q2)的集电极；
所述第二三极管(Q2)的发射极连接在所述第二电阻(R2)与所述第一电阻(R1)之间，其基极连接基准电压输出端(VREF)；所述第二NMOS管(NM2)的栅极连接所述第三NMOS管(NM3)的源极，其源极连接所述第一NMOS管(NM1)的漏极；
所述第一NMOS管(NM1)的栅极连接所述第二三极管(Q2)的集电极，源极连接基准电压输出端(VREF)；所述负温度系数电阻(RCTAT)连接在基准电压输出端(VREF)与芯片地端引脚(GND)之间；
所述第五PMOS管(PM5)的源极连接芯片输入端引脚(VIN)，漏极和栅极均连接所述第二NMOS管(NM2)的漏极，并且所述第五PMOS管(PM5)的栅极电压作为用于镜像电流的输出偏置电压(VBIAS)。
3.根据权利要求2所述的超低静态功耗的降压型DC-DC转换器，其特征在于，所述深度休眠模式检测电路(102)包括第六PMOS管(PM6)、第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)、第四NMOS管(NM4)、第五NMOS管(NM5)、第六NMOS管(NM6)、第七NMOS管(NM7)、第八NMOS管(NM8)、第九NMOS管(NM9)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第七反相器(INV7)、第一保持电容(CH)、第一采样电容(CSA)，其中，
所述第六PMOS管(PM6)的源极连接芯片输入端引脚(VIN)，栅极连接所述输出偏置电压(VBIAS)，漏极连接所述第四NMOS管(NM4)的漏极；所述第四NMOS管(NM4)的栅极和漏极相连，源极连接芯片地端引脚(GND)；
所述第五NMOS管(NM5)的栅极连接所述第四NMOS管(NM4)的栅极，漏极连接所述第六NMOS管(NM6)的源极，源极连接芯片地端引脚(GND)；
所述第六NMOS管(NM6)的栅极连接所述第三反相器(INV3)的输出端，其漏极连接所述第七PMOS管(PM7)的漏极；
所述第一保持电容(CH)连接在芯片地端引脚(GND)与所述第七PMOS管(PM7)的漏极之间；所述第三反相器(INV3)的输入端连接所述第四反相器(INV4)的输出端；所述第七PMOS管(PM7)的源极连接芯片输入端引脚(VIN)，其栅极连接所述第一反相器(INV1)的输出端；
所述第一反相器(INV1)的输入端连接所述自适应死区时间控制及驱动电路(108)的第二输出端以输入低侧功率NMOS管驱动信号(SW_N)，输出端连接所述第七PMOS管(PM7)的栅极；
所述第八PMOS管(PM8)的源极和所述第七NMOS管(NM7)的源极均连接所述第七PMOS管(PM7)的漏极，所述第八PMOS管(PM8)的栅极连接所述自适应死区时间控制及驱动电路(108)的第一输出端以输入高侧功率PMOS管驱动信号(SW_P)；
所述第八PMOS管(PM8)的漏极、所述第七NMOS管(NM7)的漏极、所述第八NMOS管(NM8)的源极、所述第八NMOS管(NM8)的漏极、所述第九PMOS管(PM9)的源极以及所述第九PMOS管(PM9)的漏极均连接所述第九NMOS管(NM9)的栅极；所述第一采样电容(CSA)连接在所述第九NMOS管(NM9)的栅极与芯片地端引脚(GND)之间；
所述第九PMOS管(PM9)的栅极连接所述第二反相器(INV2)的输出端，所述第二反相器(INV2)的输入端连接所述自适应死区时间控制及驱动电路(108)的第一输出端；所述第七NMOS管(NM7)的栅极连接所述第四反相器(INV4)的输出端，所述第八NMOS管(NM8)的栅极连接所述第五反相器(INV5)的输出端，所述第五反相器(INV5)的输入端连接所述第四反相器(INV4)的输出端和所述第三反相器(INV3)的输入端；
所述第四反相器(INV4)的输入端连接所述自适应死区时间控制及驱动电路(108)的第一输出端；
所述第九NMOS管(NM9)的漏极连接所述第六反相器(INV6)的输入端，其源极连接芯片地端引脚(GND)；
所述第十PMOS管(PM10)的栅极连接所述输出偏置电压(VBIAS)，其源极连接芯片输入端引脚(VIN)，其漏极连接所述第六反相器(INV6)的输入端；所述第六反相器(INV6)的输出端连接所述第七反相器(INV7)的输入端；所述第七反相器(INV7)的输出端作为所述深度休眠模式检测电路(102)的输出端(DSM)。
4.根据权利要求2所述的超低静态功耗的降压型DC-DC转换器，其特征在于，所述主比较器(103)包括第十一PMOS管(PM11)、第十二PMOS管(PM12)、第十三PMOS管(PM13)、第十四PMOS管(PM14)、第十五PMOS管(PM15)、第十六PMOS管(PM16)、第十七PMOS管(PM17)、第十八PMOS管(PM18)、第十九PMOS管(PM19)、第二十PMOS管(PM20)、第二十一PMOS管(PM21)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第十三NMOS管(NM13)、第十四NMOS管(NM14)、第十五NMOS管(NM15)、第十六NMOS管(NM16)、第八反相器(INV8)、第九反相器(INV9)、第十反相器(INV10)、第一或非门(NOR1)和第一与门(AND1)，其中，
所述第八反相器(INV8)的输入端连接所述自适应死区时间控制及驱动电路(108)的第一输出端，所述第八反相器(INV8)的输出端连接所述第一或非门(NOR1)的第一输入端；
所述第一或非门(NOR1)的第二输入端连接所述自适应死区时间控制及驱动电路(108)的第二输出端，所述第一或非门(NOR1)的的输出端连接所述第一与门(AND1)的第一输入端；
所述第一与门(AND1)的第二输入端用于输入所述深度休眠模式检测电路(102)的输出端信号(DSM)，其输出端连接所述第十一PMOS管(PM11)的栅极；
所述第十二PMOS管(PM12)的源极、所述第十三PMOS管(PM13)的源极、所述第十四PMOS管(PM14)的源极、所述第十五PMOS管(PM15)的源极、所述第十六PMOS管(PM16)的源极、所述第十七PMOS管(PM17)的源极、所述第十八PMOS管(PM18)的源极、所述第十九PMOS管(PM19)的源极和所述第二十PMOS管(PM20)的源极均连接芯片输入端引脚(VIN)；
所述第十二PMOS管(PM12)的栅极和所述第十三PMOS管(PM13)的栅极均连接所述输出偏置电压(VBIAS)，其漏极连接在所述第十一PMOS管(PM11)的源极；
所述第十三PMOS管(PM13)的漏极连接在所述第十一PMOS管(PM11)的漏极，所述第十NMOS管(NM10)的栅极和漏极均连接在所述第十一PMOS管(PM11)的漏极；
所述第十NMOS管(NM10)的源极、所述第十四NMOS管(NM14)的源极、所述第十五NMOS管(NM15)的源极和所述第十六NMOS管(NM16)的源极均连接芯片地端引脚(GND)；
所述第十一NMOS管(NM11)的栅极连接在所述第十NMOS管(NM10)的栅极，其漏端连接所述第十二NMOS管(NM12)的源极和所述第十三NMOS管(NM13)的源极；
所述第十二NMOS管(NM12)的栅极连接在所述第一电流采样电阻(RS)和所述第一电流采样电容(CS)之间的节点电压(VSEN)处，其漏极连接在所述第十五PMOS管(PM15)的漏极；
所述第十三NMOS管(NM13)的栅极连接所述运算放大器(104)的输出端(VE)，其漏端连接所述第十六PMOS管(PM16)的漏极；
所述第十五PMOS管(PM15)的栅极连接所述第十六PMOS管(PM16)的漏极、所述第十七PMOS管(PM17)的漏极和栅极；所述第十六PMOS管(PM16)的栅极连接所述第十五PMOS管(PM15)的漏极、所述第十四PMOS管(PM14)的栅极和漏极、所述第十八PMOS管(PM18)的栅极、以及所述第十二NMOS管(NM12)的漏极；所述第十八PMOS管(PM18)的漏极连接所述第十四NMOS管(NM14)的漏极；
所述第十九PMOS管(PM19)的栅极连接所述第十三PMOS管(PM13)的漏极，其漏极连接所述第十五NMOS管(NM15)的漏极；所述第十四NMOS管(NM14)的栅极与漏极相连；所述第十五NMOS管(NM15)的栅极连接所述第十四NMOS管(NM14)的栅极；
所述第二十PMOS管(PM20)的栅极连接所述输出偏置电压(VBIAS)，其漏极连接所述第二十一PMOS管(PM21)的源极；所述第二十一PMOS管(PM21)的栅极、所述第十六NMOS管(NM16)的栅极均连接所述第十五NMOS管(NM15)的漏极，所述第二十一PMOS管(PM21)的漏极、所述第十六NMOS管(NM16)的漏极均连接所述第九反相器(INV9)的输入端；
所述第十六NMOS管(NM16)的栅极连接所述第十五NMOS管(NM15)的漏极；所述第九反相器(INV9)的输出端连接所述第十反相器(INV10)的输入端，所述第十反相器(INV10)的输出端连接所述主比较器(103)的输出端(VC)。
5.根据权利要求1至4中任一项所述的超低静态功耗的降压型DC-DC转换器，其特征在于，所述运算放大器(104)包括第二十二PMOS管(PM22)、第二十三PMOS管(PM23)、第二十四PMOS管(PM24)、第二十五PMOS管(PM25)、第二十六PMOS管(PM26)、第十七NMOS管(NM17)、第十八NMOS管(NM18)、第十九NMOS管(NM19)和第二十NMOS管(NM20)，其中，
所述第二十二PMOS管(PM22)的源极、所述第二十五PMOS管(PM25)的源极以及所述第二十六PMOS管(PM26)的源极均连接芯片输入端引脚(VIN)；
所述第二十二PMOS管(PM22)的栅极连接输出偏置电压(VBIAS)，所述第二十二PMOS管(PM22)的漏极连接所述第十七NMOS管(NM17)的漏极、所述第十七NMOS管(NM17)的栅极以及所述第十八NMOS管(NM18)的栅极；
所述第十七NMOS管(NM17)的源极和所述第十八NMOS管(NM18)的源极均连接芯片地端引脚(GND)；所述第十八NMOS管(NM18)的漏极连接所述第十九NMOS管(NM19)源极和所述第二十NMOS管(NM20)的源极；
所述第十九NMOS管(NM19)的栅极连接基准电压输出端(VREF)，其漏端同时连接所述第二十三PMOS管(PM23)的漏极、所述第二十三PMOS管(PM23)的栅极、所述第二十四PMOS管(PM24)的栅极、所述第二十五PMOS管(PM25)的栅极以及所述第二十六PMOS管(PM26)的栅极；
所述第二十NMOS管(NM20)的栅极连接所述第一反馈电阻(RFB1)和所述第二反馈电阻(RFB2)之间的节点电压(VFB)处，其漏极连接所述运算放大器的输出端(VE)；所述第二十三PMOS管(PM23)的源极连接所述第二十五PMOS管(PM25)的漏极；所述第二十四PMOS管(PM24)的漏极连接所述运算放大器的输出端(VE)，其源极连接所述第二十六PMOS管(PM26)的漏极。
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