CN107945832B - 非易失性存储器的控制电压搜寻方法 - Google Patents

非易失性存储器的控制电压搜寻方法 Download PDF

Info

Publication number
CN107945832B
CN107945832B CN201710917848.4A CN201710917848A CN107945832B CN 107945832 B CN107945832 B CN 107945832B CN 201710917848 A CN201710917848 A CN 201710917848A CN 107945832 B CN107945832 B CN 107945832B
Authority
CN
China
Prior art keywords
memory cell
verification
voltage
control
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710917848.4A
Other languages
English (en)
Other versions
CN107945832A (zh
Inventor
林义琅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN107945832A publication Critical patent/CN107945832A/zh
Application granted granted Critical
Publication of CN107945832B publication Critical patent/CN107945832B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Abstract

一种非易失性存储器的控制电压搜寻方法。首先，产生一控制脉冲，其振幅为预设的一控制电压且其脉宽为预设的一脉宽，并对一记忆胞进行一控制动作。当该脉冲数目小于该第一数目时，将该控制电压加上一第一增量成为更新的该控制电压。当该脉冲数目不小于该第一数目时，对该记忆胞进行一第一阶段验证。当该记忆胞通过该第一阶段验证时，对该记忆胞进行一第二阶段验证。以及，当该记忆胞通过该第二阶段验证时，将该控制电压作为一目标控制电压。

Description

非易失性存储器的控制电压搜寻方法
技术领域
本发明涉及一种存储器的控制方法，且特别涉及一种非易失性存储器的控制电压搜寻方法。
背景技术
众所周知，非易失性存储器可在电源消失之后，仍可保存数据，因此非易失性存储器已经广泛的运用于电子产品中。
举例来说，射频识别(Radio Frequency Identification circuit，简称RFID)电路是利用无线电波来传送识别数据(identification data)，以达到身份识别的目的。因此，RFID电路中，必须具备一非易失性存储器来存储识别数据。
请参照图1，其所绘示为RFID电路示意图。RFID电路100中，包括一天线110、一控制电路120、与一非易失性存储器130。基本上，辨识数据会存储于非易失性存储器130。当RFID电路100正常运作时，控制电路120可读取(read)非易失性存储器130所存储的识别数据，并经由天线110将识别数据辐射至外部接收器(receiver，未绘示)。
当然，控制电路120也可修改非易失性存储器130内部的识别数据。此时，控制电路120先进行抹除动作(erase action)，以删除非易失性存储器130中旧的识别数据。接着，进行编程动作(program action)，将更新的识别数据存储至非易失性存储器130。
再者，当控制电路120进行抹除动作来删除非易失性存储器130中的数据时，需要提供抹除电压Ves至非易失性存储器130，而非易失性存储器130即根据抹除电压Ves将内部的数据删除。
同理，当控制电路120欲存储数据至非易失性存储器130时，需要进行编程动作并提供编程电压Vpg至非易失性存储器130，而非易失性存储器130根据编程电压Vpg即可将数据存储至非易失性存储器130。
一般来说，控制电路120接收的电源电压Vdd远小于编程电压Vpg与抹除电压Ves。因此，控制电路120内部会设置一升压器(voltage booster)122，例如电荷泵(chargepump)，来将电源电压Vdd提高特定倍数而成为编程电压Vpg与抹除电压Ves，并将编程电压Vpg与抹除电压Ves提供至非易失性存储器130。
举例来说，当电源电压Vdd为2.0V时，将电源电压Vdd提升5倍而成为10V的编程电压Vpg，并将电源电压Vdd提3.5倍而成为7V的抹除电压Ves。
由以上的说明可知，为了要让非易失性存储器130正常运作，控制电路120必须预先知道电源电压Vdd、编程电压Vpg、抹除电压Ves之间的比例关系，并据以设计出升压器122。
然而，有些电子产品是可接受宽范围电源电压(wide range power voltage)来运作。例如，可接收1.2V～2.5V宽范围电源电压的RFID电路。也就是说，只要RFID电路接收的电源电压Vdd在1.2V～2.5之间，RFID电路皆可以正常运作。
由于RFID电路无法预测接收到的电源电压Vdd的大小。如果利用图1中控制电路120内的升压器122来产生编程电压Vpg与抹除电压Ves，则可能造成非易失性存储器130无法正常运作，或者导致非易失性存储器130烧毁的情况产生。
举例来说，当控制电路120接收到1.2V的电源电压Vdd时，升压器122将电源电压Vdd提升5倍而成为6.0V的编程电压Vpg，并将电源电压Vdd提3.5倍而成为4.2V的抹除电压Ves。然而，由于6.0V的编程电压Vpg以及4.2V的抹除电压Ves过低，将使得非易失性存储器130无法顺利执行抹除动作或者编程动作。
或者，当控制电路120接收到2.5V的电源电压Vdd时，升压器122将电源电压Vdd提升5倍而成为12.5V的编程电压Vpg，并将电源电压Vdd提3.5倍而成为8.75V的抹除电压Ves。然而，由于12.5V的编程电压Vpg以及8.75V的抹除电压Ves过高，可能超过非易失性存储器130的耐压而烧毁内部的记忆胞(memory cell)。
发明内容
本发明的目的在于提出一种非易失性存储器的控制电压搜寻方法。此方法运用于可接受宽范围电源电压的电子产品，用以搜寻出电子产品内部非易失性存储器的编程电压与抹除电压，使得非易失性存储器可以正常执行编程动作与抹除动作。
本发明为一种非易失性存储器的控制电压搜寻方法，包括下列步骤：(a1)提供预设的一控制电压与预设的一脉宽；(a2)根据该控制电压与该脉宽来产生一控制脉冲并对一记忆胞进行一控制动作，其中该控制脉冲的一振幅为该控制电压；(a3)判断该控制脉冲的一脉冲数目是否小于一第一数目，其中当该脉冲数目小于该第一数目时，将该控制电压加上一第一增量成为更新的该控制电压并回到步骤(a2)，当该脉冲数目不小于该第一数目时，对该记忆胞进行一第一阶段验证；(a4)当该记忆胞未通过该第一阶段验证时，将该控制电压加上该第一增量成为更新的该控制电压并回到步骤(a2)；当该记忆胞通过该第一阶段验证时，对该记忆胞进行一第二阶段验证；以及(a5)当该记忆胞通过该第二阶段验证时，将该控制电压作为一目标控制电压。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
图1为RFID电路示意图。
图2A与图2B为非易失性存储器中的记忆胞及其运作偏压示意图。
图3A至图3C为本发明非易失性存储器的控制电压搜寻方法的第一实施例。
图4A至第4D图为各种情况下的抹除电压搜寻示意图。
图5A至图5C为本发明非易失性存储器的控制电压搜寻方法的第二实施例。
【符号说明】
100：RFID电路
110：天线
120：控制电路
122：升压器
130：非易失性存储器
200：记忆胞
210：浮动栅极
S302～S340、S510～S516：步骤流程
具体实施方式
众所周知，非易失性存储器中是由多个记忆胞(memory cell)排列而成记忆胞阵列(cell array)，而每个记忆胞中皆包含一浮动栅晶体管(floating gate transistor)。以下以N型元件所组成的记忆胞为例来说明记忆胞的运作。
请参照图2A与图2B，其所绘示为非易失性存储器中的记忆胞及其运作偏压示意图。
如图2A所示，记忆胞200包括：一开关晶体管Msw、一浮动栅晶体管Mf、一选择晶体管Ms、一第一电容器C1、一第二电容器C2。而这些晶体管皆为N型晶体管。
选择晶体管Ms的第一源/漏端连接至源极线SL，栅极端连接至一选择栅极线(select gate line)SG。开关晶体管Msw的第一源/漏端连接至位线BL，栅极端连接至一字元线WL。浮动栅晶体管Mf的第一源/漏端连接至选择晶体管Ms的第二源/漏端，浮动栅晶体管Mf的第二源/漏端连接至开关晶体管Msw的第二源/漏端。第一电容器C1两端连接于浮动栅晶体管Mf的浮动栅极210与控制线(control line)CL之间。第二电容器C2两端连接于浮动栅晶体管Mf的浮动栅极210与抹除线(erase line)EL之间。另外，开关晶体管Msw、浮动栅晶体管Mf与选择晶体管Ms的体极端(body terminal)可选择性地连接至接地电压(未绘示)。
如图2B所示，对记忆胞200进行编程动作时，提供编程电压Vpg至控制线CL与抹除线EL，提供电源电压Vdd至字元线WL与选择栅极线SG，提供0V(接地电压)至位线BL与源极线SL。因此，热载子(hot carrier)会注入(inject)浮动栅极210，并使得浮动栅晶体管Mf的临限电压(threshold voltage)升高。
一般来说，在浮动栅晶体管Mf的耐压范围之下，编程电压Vpg越高，注入浮动栅极210的热载子越多，浮动栅晶体管Mf的临限电压上升越高，使得浮动栅晶体管Mf越不容易被开启(turn on)，代表记忆胞200被编程的程度越好。
再者，利用编程验证(program verify)可以判断记忆胞200被编程的程度。如图2B所示，在对记忆胞200进行编程验证时，提供电源电压Vdd至控制线CL、抹除线EL、字元线WL与选择栅极线SG，提供偏压电压Vbias至位线BL，提供0V至源极线SL。其中，偏压电压Vbias小于电源电压Vdd。
由于记忆胞200被编程后，浮动栅晶体管Mf的临限电压上升，使得浮动栅晶体管Mf不易被开启。因此，在编程验证时，判断浮动栅晶体管Mf所产生的关闭电流(off current)大小即可判断记忆胞200被编程的程度。基本上，关闭电流由位线BL经过开关晶体管Msw、浮动栅晶体管Mf、选择晶体管Ms而流向源极线SL，且关闭电流越小代表记忆胞200被编程的程度越好。
举例来说，当关闭电流大于60μA时，记忆胞200无法通过编程验证，代表编程动作失败。当关闭电流小于60μA时，代表记忆胞200通过编程验证的最低要求，记忆胞200被编程的程度尚可。当关闭电流小于30μA时，代表记忆胞200通过编程验证，且记忆胞200被编程的程度较佳。
如图2B所示，对记忆胞200进行抹除动作时，提供0V控制线CL，提供抹除电压Ves至抹除线EL，提供电源电压Vdd至字元线WL与选择栅极线SG，提供0V至位线BL与源极线SL。因此，热载子(hot carrier)会退出(eject)浮动栅极210，并使得浮动栅晶体管Mf的临限电压(threshold voltage)降低。
一般来说，在浮动栅晶体管Mf的耐压范围之下，抹除电压Ves越高，退出浮动栅极210的热载子越多，浮动栅晶体管Mf的临限电压下降越多，使得浮动栅晶体管Mf越容易被开启(turn on)，代表记忆胞200被抹除的程度越好。
再者，利用抹除验证(erase verify)可以判断记忆胞200被抹除的程度。如图2B所示，在对记忆胞200进行抹除验证时，提供0V至控制线CL、抹除线EL与源极线SL，提供电源电压Vdd至字元线WL与选择栅极线SG，提供偏压电压Vbias至位线BL。其中，偏压电压Vbias小于电源电压Vdd。
由于记忆胞200被抹除后，浮动栅晶体管Mf的临线电压下降，使得浮动栅晶体管Mf容易被开启。因此，在抹除验证时，判断浮动栅晶体管Mf所产生的开启电流(on current)大小即可判断记忆胞200被抹除的程度。基本上，开启电流由位线BL经过开关晶体管Msw、浮动栅晶体管Mf、选择晶体管Ms而流向源极线SL，且开启电流越大代表记忆胞200被抹除的程度越好。
举例来说，当开启电流小于10μA时，记忆胞200无法通过抹除验证，代表抹除动作失败。当开启电流大于10μA时，代表记忆胞200通过抹除验证的最低要求，记忆胞200被抹除的程度尚可。当开启电流大于30μA时，代表记忆胞200通过抹除验证，且记忆胞200被抹除的程度较佳。
本发明根据非易失存储器的上述特性，提出一种非易失性存储器的控制电压搜寻方法，运用于可接受宽范围电源电压的电子产品。当电子产品中的控制电路在无法得知确实的电源电压Vdd下，逐步提升控制电压并对非易失性存储器进行控制动作与验证，以搜寻出非易失性存储器的控制电压。其中，控制动作可为编程动作或者抹除动作，控制电压可为编程电压或者抹除电压。
在其他的实施例中，也可以利用P行晶体管与电容器来组成记忆胞。如此，在编程验证动作时，控制电路会根据浮动栅晶体管所产生的开启电流来判断记忆胞被编程的程度。而越大的开启电流代表记忆胞被编程的程度越好。另外，在抹除验证动作时，控制电路会根据浮动栅晶体管所产生的关闭电流来判断记忆胞被抹除的程度。而越小的关闭电流代表记忆胞被抹除的程度越好。
请参照图3A至图3C，其所绘示为本发明非易失性存储器的控制电压搜寻方法第一实施例。本发明的控制电压搜寻方法有三个搜寻流程A、B、C，且控制电路先进行搜寻流程A。当搜寻流程A无法获得控制电压时，控制电路继续进行搜寻流程B。同理，当搜寻流程B无法获得控制电压时，控制电路继续进行搜寻流程C。另外，在搜寻流程A获得控制电压时，控制电路不进行搜寻流程B与C。或者，在搜寻流程B获得控制电压时，控制电路不进行搜寻流程C。
图3A所示为流程A。当电子产品接收到电源电压Vdd而开始搜寻非易失性存储器的控制电压时，先进行搜寻流程A。如步骤S302所示，控制电路先提供一预设控制电压Vpp与一预设脉宽(pulse width)。其中，预设控制电压Vpp为电源电压Vdd的一固定倍数，例如预设控制电压Vpp为电源电压Vdd的2倍；而预设脉宽Wd可为例如10ms。
如步骤S304，控制电路产生振幅为Vpp、脉宽为Wd的控制脉冲(control pulse)，并对记忆胞进行控制动作。举例来说，当控制电路在搜寻抹除电压时，控制电路即产生振幅为Vpp且脉宽为Wd的抹除脉冲(erase pulse)，并对记忆胞进行抹除动作。同理，当控制电路在搜寻编程电压时，控制电路即产生振幅为Vpp且脉宽为Wd的编程脉冲(program pulse)，并对记忆胞进行编程动作。
如步骤S306，控制电路判断脉冲数目(pulse count)是否小于n。当脉冲数目小于n时，更新控制电压Vpp为原控制电压Vpp加上一个增量ΔV1(步骤S308)。之后，继续进行步骤S304。基本上，增量ΔV1为电源电压Vdd的一固定倍数。举例来说，增量ΔV1为电源电压Vdd的0.5倍。
当脉冲数目不小n时，则控制电路进行第一阶段验证，并判断记忆胞是否通过第一阶段验证(步骤S310)。当记忆胞无法通过第一阶段验证时，则进行步骤S308以更新控制电压Vpp。
当记忆胞通过第一阶段验证后，控制电路进行第二阶段验证，并判断记忆胞是否通过第二阶段验证(步骤S312)。当记忆胞通过第二阶段验证时，则控制电路获得目标控制电压(target control voltage)并结束；反之，则进入流程B。
根据本发明的实施例，第一阶段验证即是判断该记忆胞是否通过验证的最低要求，而第二阶段即是判断该记忆胞是否通过验证的较高要求。
以图2A的记忆胞200为例来说明之。在记忆胞200编程后并进行编程验证，当记忆胞200的关闭电流在60μA以下(通过验证的最低要求)，则可视为记忆胞200通过第一阶段编程验证。再者，当记忆胞200的关闭电流小于30μA时(通过验证的较高要求)，则可视为记忆胞200通过第二阶段编程验证。
换句话说，在第一阶段编程验证与第二阶段编程验证时，控制线CL与抹除线EL都接收相同的电源电压Vdd。而将记忆胞200所产生的关闭电流与通过验证的最低要求(例如60μA)来比较即可确认是否可通过第一阶段编程验证。同理，将记忆胞200所产生的关闭电流与通过验证的较高要求(例如30μA)来比较即可确认是否可通过第二阶段编程验证。
当然本发明也可以利用改变偏压电压的控制方式来进行第一阶段验证与第二阶段验证。以编程验证为例，第一阶段编程验证与第二阶段编程验证皆设定相同的关闭电流(例如30μA)。而进行第一阶段编程验证时，提供控制线CL与抹除线EL二分之一的电源电压Vdd，当将记忆胞200所产生的关闭电流低于30μA，可视为通过第一阶段编程验证。另外，进行第一阶段编程验证时，提供控制线CL与抹除线EL电源电压Vdd，当将记忆胞200所产生的关闭电流低于30μA，可视为通过第二阶段编程验证。也就是说，第一阶段验证与第二阶段验证时，提供至控制线CL与抹除线EL的偏压电压不同，而根利用同的可通过验证要求(30μA)来进行判断记忆胞200是否通过第一阶段验证或者第二阶段验证都。
同理，图2A也适用于记忆胞200抹除后并进行抹除验证。当记忆胞200的开启电流大于10μA时，则可视为记忆胞200通过第一阶段抹除验证。再者，当记忆胞200的开启电流大于30μ时，则可视为记忆胞200通过第二阶段抹除验证。
图3B所示为流程B。当控制电路进入流程B时，记忆胞已经通过第一阶段验证，但尚未通过第二阶段验证。
如步骤S320所示，控制电路更新脉宽Wd为原脉宽Wd加上一个增量ΔW1。
接着，如步骤S322所示，控制电路产生振幅为Vpp、脉宽为Wd的控制脉冲，并对记忆胞进行控制动作。同理，当控制电路在搜寻抹除电压时，控制电路即产生振幅为Vpp且脉宽为Wd的抹除脉冲，并对记忆胞进行抹除动作。同理，当控制电路在搜寻编程电压时，控制电路即产生振幅为Vpp且脉宽为Wd的编程脉冲，并对记忆胞进行编程动作。
接着，控制电路进行第二阶段验证，并判断记忆胞是否通过第二阶段验证(步骤S324)。当记忆胞通过第二阶段验证时，则控制电路获得目标控制电压并结束。
当记忆胞未通过第二阶段验证时，控制电路判断脉冲数目是否小于m(步骤S326)。当脉冲数目小于m时，控制电路进行步骤S320以更新脉宽Wd。反之，控制电路进行流程C。
根据以上的说明可知，流程B在固定控制电压Vpp的情况下，改变控制脉冲的脉宽Wd并进行控制动作，并进一步判断记忆胞是否通过第二阶段验证。
图3C所示为流程C。当控制电路进入流程C时，确定更新控制脉冲的脉宽Wd后，记忆胞仍无法通过第二阶段验证。
如步骤S330所示，控制电路提供预设脉宽Wd。
接着，如步骤S332所示，控制电路更新控制电压Vpp为原控制电压Vpp加上一个增量ΔV2。基本上，增量ΔV2为电源电压Vdd的一固定倍数。举例来说，增量ΔV2为电源电压Vdd的0.3倍。
如步骤S334所示，控制电路产生振幅Vpp，脉宽Wd的控制脉冲，并对记忆胞进行控制动作。
接着，控制电路进行第二阶段验证，并判断记忆胞是否通过第二阶段验证(步骤S336)。当记忆胞通过第二阶段验证时，则控制电路获得目标控制电压并结束。
当记忆胞未通过第二阶段验证时，控制电路判断脉控制电压Vpp是否到达一上限值(maximum)(步骤S338)。当控制电压Vpp尚未到达上限值时，控制电路进行步骤S332以更新控制电压Vpp。反之，控制电路确认控制动作失败，并结束。基本上，上述的上限值为电源电压Vdd的一固定倍数。举例来说，设定电源电压Vdd的8倍为上限值。
根据以上的说明可知，流程C在固定脉宽Wd的情况下，改变控制电压Vpp的振幅并进行控制动作，并进一步判断记忆胞是否通过第二阶段验证。
以下说明将本发明非易失性存储器的控制电压搜寻方法运用于图2A的记忆胞200，并搜寻记忆胞的抹除电压。其中，n＝3、m＝9，预设控制电压Vpp为2Vdd，增量ΔV1为0.5Vdd、预设脉宽Wd＝10ms、增量ΔW1为3ms、增量ΔV2为0.3Vdd。再者，第一阶段抹除验证即是判断该记忆胞是否通过抹除验证的最低要求，而第二阶段抹除验证即是判断该记忆胞是否通过抹除验证的较高要求。当然，上述的数值并非用以限定本发明，而上述相同的实施方式也可运用于搜寻记忆胞的编程电压，此处不再赘述。
请参照图4A至第4D图，其所绘示为各种情况下的抹除电压搜寻示意图。
如图4A所示，其为进行流程A即获得抹除电压的范例。在时间点t1至时间点t4，控制电路连续产生3个抹除脉冲(n＝3)并对记忆胞进行三次抹除动作。其中，抹除脉冲的振幅依次为2Vdd、2.5Vdd(2Vdd+ΔV1)、3Vdd(2Vdd+2ΔV1)。再者，在时间点t4时，控制电路进行抹除验证，并且判断记忆胞通过第一阶段验证(pass1)与第二阶段验证(pass2)。因此，控制电路搜寻出的目标抹除电压(target erase voltage)Ves即为3Vdd。
如图4B所示，其为进行流程A即获得抹除电压的范例。在时间点t1至时间点t4，控制电路连续产生3个抹除脉冲(n＝3)并对记忆胞进行三次抹除动作。其中，抹除脉冲的振幅依次为2Vdd、2.5Vdd、3Vdd。
在时间点t4时，控制电路进行抹除验证，并且判断记忆胞无法通过第一阶段验证(fail1)。因此，控制电路在时间点t5产生第4个抹除脉冲并对记忆胞进行抹除动作，其振幅为3.5Vdd(2Vdd+3ΔV1)。
在时间点t6时，控制电路进行抹除验证，并且判断记忆胞无法通过第一阶段验证(fail1)。因此，控制电路在时间点t7产生第5个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd(2Vdd+4ΔV1)。
在时间点t8时，控制电路进行抹除验证，并且判断记忆胞通过第一阶段验证(pass1)与第二阶段验证(pass2)。因此，控制电路搜寻出的目标抹除电压Ves即为4Vdd。
如图4C所示，其为进行流程A与流程B来获得抹除电压的范例。在时间点t1至时间点t4，控制电路连续产生3个抹除脉冲(n＝3)并对记忆胞进行三次抹除动作。其中，抹除脉冲的振幅依次为2Vdd、2.5Vdd、3Vdd。
在时间点t4时，控制电路进行抹除验证，并且判断记忆胞无法通过第一阶段验证(fail1)。因此，控制电路在时间点t5产生第4个抹除脉冲并对记忆胞进行抹除动作，其振幅为3.5Vdd。
在时间点t6时，控制电路进行抹除验证，并且判断记忆胞无法通过第一阶段验证(fail1)。因此，控制电路在时间点t7产生第5个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd。
在时间点t8时，控制电路进行抹除验证，并且判断记忆胞通过第一阶段验证(pass1)但未通过第二阶段验证(fail2)。因此，控制电路进行流程B。
在时间点t9时，控制电路进行流程B。控制电路在时间点t9产生第6个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd，脉宽Wd增加一个增量ΔW。
在时间点ta时，控制电路进行抹除验证，并且判断记忆胞未通过第二阶段验证(fail2)。因此，在时间点tb产生第7个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd，脉宽Wd再增加一个增量ΔW。
在时间点tc时，控制电路进行抹除验证，并且判断记忆胞未通过第二阶段验证(fail2)。因此，在时间点td产生第8个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd，脉宽Wd再增加一个增量ΔW。
在时间点te时，控制电路进行抹除验证，并且判断记忆胞通过第二阶段验证(pass2)。因此，控制电路搜寻出的目标抹除电压Ves即为4Vdd。
如第4D图所示，其为进行流程A、流程B与流程C来获得抹除电压的范例。在时间点t1至时间点t4，控制电路连续产生3个抹除脉冲(n＝3)并对记忆胞进行三次抹除动作。其中，抹除脉冲的振幅依次为2Vdd、2.5Vdd、3Vdd。
在时间点t4时，控制电路进行抹除验证，并且判断记忆胞无法通过第一阶段验证(fail1)。因此，控制电路在时间点t5产生第4个抹除脉冲并对记忆胞进行抹除动作，其振幅为3.5Vdd。
在时间点t6时，控制电路进行抹除验证，并且判断记忆胞无法通过第一阶段验证(fail1)。因此，控制电路在时间点t7产生第5个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd。
在时间点t8时，控制电路进行抹除验证，并且判断记忆胞通过第一阶段验证(pass1)但未通过第二阶段验证(fail2)。因此，控制电路进行流程B。
在时间点t9时，控制电路进行流程B。控制电路在时间点t9产生第6个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd，脉宽Wd增加一个增量ΔW。
在时间点ta时，控制电路进行抹除验证，并且判断记忆胞未通过第二阶段验证(fail2)。因此，在时间点tb产生第7个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd，脉宽Wd再增加一个增量ΔW。
在时间点tc时，控制电路进行抹除验证，并且判断记忆胞未通过第二阶段验证(fail2)。因此，在时间点td产生第8个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd，脉宽Wd再增加一个增量ΔW。
在时间点te时，控制电路进行抹除验证，并且判断记忆胞未通过第二阶段验证(fail2)。因此，在时间点tf产生第9个抹除脉冲并对记忆胞进行抹除动作，其振幅为4Vdd，脉宽Wd再增加一个增量ΔW。
在时间点tg时，控制电路进行抹除验证，并且判断记忆胞未通过第二阶段验证(fail2)。由于抹除脉冲数目到达9(m＝9)，控制电路进入流程C。
在时间点th时，控制电路进行流程C。控制电路在时间点th产生第10个抹除脉冲并对记忆胞进行抹除动作，其振幅为为4.3Vdd(4Vdd+ΔV2)，脉宽为预定脉宽Wd。
在时间点ti时，控制电路进行抹除验证，并且判断记忆胞未通过第二阶段验证(fail2)。因此，控制电路在时间点tj产生第11个抹除脉冲并对记忆胞进行抹除动作，其振幅为为4.6Vdd(4Vdd+2ΔV2)，脉宽为预定脉宽Wd。
在时间点tk时，控制电路进行抹除验证，并且判断记忆胞未通过第二阶段验证(fail2)。因此，控制电路在时间点tl产生第12个抹除脉冲并对记忆胞进行抹除动作，其振幅为为4.9Vdd(4Vdd+3ΔV2)，脉宽为预定脉宽Wd。
在时间点tm时，控制电路进行抹除验证，并且判断记忆胞通过第二阶段验证(pass2)。因此，因此，控制电路搜寻出的目标抹除电压Ves即为4.9Vdd。
由以上的说明可知，本发明提出一种非易失性存储器的控制电压搜寻方法，运用于可接受宽范围电源电压的电子产品。当电子产品中的控制电路在无法得知确实的电源电压Vdd下，逐步提升控制电压并对非易失性存储器进行控制动作与验证，以搜寻出非易失性存储器的控制电压。
再者，本发明以图2A的记忆胞200为例来说明本发明的控制电压搜寻方法。由于图2A的记忆胞200由N型元件所组成，所以搜寻方法中的增量ΔV1、ΔV2、ΔW1为正值。然而，本发明并不限定于此，在此领域的技术人员可以利用P型元件来组成记忆胞并搭配本发明的搜寻方法，此时的增量ΔV1、ΔV2、ΔW1有可能是负值。
请参照图5A至图5C，其所绘示为本发明非易失性存储器的控制电压搜寻方法第二实施例。相较于第一实施例，第二实施例中新增步骤S510～S516用以确保此搜寻过程会在可接受的时间内结束。另外，此处不再说明与第一实施例相同的步骤。
在第二实施例中，如果确定记忆胞无法通过第一阶段验证(步骤S310)时，控制电路会判断脉冲数目是否到达上限值(步骤S510)。如果脉冲数目未到达上限值时，执行步骤S308用以更新控制电压Vpp。反之，如果脉冲数目已到达上限值时，控制电路确认控制动作失败(步骤S514)并结束流程。举例来说，脉冲数目的上限值可设定为30。
再者，如果确定记忆胞无法通过第二阶段验证(步骤S312)时，控制电路会判断脉冲数目是否到达上限值(步骤S512)。如果脉冲数目未到达上限值时，则进入流程B。反之，如果脉冲数目已到达上限值时，控制电路确认控制动作失败(步骤S514)并结束流程。
另外，如果确定记忆胞无法通过第二阶段验证(步骤S336)时，控制电路会判断脉冲数目是否到达上限值(步骤S516)。如果脉冲数目未到达上限值时，执行判断步骤S338。反之，如果脉冲数目已到达上限值时，控制电路确认控制动作失败(步骤S340)并结束流程。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (17)

1.一种非易失性存储器的控制电压搜寻方法，包括下列步骤：
(a1)提供预设的控制电压与预设的脉宽；
(a2)根据该控制电压与该脉宽来产生控制脉冲并对记忆胞进行控制动作，其中该控制脉冲的振幅为该控制电压；
(a3)判断该控制脉冲的脉冲数目是否小于第一数目，其中当该脉冲数目小于该第一数目时，将该控制电压加上一第一增量成为更新的该控制电压并回到步骤(a2)，当该脉冲数目不小于该第一数目时，对该记忆胞进行第一阶段验证；
(a4)当该记忆胞未通过该第一阶段验证时，将该控制电压加上该第一增量成为更新的该控制电压并回到步骤(a2)；当该记忆胞通过该第一阶段验证时，对该记忆胞进行第二阶段验证；以及
(a5)当该记忆胞通过该第二阶段验证时，将该控制电压作为目标控制电压。
2.如权利要求1所述的控制电压搜寻方法，其中该控制电压为抹除电压，该控制脉冲为抹除脉冲、该控制动作为抹除动作，该第一阶段验证为第一阶段抹除验证，该第二阶段验证为第二阶段抹除验证。
3.如权利要求2所述的控制电压搜寻方法，其中该记忆胞包括：
选择晶体管，具有第一源/漏端连接至源极线，栅极端连接至选择栅极线；
开关晶体管，具有第一源/漏端连接至位线，栅极端连接至字元线
浮动栅晶体管，具有第一源/漏端连接至该选择晶体管的第二源/漏端，第二源/漏端连接至该开关晶体管的第二源/漏端；
第一电容器，连接于该浮动栅晶体管的浮动栅极与控制线之间；以及
第二电容器，连接于该浮动栅晶体管的该浮动栅极与抹除线之间。
4.如权利要求3所述的控制电压搜寻方法，其中，于该抹除动作时，该控制线、该位线与该源极线接收接地电压，该抹除线接收该抹除电压，该字元线与该选择栅极线接收电源电压。
5.如权利要求3所述的控制电压搜寻方法，其中，在该第一阶段抹除验证与该第二阶段抹除验证时，该控制线、该抹除线与该源极线接收接地电压，该字元线与该选择栅极线接收电源电压，该位线接收偏压电压。
6.如权利要求2所述的控制电压搜寻方法，其中，当该记忆胞产生的开启电流大于第一电流数值时，该记忆胞通过该第一阶段抹除验证；以及当该记忆胞产生的该开启电流大于第二电流数值时，该记忆胞通过该第二阶段抹除验证，且该第二电流数值大于该第一电流数值。
7.如权利要求1所述的控制电压搜寻方法，其中该控制电压为编程电压，该控制脉冲为编程脉冲、该控制动作为编程动作，该第一阶段验证为第一阶段编程验证，该第二阶段验证为第二阶段编程验证。
8.如权利要求7所述的控制电压搜寻方法，其中该记忆胞包括：
选择晶体管，具有第一源/漏端连接至源极线，栅极端连接至选择栅极线；
开关晶体管，具有第一源/漏端连接至位线，栅极端连接至字元线
浮动栅晶体管，具有第一源/漏端连接至该选择晶体管的第二源/漏端，第二源/漏端连接至该开关晶体管的第二源/漏端；
第一电容器，连接于该浮动栅晶体管的浮动栅极与控制线之间；以及
第二电容器，连接于该浮动栅晶体管的该浮动栅极与抹除线之间。
9.如权利要求8所述的控制电压搜寻方法，其中，于该编程动作时，该控制线与该抹除线接收该编程电压，该位线与该源极线接收接地电压，该字元线与该选择栅极线接收电源电压。
10.如权利要求8所述的控制电压搜寻方法，其中，在该第一阶段编程验证与该第二阶段编程验证时，该控制线、该抹除线、该字元线与该选择栅极线接收电源电压，该源极线接收接地电压，该位线接收偏压电压。
11.如权利要求8所述的控制电压搜寻方法，其中，在该第一阶段编程验证时，该控制线与该抹除线接收第一电压并产生第一关闭电流，且第一关闭电流小于第一电流数值时，确认该记忆胞通过该第一阶段编程验证；在该第二阶段编程验证时，该控制线与该抹除线接收第二电压并产生第二关闭电流，且第二关闭电流小于该第一电流数值时，确认该记忆胞通过该第二阶段编程验证；且该第一电压小于该第二电压。
12.如权利要求7所述的控制电压搜寻方法，其中，当该记忆胞产生的关闭电流小于第一电流数值时，该记忆胞通过该第一阶段编程验证；以及当该记忆胞产生的该关闭电流小于第二电流数值时，该记忆胞通过该第二阶段编程验证，且该第二电流数值小于该第一电流数值。
13.如权利要求1所述的控制电压搜寻方法，还包括下列步骤：(a6)当该记忆胞未通过该第二阶段验证且该脉冲数到达上限值时，确认该控制动作失败。
14.如权利要求1所述的控制电压搜寻方法，其中步骤(a4)还包括下列步骤：
当该记忆胞未通过该第一阶段验证且该脉冲数未到达上限值时，将该控制电压加上该第一增量成为更新的该控制电压并回到步骤(a2)；以及
当该记忆胞未通过该第一阶段验证且该脉冲数到达该上限值时，确认该控制动作失败。
15.如权利要求1所述的控制电压搜寻方法，其中当该记忆胞未通过该第二阶段验证时，还包括下列步骤：
(b1)将该脉宽加上一第二增量成为更新的该脉宽；
(b2)根据该控制电压与该脉宽来产生该控制脉冲，对该记忆胞进行该控制动作，并对记忆胞进行该第二阶段验证；
(b3)当该记忆胞未通过该第二阶段验证，且该脉冲数目小于第二数目时，回到步骤(b1)；以及
(b4)当该记忆胞通过该第二阶段验证时，将该控制电压作为该目标控制电压。
16.如权利要求15所述的控制电压搜寻方法，其中当该记忆胞未通过该第二阶段验证，且该脉冲数目未小于该第二数目时，还包括下列步骤：
(c1)提供预设的该脉宽；
(c2)将该控制电压加上一第三增量成为更新的该控制电压；
(c3)根据该控制电压与该脉宽来产生该控制脉冲，对该记忆胞进行该控制动作，并对记忆胞进行该第二阶段验证；
(c4)当该记忆胞未通过该第二阶段验证，且该控制电压未到达上限值时，回到步骤(c2)；
(c5)当该记忆胞未通过该第二阶段验证，且该控制电压到达该上限值时，确认该控制动作失败；以及
(c6)当该记忆胞通过该第二阶段验证时，将该控制电压作为该目标控制电压。
17.如权利要求16所述的控制电压搜寻方法，还包括下列步骤：(a7)当该记忆胞未通过该第二阶段验证且该脉冲数到达上限值时，确认该控制动作失败。
CN201710917848.4A 2016-10-12 2017-09-30 非易失性存储器的控制电压搜寻方法 Active CN107945832B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662406968P 2016-10-12 2016-10-12
US62/406,968 2016-10-12

Publications (2)

Publication Number Publication Date
CN107945832A CN107945832A (zh) 2018-04-20
CN107945832B true CN107945832B (zh) 2020-06-02

Family

ID=61728639

Family Applications (4)

Application Number Title Priority Date Filing Date
CN201710235651.2A Active CN107946294B (zh) 2016-10-12 2017-04-12 静电放电电路
CN201710377579.7A Active CN107946305B (zh) 2016-10-12 2017-05-25 非挥发性存储器
CN201710917848.4A Active CN107945832B (zh) 2016-10-12 2017-09-30 非易失性存储器的控制电压搜寻方法
CN201710946826.0A Active CN107944301B (zh) 2016-10-12 2017-10-12 反熔丝物理不可复制电路以及相关控制方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201710235651.2A Active CN107946294B (zh) 2016-10-12 2017-04-12 静电放电电路
CN201710377579.7A Active CN107946305B (zh) 2016-10-12 2017-05-25 非挥发性存储器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201710946826.0A Active CN107944301B (zh) 2016-10-12 2017-10-12 反熔丝物理不可复制电路以及相关控制方法

Country Status (4)

Country Link
US (2) US10283511B2 (zh)
JP (2) JP6503395B2 (zh)
CN (4) CN107946294B (zh)
TW (4) TWI611645B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768373B (zh) * 2016-08-15 2022-05-10 华邦电子股份有限公司 存储元件及其制造方法
JP7114985B2 (ja) 2018-03-29 2022-08-09 スミダコーポレーション株式会社 コイル部品、電子機器、金属磁性粉末および支援装置
TWI669714B (zh) * 2018-05-29 2019-08-21 力旺電子股份有限公司 電壓控制裝置及記憶體系統
TWI782882B (zh) * 2018-06-01 2022-11-01 聯華電子股份有限公司 半導體裝置
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
US10839872B2 (en) * 2018-07-03 2020-11-17 Ememory Technology Inc. Random bit cell using an initial state of a latch to generate a random bit
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US10770158B1 (en) * 2019-05-15 2020-09-08 Western Digital Technologies, Inc. Detecting a faulty memory block
US11031779B2 (en) * 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
TWI711240B (zh) * 2019-07-30 2020-11-21 長庚大學 寬能隙半導體元件於靜電放電與電磁脈衝之防護方法以及靜電放電與電磁脈衝之防護裝置
TWI785736B (zh) * 2020-11-16 2022-12-01 力旺電子股份有限公司 非揮發性記憶體之記憶胞

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983306A (zh) * 2005-12-14 2007-06-20 晨星半导体股份有限公司 非挥发性内存的操作方法及其相关电路
CN103700404A (zh) * 2012-09-27 2014-04-02 扬州稻源微电子有限公司 Eeprom的擦写操作方法、擦写控制电路以及rifd标签芯片
CN103700403A (zh) * 2012-09-27 2014-04-02 扬州稻源微电子有限公司 射频识别标签芯片的存储器读取电路
CN104167223A (zh) * 2014-07-31 2014-11-26 中山大学 一种对eeprom实现稳压的方法及eeprom器件
US8902627B1 (en) * 2011-02-24 2014-12-02 Impinj, Inc. RFID IC with tunneling-voltage profile calibration
CN105531673A (zh) * 2013-09-11 2016-04-27 美敦力公司 用于小型化装置的优化的闪存存储器装置

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861426B2 (ja) * 1996-12-27 2006-12-20 セイコーエプソン株式会社 半導体装置の保護回路
TW328231U (en) * 1997-09-05 1998-03-11 Song-Zhao He Thigh sporting exerciser
TW399206B (en) * 1998-05-15 2000-07-21 Vanguard Int Semiconduct Corp Anti-fuse programming and detection circuit
TW511268B (en) * 2000-04-21 2002-11-21 Winbond Electronics Corp Output buffer with excellent electrostatic discharge protection effect
JP2001358297A (ja) * 2000-06-14 2001-12-26 Nec Corp 静電保護回路
JP3678156B2 (ja) * 2001-03-01 2005-08-03 株式会社デンソー 静電気保護回路
JP4176481B2 (ja) * 2001-03-16 2008-11-05 サーノフ コーポレーション 混成した超低電圧電源を備えた、高速技術のための静電放電保護構造
KR100369361B1 (ko) * 2001-03-30 2003-01-30 주식회사 하이닉스반도체 실리사이드 정전방전보호 트랜지스터를 갖는 집적회로
JP2002313949A (ja) * 2001-04-13 2002-10-25 Fuji Electric Co Ltd 過電圧保護回路
US6744105B1 (en) 2003-03-05 2004-06-01 Advanced Micro Devices, Inc. Memory array having shallow bit line with silicide contact portion and method of formation
TW586221B (en) * 2003-03-20 2004-05-01 Powerchip Semiconductor Corp Flash memory with selective gate within a substrate and method of fabricating the same
JP2005302850A (ja) 2004-04-08 2005-10-27 Renesas Technology Corp 半導体記憶装置
US7177190B2 (en) * 2004-11-26 2007-02-13 Aplus Flash Technology, Inc. Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications
US20060250581A1 (en) * 2005-05-03 2006-11-09 Eastman Kodak Company Display apparatus using LCD panel
ITRM20050310A1 (it) * 2005-06-15 2006-12-16 Micron Technology Inc Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash.
US7277348B2 (en) * 2005-12-12 2007-10-02 Klp International, Ltd. Memory cell comprising an OTP nonvolatile memory unit and a SRAM unit
KR100742284B1 (ko) * 2006-02-09 2007-07-24 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
CN100568393C (zh) * 2006-06-14 2009-12-09 国际商业机器公司 数据存储装置、数据存储方法以及数据读取方法
JP4855851B2 (ja) * 2006-07-03 2012-01-18 株式会社東芝 半導体記憶装置
TWI378457B (en) * 2007-06-21 2012-12-01 Sandisk Corp Non-volatile storage system with intelligent control of program pulse duration and method thereof
US7599225B2 (en) * 2007-07-13 2009-10-06 Macronix International Co., Ltd. Method of programming and erasing a non-volatile memory array
KR101039856B1 (ko) * 2007-11-29 2011-06-09 주식회사 하이닉스반도체 정전기 방전 회로
EP2308051A1 (en) * 2008-05-07 2011-04-13 Aplus Flash Technology, Inc. A nand based nmos nor flash memory cell/array and a method of forming same
WO2009151894A1 (en) * 2008-06-12 2009-12-17 Sandisk Corporation Nonvolatile memory and method with index programming and reduced verify
KR101532584B1 (ko) 2009-01-30 2015-06-30 삼성전자주식회사 비휘발성 메모리 장치, 및 그의 프로그램 방법
JP2010225930A (ja) * 2009-03-24 2010-10-07 Toshiba Corp Ｅｓｄ保護回路
KR101012982B1 (ko) * 2009-06-30 2011-02-10 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
WO2011005665A1 (en) * 2009-07-10 2011-01-13 Aplus Flash Technology, Inc. Novel high speed high density nand-based 2t-nor flash memory design
US8223556B2 (en) * 2009-11-25 2012-07-17 Sandisk Technologies Inc. Programming non-volatile memory with a reduced number of verify operations
FR2956246B1 (fr) * 2010-02-08 2013-11-01 St Microelectronics Rousset Circuit integre muni d'une protection contre des decharges electrostatiques
US8369154B2 (en) 2010-03-24 2013-02-05 Ememory Technology Inc. Channel hot electron injection programming method and related device
US8130551B2 (en) * 2010-03-31 2012-03-06 Sandisk Technologies Inc. Extra dummy erase pulses after shallow erase-verify to avoid sensing deep erased threshold voltage
US8868923B1 (en) * 2010-07-28 2014-10-21 Sandia Corporation Multi-factor authentication
US8383475B2 (en) * 2010-09-23 2013-02-26 Globalfoundries Singapore Pte. Ltd. EEPROM cell
JP2012195432A (ja) * 2011-03-16 2012-10-11 Toshiba Corp 半導体集積回路
US8389358B2 (en) * 2011-07-22 2013-03-05 United Microelectronics Corp. Manufacturing method and structure of non-volatile memory
KR101785448B1 (ko) * 2011-10-18 2017-10-17 삼성전자 주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
CN103151346B (zh) * 2011-12-07 2016-11-23 阿尔特拉公司 静电放电保护电路
EP2639816B1 (en) * 2012-03-12 2019-09-18 eMemory Technology Inc. Method of fabricating a single-poly floating-gate memory device
CN107424988B (zh) * 2012-03-26 2021-02-02 英特尔移动通信有限责任公司 Esd保护方法和esd保护电路
US9356443B2 (en) * 2012-07-31 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. ESD clamp for multiple power rails
US8741713B2 (en) * 2012-08-10 2014-06-03 International Business Machines Corporation Reliable physical unclonable function for device authentication
KR102088319B1 (ko) * 2013-09-06 2020-03-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR102118979B1 (ko) * 2013-09-13 2020-06-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9236453B2 (en) 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171628B2 (en) * 2014-03-13 2015-10-27 Macronix International Co., Ltd. Incremental step pulse programming (ISPP) scheme capable of determining a next starting pulse based on a current program-verify pulse for improving programming speed
US9362001B2 (en) * 2014-10-14 2016-06-07 Ememory Technology Inc. Memory cell capable of operating under low voltage conditions
CN105632543B (zh) * 2014-11-21 2018-03-30 松下知识产权经营株式会社 具有防篡改性的非易失性存储装置及集成电路卡
US9564216B2 (en) * 2015-01-30 2017-02-07 Macronix International Co., Ltd. Stress trim and modified ISPP procedures for PCM
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN105138870B (zh) * 2015-10-08 2018-09-07 浪潮(北京)电子信息产业有限公司 一种芯片合法性鉴别方法及装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983306A (zh) * 2005-12-14 2007-06-20 晨星半导体股份有限公司 非挥发性内存的操作方法及其相关电路
US8902627B1 (en) * 2011-02-24 2014-12-02 Impinj, Inc. RFID IC with tunneling-voltage profile calibration
CN103700404A (zh) * 2012-09-27 2014-04-02 扬州稻源微电子有限公司 Eeprom的擦写操作方法、擦写控制电路以及rifd标签芯片
CN103700403A (zh) * 2012-09-27 2014-04-02 扬州稻源微电子有限公司 射频识别标签芯片的存储器读取电路
CN105531673A (zh) * 2013-09-11 2016-04-27 美敦力公司 用于小型化装置的优化的闪存存储器装置
CN104167223A (zh) * 2014-07-31 2014-11-26 中山大学 一种对eeprom实现稳压的方法及eeprom器件

Also Published As

Publication number Publication date
TW201814581A (zh) 2018-04-16
JP2018064082A (ja) 2018-04-19
CN107944301A (zh) 2018-04-20
CN107946305B (zh) 2021-02-26
US20180102174A1 (en) 2018-04-12
CN107945832A (zh) 2018-04-20
US10083975B2 (en) 2018-09-25
JP6503395B2 (ja) 2019-04-17
JP2018082429A (ja) 2018-05-24
CN107946294B (zh) 2020-10-27
JP6550664B2 (ja) 2019-07-31
TW201814716A (zh) 2018-04-16
CN107946305A (zh) 2018-04-20
US20180102376A1 (en) 2018-04-12
TWI611645B (zh) 2018-01-11
TWI637491B (zh) 2018-10-01
TWI643090B (zh) 2018-12-01
CN107944301B (zh) 2020-02-07
TWI621124B (zh) 2018-04-11
TW201814996A (zh) 2018-04-16
CN107946294A (zh) 2018-04-20
TW201824522A (zh) 2018-07-01
US10283511B2 (en) 2019-05-07

Similar Documents

Publication Publication Date Title
CN107945832B (zh) 非易失性存储器的控制电压搜寻方法
US6335881B2 (en) Method for programming a flash memory device
CN1832034B (zh) 用于产生高电压的方法和电路以及相关的半导体存储器件
US5801987A (en) Automatic transition charge pump for nonvolatile memories
CN109074846B (zh) 编程过程中与字线相关且与温度相关的通过电压
KR100290282B1 (ko) 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치
US7512010B2 (en) Voltage regulator for flash memory device
KR100787940B1 (ko) 고전압 발생회로 및 그것을 구비한 플래시 메모리 장치
US20020036924A1 (en) Semiconductor device
US9443566B2 (en) Identification of a condition of a sector of memory cells in a non-volatile memory
JP2009211744A (ja) 半導体記憶装置
US20160012900A1 (en) Semiconductor device
JP5931236B1 (ja) 半導体装置の制御回路及び方法、並びに半導体装置
US20160380532A1 (en) Clock freezing technique for charge pumps
US9153327B2 (en) Flash memory apparatus with voltage boost circuit
EP2498258B1 (en) Non-volatile memory device with program current clamp and related method
US8705289B2 (en) Flash memory apparatus with programming voltage control generators
CN111133518B (zh) 闪速存储器件中的感测电路和感测操作方法
JP2013033578A (ja) フラッシュメモリ装置
US20180240525A1 (en) Voltage generation circuit and semiconductor device including same
US20150023109A1 (en) Nonvolatile semiconductor memory device
EP3376502A2 (en) Voltage generation circuit and semiconductor device including same
KR102450890B1 (ko) 비휘발성 메모리 회로
CN100565709C (zh) 非易失性半导体存储器
US7002861B2 (en) Memory device for controlling programming setup time

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant