CN107946305A - 非挥发性存储器 - Google Patents

非挥发性存储器 Download PDF

Info

Publication number
CN107946305A
CN107946305A CN201710377579.7A CN201710377579A CN107946305A CN 107946305 A CN107946305 A CN 107946305A CN 201710377579 A CN201710377579 A CN 201710377579A CN 107946305 A CN107946305 A CN 107946305A
Authority
CN
China
Prior art keywords
volatility memorizer
gate structure
selection gate
substrate
doped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710377579.7A
Other languages
English (en)
Other versions
CN107946305B (zh
Inventor
李翊宏
罗明山
黄正达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN107946305A publication Critical patent/CN107946305A/zh
Application granted granted Critical
Publication of CN107946305B publication Critical patent/CN107946305B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Abstract

本发明公开一种非挥发性存储器，包括多个存储单元。各个存储单元包括基底、浮置栅极结构、选择栅极结构与第一掺杂区。浮置栅极结构设置于基底上。选择栅极结构设置于基底上，且位于浮置栅极结构的一侧。第一掺杂区设置于浮置栅极结构的另一侧的基底中。相邻两个存储单元之间的第一掺杂区相邻且彼此分离。上述非挥发性存储器可有效地防止在相邻的存储单元之间产生编程干扰。

Description

非挥发性存储器
技术领域
本发明涉及一种存储器结构，且特别是涉及一种非挥发性存储器。
背景技术
由于非挥发性存储器具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作。然而，在非挥发性存储器中，相邻的存储单元在进行编程操作时，容易产生编程干扰(program disturbance)的问题。
发明内容
本发明提供一种非挥发性存储器，其可有效地防止在相邻的存储单元之间产生编程干扰。
本发明提出一种非挥发性存储器，包括多个存储单元。各个存储单元包括基底、浮置栅极结构、选择栅极结构与第一掺杂区。浮置栅极结构设置于基底上。选择栅极结构设置于基底上，且位于浮置栅极结构的一侧。第一掺杂区设置于浮置栅极结构的另一侧的基底中。相邻两个存储单元之间的第一掺杂区相邻且彼此分离。
依照本发明的一实施例所述，在上述的非挥发性存储器中，相邻两个存储单元可为镜像对称。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括多个第一接触窗。第一接触窗分别耦接至第一掺杂区且彼此分离设置。
依照本发明的一实施例所述，在上述的非挥发性存储器中，第一接触窗可彼此耦接。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括第一内连线结构。第一接触窗通过第一内连线结构进行耦接。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括隔离结构。隔离结构设置于相邻的第一掺杂区之间。
依照本发明的一实施例所述，在上述的非挥发性存储器中，各个存储单元还包括第二掺杂区与第三掺杂区。第二掺杂区与第三掺杂区分别设置于选择栅极结构的一侧与另一侧的基底中。第三掺杂区位于选择栅极结构与浮置栅极结构之间。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括第二接触窗。第二接触窗耦接至各个存储单元中的第二掺杂区。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括第二内连线结构。第二内连线结构耦接至第二接触窗。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括保护层。保护层覆盖浮置栅极结构。
依照本发明的一实施例所述，在上述的非挥发性存储器中，保护层可延伸至浮置栅极结构与选择栅极结构之间。
依照本发明的一实施例所述，在上述的非挥发性存储器中，保护层还可延伸至选择栅极结构上方且覆盖部分选择栅极结构。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括终止层。终止层设置于保护层上且覆盖浮置栅极结构与选择栅极结构。
依照本发明的一实施例所述，在上述的非挥发性存储器中，浮置栅极结构包括浮置栅极与第一介电层。浮置栅极设置于基底上。第一介电层设置于浮置栅极与基底之间。
依照本发明的一实施例所述，在上述的非挥发性存储器中，浮置栅极例如是单层的掺杂多晶硅层。
依照本发明的一实施例所述，在上述的非挥发性存储器中，浮置栅极不耦接至任何外部电压。
依照本发明的一实施例所述，在上述的非挥发性存储器中，选择栅极结构包括选择栅极与第二介电层。选择栅极设置于基底上。第二介电层设置于选择栅极与基底之间。
依照本发明的一实施例所述，在上述的非挥发性存储器中，选择栅极耦接至外部电压。
依照本发明的一实施例所述，在上述的非挥发性存储器中，选择栅极结构还包括金属硅化物层。金属硅化物层设置于选择栅极上。
依照本发明的一实施例所述，在上述的非挥发性存储器中，非挥发性存储器可为存储器阵列，且存储器阵列是以上述相邻两个存储单元作为基本单元重复排列而成。
基于上述，在本发明所提出的非挥发性存储器中，相邻两个存储单元之间的第一掺杂区相邻且彼此分离。由此，在对选定的存储单元进行编程操作时，可有效地防止在相邻的存储单元之间产生编程干扰，进而可提升存储器元件的操作效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的非挥发性存储器的上视图；
图2为沿图1中的I-I’剖面线的剖视图；
图3为图1的非挥发性存储器的电路简图；
图4为本发明另一实施例的非挥发性存储器的上视图。
符号说明
100、200：非挥发性存储器
102：基底
104：浮置栅极结构
106：选择栅极结构
108、124、124a、126、126a：掺杂区
110：浮置栅极
112、118、146：介电层
114、122：间隙壁
116：选择栅极
120、138、140：金属硅化物层
128、134：接触窗
130、130a、136：内连线结构
132：隔离结构
142：保护层
144：终止层
MC：存储单元
BL1～BL4：位线
SL1～SL4：源极线
WL、WL1～WL10：字符线
X、Y：方向
具体实施方式
图1为本发明一实施例的非挥发性存储器的上视图。图2为沿图1中的I-I’剖面线的剖视图。图1省略绘示图2中的部分构件，以更清楚地描述其余构件之间的关系。
请同时参照图1与图2，非挥发性存储器100，包括多个存储单元MC。各个存储单元MC包括基底102、浮置栅极结构104、选择栅极结构106与掺杂区108。非挥发性存储器100例如是反或(NOR)型非挥发性存储器。基底102例如是硅基底。此外，多个存储单元MC可共用基底102。
浮置栅极结构104设置于基底102上。浮置栅极结构104包括浮置栅极110与介电层112。浮置栅极110设置于基底102上。浮置栅极110例如是单层的掺杂多晶硅层。浮置栅极110的形成方法例如是化学气相沉积法。在此实施例中，浮置栅极110是以不耦接至任何外部电压为例来进行说明。介电层112设置于浮置栅极110与基底102之间。介电层112的材料例如是氧化硅。介电层112的形成方法例如是热氧化法或化学气相沉积法。
此外，浮置栅极结构104还可包括间隙壁114。间隙壁114设置于浮置栅极110的侧壁上。间隙壁114的材料例如是氮化硅。间隙壁114的形成方法例如是化学气相沉积法。
选择栅极结构106设置于基底102上，且位于浮置栅极结构104的一侧。选择栅极结构106包括选择栅极116与介电层118。选择栅极116设置于基底102上。选择栅极116的材料例如是掺杂多晶硅。选择栅极116的形成方法例如是化学气相沉积法。在此实施例中，选择栅极116是以耦接至外部电压为例来进行说明。介电层118设置于选择栅极116与基底102之间。介电层118的材料例如是氧化硅。介电层118的形成方法例如是热氧化法或化学气相沉积法。
此外，选择栅极结构106还可包括金属硅化物层120与间隙壁122中的至少一者。金属硅化物层120设置于选择栅极116上。金属硅化物层120的材料例如是硅化钴或硅化镍(cobalt/nickel silicide)。金属硅化物层120的形成方法例如是进行自对准金属硅化物制作工艺。间隙壁122设置于选择栅极116的侧壁上。间隙壁122的材料例如是氮化硅。间隙壁122的形成方法例如是化学气相沉积法。
掺杂区108设置于浮置栅极结构104的另一侧的基底102中。相邻两个存储单元MC之间的掺杂区108相邻且彼此分离，由此可有效地防止在相邻的存储单元MC之间产生编程干扰。上述相邻两个存储单元MC可为镜像对称。掺杂区108可为P型掺杂区或N型掺杂区。掺杂区108的形成方法例如是离子注入法。
各个存储单元MC还包括掺杂区124与掺杂区126。掺杂区124与掺杂区126分别设置于选择栅极结构106的一侧与另一侧的基底102中。掺杂区126位于选择栅极结构106与浮置栅极结构104之间。掺杂区124与掺杂区126分别可为P型掺杂区或N型掺杂区。掺杂区124与掺杂区126的形成方法例如是离子注入法。
非挥发性存储器100还可包括多个接触窗128、内连线结构130、隔离结构132、接触窗134、内连线结构136、金属硅化物层138、金属硅化物层140、保护层142、终止层144与介电层146中的至少一者。
接触窗128分别耦接至掺杂区108且彼此分离设置。接触窗128可彼此耦接。举例来说，接触窗128可通过内连线结构130进行耦接，且可通过内连线结构130耦接至位线(未绘示)。接触窗128的材料例如是钨。内连线结构130的材料例如是铜或铝。接触窗128与内连线结构130的形成方法例如是金属镶嵌法或是组合使用沉积制作工艺、光刻制作工艺与蚀刻制作工艺。
隔离结构132设置于相邻的掺杂区108之间，用以隔离相邻的掺杂区108。隔离结构132例如是浅沟槽隔离结构(STI)。隔离结构132的材料例如是氧化硅。
接触窗134耦接至各个存储单元MC中的掺杂区124。内连线结构136耦接至接触窗134。掺杂区124可通过内连线结构136耦接至源极线(未绘示)。接触窗134的材料例如是钨。内连线结构136的材料例如是铜或铝。接触窗134与内连线结构136的形成方法例如是金属镶嵌法或是组合使用沉积制作工艺、光刻制作工艺与蚀刻制作工艺。
在图2中，内连线结构130与内连线结构136仅为示意性的绘示，本发明并不以此为限。实际上，内连线结构130与内连线结构136可为导线或导线与插塞的组合，所属技术领域具有通常知识者可依照需求对内连线结构130与内连线结构136的型态进行设计与调整。
金属硅化物层138与金属硅化物层140分别设置于掺杂区108与掺杂区124上。金属硅化物层138与金属硅化物层140的材料例如是硅化钴或硅化镍。金属硅化物层138与金属硅化物层140的形成方法例如是进行自对准金属硅化物制作工艺。
保护层142覆盖浮置栅极结构104。保护层142可用以暴露出要形成金属硅化物层120、金属硅化物层138与金属硅化物层140的部分。保护层142的材料例如是氧化硅。保护层142的形成方法例如是化学气相沉积法。在此实施例中，保护层142可延伸至浮置栅极结构104与选择栅极结构106之间。在另一实施例中，保护层142还可延伸至选择栅极结构106上方且覆盖部分选择栅极结构106。
终止层144设置于保护层142上且覆盖浮置栅极结构104与选择栅极结构106，可用以作为蚀刻终止层。终止层144的材料例如是氮化硅。终止层144的形成方法例如是化学气相沉积法。
介电层146设置于终止层144上，且可暴露出内连线结构130与内连线结构136。介电层146可为单层结构或多层结构。介电层146的材料例如是氧化硅。介电层146的形成方法例如是化学气相沉积法。
此外，非挥发性存储器100可为存储器阵列，且存储器阵列是以上述相邻两个存储单元MC作为基本单元重复排列而成。在图1的存储器阵列中，字符线WL可将位于X方向上的多个选择栅极116进行耦接。在此实施例中，选择栅极116可为字符线WL的一部分，但本发明并不以此为限。位线(未绘示)可将位于Y方向上的多个掺杂区108进行耦接。源极线(未绘示)可将位于Y方向上的多个掺杂区124进行耦接。此外，所属技术领域具有通常知识者可依据实际需求对存储器阵列的字符线、位线与源极线的配线方式与数量进行设计与调整。
基于上述实施例可知，在非挥发性存储器100中，相邻两个存储单元MC之间的掺杂区108相邻且彼此分离。由此，在对选定的存储单元MC进行编程操作时，可有效地防止在相邻的存储单元MC之间产生编程干扰，进而可提升存储器元件的操作效能。
图3为图1的非挥发性存储器的电路简图。在图3中，依序对字符线、位线与源极线进行标号。
请同时参照图1与图3，非挥发性存储器100包括多个存储单元MC、字符线WL1～字符线WL10、位线BL1～位线BL4与源极线SL1～源极线SL4。存储单元MC的选择栅极116分别耦接至字符线WL1～字符线WL10，存储单元MC的掺杂区108分别耦接至位线BL1～位线BL4，存储单元MC的掺杂区124分别耦接至源极线SL1～源极线SL4，而形成存储器阵列。此外，所属技术领域具有通常知识者可依照需求对存储器阵列中的字符线、位线与源极线的数量进行调整。在另一实施例中，源极线SL1～源极线SL4可全部连接在一起。
图4为本发明另一实施例的非挥发性存储器的上视图。
请同时参照图1与图4，图4的非挥发性存储器200与图1的非挥发性存储器100的差异如下。图1的非挥发性存储器100为单一存储单元中存储一位数据(one-cell-per-bit)类型的存储器，而图4的非挥发性存储器200为两个存储单元中存储一位数据(two-cells-per-bit)类型的存储器。详细来说，图1的内连线结构130仅将在Y方向上相邻的接触窗128进行耦接。图4的内连线结构130a除了将在Y方向上相邻的接触窗128进行耦接之外，且内连线结构130a还将在X方向上相邻两个存储单元MC中的接触窗128进行耦接。此外，在图4的非挥发性存储器200中，可将图1中在X方向上相邻的两个存储单元MC中的掺杂区124通过掺杂的方式进行连接而形成掺杂区124a。如此一来，可使得图4的非挥发性存储器200为两个存储单元中存储一位数据(two cells per bit)类型的存储器，由此可使得非挥发性存储器200具有更高的可靠度。此外，在图4的非挥发性存储器200中，可将图1中在X方向上相邻的两个存储单元MC中的掺杂区126进行连接而形成掺杂区126a。另外，掺杂区124a的形状与掺杂区126a的形状是并不限于图4中的形状，所属技术领域具有通常知识者可依照产品设计需求对掺杂区124a的形状与掺杂区126a的形状进行调整。在另一实施例中，也可将图1中在X方向上相邻的两个存储单元MC中的掺杂区124通过内连线结构(未绘示)进行连接，来取代通过掺杂的方式进行连接。
综上所述，在上述实施例的非挥发性存储器中，由于相邻两个存储单元之间的掺杂区相邻且彼此分离(亦即，相邻两个存储单元之间的掺杂区物理性地隔离(physicallyisolated))，因此可有效地防止在相邻的存储单元之间产生编程干扰，进而可提升存储器元件的操作效能。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种非挥发性存储器，其特征在于，包括多个存储单元，且各所述存储单元包括：
基底；
浮置栅极结构，设置于所述基底上；
选择栅极结构，设置于所述基底上，且位于所述浮置栅极结构的一侧；以及
第一掺杂区，设置于所述浮置栅极结构的另一侧的所述基底中，其中
相邻两个存储单元之间的多个第一掺杂区相邻且彼此分离。
2.根据权利要求1所述的非挥发性存储器，其特征在于，所述相邻两个存储单元为镜像对称。
3.根据权利要求1所述的非挥发性存储器，其特征在于，还包括多个第一接触窗，分别耦接至所述第一掺杂区且彼此分离设置。
4.根据权利要求3所述的非挥发性存储器，其特征在于，所述多个第一接触窗彼此耦接。
5.根据权利要求4所述的非挥发性存储器，其特征在于，还包括第一内连线结构，其中所述多个第一接触窗通过所述第一内连线结构进行耦接。
6.根据权利要求1所述的非挥发性存储器，其特征在于，还包括隔离结构，设置于相邻的所述多个第一掺杂区之间。
7.根据权利要求1所述的非挥发性存储器，其特征在于，各所述存储单元还包括第二掺杂区与第三掺杂区，分别设置于所述选择栅极结构的一侧与另一侧的所述基底中，其中所述第三掺杂区位于所述选择栅极结构与所述浮置栅极结构之间。
8.根据权利要求7所述的非挥发性存储器，其特征在于，还包括第二接触窗，耦接至各所述存储单元中的所述第二掺杂区。
9.根据权利要求8所述的非挥发性存储器，其特征在于，还包括第二内连线结构，耦接至所述第二接触窗。
10.根据权利要求1所述的非挥发性存储器，其特征在于，还包括保护层，覆盖所述浮置栅极结构。
11.根据权利要求10所述的非挥发性存储器，其特征在于，所述保护层延伸至所述浮置栅极结构与所述选择栅极结构之间。
12.根据权利要求11所述的非挥发性存储器，其特征在于，所述保护层还延伸至所述选择栅极结构上方且覆盖部分所述选择栅极结构。
13.根据权利要求10所述的非挥发性存储器，其特征在于，还包括终止层，设置于所述保护层上且覆盖所述浮置栅极结构与所述选择栅极结构。
14.根据权利要求1所述的非挥发性存储器，其特征在于，所述浮置栅极结构包括：
浮置栅极，设置于所述基底上；以及
第一介电层，设置于所述浮置栅极与所述基底之间。
15.根据权利要求14所述的非挥发性存储器，其特征在于，所述浮置栅极包括单层的掺杂多晶硅层。
16.根据权利要求14所述的非挥发性存储器，其特征在于，所述浮置栅极不耦接至任何外部电压。
17.根据权利要求1所述的非挥发性存储器，其特征在于，所述选择栅极结构包括：
选择栅极，设置于所述基底上；以及
第二介电层，设置于所述选择栅极与所述基底之间。
18.根据权利要求17所述的非挥发性存储器，其特征在于，所述选择栅极耦接至外部电压。
19.根据权利要求17所述的非挥发性存储器，其特征在于，所述选择栅极结构还包括金属硅化物层，设置于所述选择栅极上。
20.根据权利要求1所述的非挥发性存储器，其特征在于，非挥发性存储器包括存储器阵列，且所述存储器阵列是以所述相邻两个存储单元作为基本单元重复排列而成。
CN201710377579.7A 2016-10-12 2017-05-25 非挥发性存储器 Active CN107946305B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662406968P 2016-10-12 2016-10-12
US62/406,968 2016-10-12

Publications (2)

Publication Number Publication Date
CN107946305A true CN107946305A (zh) 2018-04-20
CN107946305B CN107946305B (zh) 2021-02-26

Family

ID=61728639

Family Applications (4)

Application Number Title Priority Date Filing Date
CN201710235651.2A Active CN107946294B (zh) 2016-10-12 2017-04-12 静电放电电路
CN201710377579.7A Active CN107946305B (zh) 2016-10-12 2017-05-25 非挥发性存储器
CN201710917848.4A Active CN107945832B (zh) 2016-10-12 2017-09-30 非易失性存储器的控制电压搜寻方法
CN201710946826.0A Active CN107944301B (zh) 2016-10-12 2017-10-12 反熔丝物理不可复制电路以及相关控制方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201710235651.2A Active CN107946294B (zh) 2016-10-12 2017-04-12 静电放电电路

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN201710917848.4A Active CN107945832B (zh) 2016-10-12 2017-09-30 非易失性存储器的控制电压搜寻方法
CN201710946826.0A Active CN107944301B (zh) 2016-10-12 2017-10-12 反熔丝物理不可复制电路以及相关控制方法

Country Status (4)

Country Link
US (2) US10283511B2 (zh)
JP (2) JP6503395B2 (zh)
CN (4) CN107946294B (zh)
TW (4) TWI611645B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768373B (zh) * 2016-08-15 2022-05-10 华邦电子股份有限公司 存储元件及其制造方法
JP7114985B2 (ja) 2018-03-29 2022-08-09 スミダコーポレーション株式会社 コイル部品、電子機器、金属磁性粉末および支援装置
TWI669714B (zh) * 2018-05-29 2019-08-21 力旺電子股份有限公司 電壓控制裝置及記憶體系統
TWI782882B (zh) * 2018-06-01 2022-11-01 聯華電子股份有限公司 半導體裝置
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
US10839872B2 (en) * 2018-07-03 2020-11-17 Ememory Technology Inc. Random bit cell using an initial state of a latch to generate a random bit
US10797064B2 (en) * 2018-09-19 2020-10-06 Ememory Technology Inc. Single-poly non-volatile memory cell and operating method thereof
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US10770158B1 (en) * 2019-05-15 2020-09-08 Western Digital Technologies, Inc. Detecting a faulty memory block
US11031779B2 (en) * 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
TWI711240B (zh) * 2019-07-30 2020-11-21 長庚大學 寬能隙半導體元件於靜電放電與電磁脈衝之防護方法以及靜電放電與電磁脈衝之防護裝置
TWI785736B (zh) * 2020-11-16 2022-12-01 力旺電子股份有限公司 非揮發性記憶體之記憶胞

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040183124A1 (en) * 2003-03-20 2004-09-23 Powerchip Semiconductor Corp. Flash memory device with selective gate within a substrate and method of fabricating the same
CN102067235A (zh) * 2008-05-07 2011-05-18 奈米闪芯积体电路有限公司 以nand为基础的nmos nor闪存单元,以nand为基础的nmos nor闪存阵列及该单元和该阵列的形成方法
CN102498475A (zh) * 2009-07-10 2012-06-13 柰米闪芯积体电路有限公司 高速高密度以nand为基础的双晶体管-nor闪存的新构成
CN103311188A (zh) * 2012-03-12 2013-09-18 力旺电子股份有限公司 可编程可抹除的单一多晶硅层非挥发性存储器的制造方法
US20150069486A1 (en) * 2013-09-06 2015-03-12 SK Hynix Inc. Non-volatile memory device
CN104517966A (zh) * 2013-09-27 2015-04-15 力旺电子股份有限公司 单层多晶硅非易失性存储器单元

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861426B2 (ja) * 1996-12-27 2006-12-20 セイコーエプソン株式会社 半導体装置の保護回路
TW328231U (en) * 1997-09-05 1998-03-11 Song-Zhao He Thigh sporting exerciser
TW399206B (en) * 1998-05-15 2000-07-21 Vanguard Int Semiconduct Corp Anti-fuse programming and detection circuit
TW511268B (en) * 2000-04-21 2002-11-21 Winbond Electronics Corp Output buffer with excellent electrostatic discharge protection effect
JP2001358297A (ja) * 2000-06-14 2001-12-26 Nec Corp 静電保護回路
JP3678156B2 (ja) * 2001-03-01 2005-08-03 株式会社デンソー 静電気保護回路
JP4176481B2 (ja) * 2001-03-16 2008-11-05 サーノフ コーポレーション 混成した超低電圧電源を備えた、高速技術のための静電放電保護構造
KR100369361B1 (ko) * 2001-03-30 2003-01-30 주식회사 하이닉스반도체 실리사이드 정전방전보호 트랜지스터를 갖는 집적회로
JP2002313949A (ja) * 2001-04-13 2002-10-25 Fuji Electric Co Ltd 過電圧保護回路
US6744105B1 (en) 2003-03-05 2004-06-01 Advanced Micro Devices, Inc. Memory array having shallow bit line with silicide contact portion and method of formation
JP2005302850A (ja) 2004-04-08 2005-10-27 Renesas Technology Corp 半導体記憶装置
US7177190B2 (en) * 2004-11-26 2007-02-13 Aplus Flash Technology, Inc. Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications
US20060250581A1 (en) * 2005-05-03 2006-11-09 Eastman Kodak Company Display apparatus using LCD panel
ITRM20050310A1 (it) * 2005-06-15 2006-12-16 Micron Technology Inc Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash.
US7277348B2 (en) * 2005-12-12 2007-10-02 Klp International, Ltd. Memory cell comprising an OTP nonvolatile memory unit and a SRAM unit
CN1983306A (zh) * 2005-12-14 2007-06-20 晨星半导体股份有限公司 非挥发性内存的操作方法及其相关电路
KR100742284B1 (ko) * 2006-02-09 2007-07-24 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
CN100568393C (zh) * 2006-06-14 2009-12-09 国际商业机器公司 数据存储装置、数据存储方法以及数据读取方法
JP4855851B2 (ja) * 2006-07-03 2012-01-18 株式会社東芝 半導体記憶装置
TWI378457B (en) * 2007-06-21 2012-12-01 Sandisk Corp Non-volatile storage system with intelligent control of program pulse duration and method thereof
US7599225B2 (en) * 2007-07-13 2009-10-06 Macronix International Co., Ltd. Method of programming and erasing a non-volatile memory array
KR101039856B1 (ko) * 2007-11-29 2011-06-09 주식회사 하이닉스반도체 정전기 방전 회로
WO2009151894A1 (en) * 2008-06-12 2009-12-17 Sandisk Corporation Nonvolatile memory and method with index programming and reduced verify
KR101532584B1 (ko) 2009-01-30 2015-06-30 삼성전자주식회사 비휘발성 메모리 장치, 및 그의 프로그램 방법
JP2010225930A (ja) * 2009-03-24 2010-10-07 Toshiba Corp Ｅｓｄ保護回路
KR101012982B1 (ko) * 2009-06-30 2011-02-10 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
US8223556B2 (en) * 2009-11-25 2012-07-17 Sandisk Technologies Inc. Programming non-volatile memory with a reduced number of verify operations
FR2956246B1 (fr) * 2010-02-08 2013-11-01 St Microelectronics Rousset Circuit integre muni d'une protection contre des decharges electrostatiques
US8369154B2 (en) 2010-03-24 2013-02-05 Ememory Technology Inc. Channel hot electron injection programming method and related device
US8130551B2 (en) * 2010-03-31 2012-03-06 Sandisk Technologies Inc. Extra dummy erase pulses after shallow erase-verify to avoid sensing deep erased threshold voltage
US8868923B1 (en) * 2010-07-28 2014-10-21 Sandia Corporation Multi-factor authentication
US8383475B2 (en) * 2010-09-23 2013-02-26 Globalfoundries Singapore Pte. Ltd. EEPROM cell
US8902627B1 (en) * 2011-02-24 2014-12-02 Impinj, Inc. RFID IC with tunneling-voltage profile calibration
JP2012195432A (ja) * 2011-03-16 2012-10-11 Toshiba Corp 半導体集積回路
US8389358B2 (en) * 2011-07-22 2013-03-05 United Microelectronics Corp. Manufacturing method and structure of non-volatile memory
KR101785448B1 (ko) * 2011-10-18 2017-10-17 삼성전자 주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
CN103151346B (zh) * 2011-12-07 2016-11-23 阿尔特拉公司 静电放电保护电路
CN107424988B (zh) * 2012-03-26 2021-02-02 英特尔移动通信有限责任公司 Esd保护方法和esd保护电路
US9356443B2 (en) * 2012-07-31 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. ESD clamp for multiple power rails
US8741713B2 (en) * 2012-08-10 2014-06-03 International Business Machines Corporation Reliable physical unclonable function for device authentication
CN103700403B (zh) * 2012-09-27 2017-07-18 扬州稻源微电子有限公司 射频识别标签芯片的存储器读取电路
CN103700404A (zh) * 2012-09-27 2014-04-02 扬州稻源微电子有限公司 Eeprom的擦写操作方法、擦写控制电路以及rifd标签芯片
US9440086B2 (en) * 2013-09-11 2016-09-13 Medtronic, Inc. Optimized flash memory device for miniaturized devices
KR102118979B1 (ko) * 2013-09-13 2020-06-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9171628B2 (en) * 2014-03-13 2015-10-27 Macronix International Co., Ltd. Incremental step pulse programming (ISPP) scheme capable of determining a next starting pulse based on a current program-verify pulse for improving programming speed
CN104167223A (zh) * 2014-07-31 2014-11-26 中山大学 一种对eeprom实现稳压的方法及eeprom器件
US9362001B2 (en) * 2014-10-14 2016-06-07 Ememory Technology Inc. Memory cell capable of operating under low voltage conditions
CN105632543B (zh) * 2014-11-21 2018-03-30 松下知识产权经营株式会社 具有防篡改性的非易失性存储装置及集成电路卡
US9564216B2 (en) * 2015-01-30 2017-02-07 Macronix International Co., Ltd. Stress trim and modified ISPP procedures for PCM
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN105138870B (zh) * 2015-10-08 2018-09-07 浪潮(北京)电子信息产业有限公司 一种芯片合法性鉴别方法及装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040183124A1 (en) * 2003-03-20 2004-09-23 Powerchip Semiconductor Corp. Flash memory device with selective gate within a substrate and method of fabricating the same
CN102067235A (zh) * 2008-05-07 2011-05-18 奈米闪芯积体电路有限公司 以nand为基础的nmos nor闪存单元,以nand为基础的nmos nor闪存阵列及该单元和该阵列的形成方法
CN102498475A (zh) * 2009-07-10 2012-06-13 柰米闪芯积体电路有限公司 高速高密度以nand为基础的双晶体管-nor闪存的新构成
CN103311188A (zh) * 2012-03-12 2013-09-18 力旺电子股份有限公司 可编程可抹除的单一多晶硅层非挥发性存储器的制造方法
US20150069486A1 (en) * 2013-09-06 2015-03-12 SK Hynix Inc. Non-volatile memory device
CN104517966A (zh) * 2013-09-27 2015-04-15 力旺电子股份有限公司 单层多晶硅非易失性存储器单元

Also Published As

Publication number Publication date
TW201814581A (zh) 2018-04-16
JP2018064082A (ja) 2018-04-19
CN107944301A (zh) 2018-04-20
CN107946305B (zh) 2021-02-26
US20180102174A1 (en) 2018-04-12
CN107945832A (zh) 2018-04-20
US10083975B2 (en) 2018-09-25
JP6503395B2 (ja) 2019-04-17
JP2018082429A (ja) 2018-05-24
CN107946294B (zh) 2020-10-27
JP6550664B2 (ja) 2019-07-31
CN107945832B (zh) 2020-06-02
TW201814716A (zh) 2018-04-16
US20180102376A1 (en) 2018-04-12
TWI611645B (zh) 2018-01-11
TWI637491B (zh) 2018-10-01
TWI643090B (zh) 2018-12-01
CN107944301B (zh) 2020-02-07
TWI621124B (zh) 2018-04-11
TW201814996A (zh) 2018-04-16
CN107946294A (zh) 2018-04-20
TW201824522A (zh) 2018-07-01
US10283511B2 (en) 2019-05-07

Similar Documents

Publication Publication Date Title
CN107946305A (zh) 非挥发性存储器
US7309885B2 (en) PRAMs having a plurality of active regions located vertically in sequence and methods of forming the same
US7586135B2 (en) Multilevel integrated circuit devices and methods of forming the same
CN100541762C (zh) 在存储器单元中形成沟槽和接触的方法
CN106133840B (zh) 存储器阵列及形成存储器阵列的方法
US11062989B2 (en) Assemblies which include wordlines over gate electrodes
US7183606B2 (en) Flash memory cell and manufacturing method thereof
CN103594475B (zh) 半导体器件及其制造方法
JP2004119958A (ja) １ｔ１ｒ型抵抗メモリアレイを製造する方法
US8058734B2 (en) Semiconductor device and method of manufacturing the same
CN101443902A (zh) 用于在形成快闪存储器装置期间形成位线触点及位线的方法，及包括所述位线及位线触点的装置
CN110520985A (zh) 三维存储器件的互连结构
US9627498B2 (en) Contact structure for thin film semiconductor
CN203760476U (zh) 半导体器件
CN101252116B (zh) 互连结构及制造该互连结构的方法
CN110021520A (zh) 制造集成电路器件的方法
CN108878359A (zh) 用于形成垂直沟道器件的方法
CN101236927B (zh) 自行对准接触窗及其制造方法
US6211074B1 (en) Methods and arrangements for reducing stress and preventing cracking in a silicide layer
JP4459955B2 (ja) ビット線構造およびその製造方法
US20230380173A1 (en) Semiconductor memory device
CN105788632A (zh) 记忆体结构与记忆体电路
US10770512B1 (en) Stacked resistive random access memory with integrated access transistor and high density layout
CN101452889A (zh) 非易失性存储器的制造方法
CN107978602A (zh) 非挥发性存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant