TW202238852A - 半導體裝置 - Google Patents

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Abstract

一種記憶體系統具有一個包含多數記憶體單元的記憶體陣列。記憶體單元中的每一者具有一個電晶體，電晶體分別串聯耦接至第一電容和第二電容。記憶體系統具有操作性耦接至記憶體陣列的一個身分認證電路。身分認證電路可以根據記憶體單元各自的邏輯狀態產生一個物理不可仿製功能（physically unclonable function, PUF）特徵，其中每個記憶體單元的邏輯狀態根據相應的第一電容或相應的第二電容的先發崩潰判定。

Description

半導體記憶體裝置及其製造方法
無。
隨著利用積體電路以提供為著各種應用之不同資訊形式的電子裝置的使用增加，對於僅讓許可的裝置存取儲存在電子裝置中的敏感及/或重要資訊並以此來充分保護該資料的需求亦增加。實際應用的例子包含裝置的身分認證、保護裝置中的機密資料以及維護二或多個裝置間的通訊。
無。
以下揭示內容提供許多不同實施例或實例，以便實施所提供的標的之不同特徵。下文描述部件及佈置之特定實例以簡化本案。當然，這些僅為實例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包含以直接接觸形成第一特徵與第二特徵的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述的各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語（諸如「之下」、「下方」、「下部」、「上方」、「上部」、「頂部」、「底部」及類似者）來描述諸圖中所圖示一個元件或特徵與另一元件（或多個元件）或特徵（或多個特徵）的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。裝置可經其他方式定向（旋轉90度或處於其他定向上）且因此可類似解讀本文所使用的空間相對性描述詞。
物理不可仿製功能（physically unclonable function, PUF）通常被用在身分認證及不需要維護電子抹除式可複寫唯讀記憶體(electrically erasable programmable read-only memory, EEPROMs)及/或其他昂貴的硬體(例如帶後備電池的靜態隨機存取記憶體(battery-backed static random-access memory))的私鑰儲存。PUF從積體電路(integrated circuit, IC)的物理特徵提取機密，而非將機密儲存在數位記憶體中。PUF是源自「即使使用相同的生產流程來製造IC，每個IC可能還是會因為生產變異性和另一個IC有些微差異」的想法。PUF利用此變異性提取每個IC不同於其他IC的「機密」資訊，例如矽生物識別(silicon biometric)。這種機密資訊通常被稱為IC的 「PUF特徵」。此外，由於PUF特徵是由生產變異性造成，任何人即使具有IC設計的完整知識也無發生產出兩個一模一樣的IC。一個IC上有不同種類的變異性可用來定義這種特徵，例如閘延遲、電源開啟狀態的記憶體裝置及/或任何IC的物理特徵變異。
本案的實施例提供多種系統和方法來為一個包含許多記憶體單元的記憶體裝置產生至少一位元的PUF特徵(有時也稱作一PUF位元)，其中每個記憶體單元包含一對電容。根據不同實施例，雖然這對電容尺寸及材質相同，但當同時施加相同大小的編程電壓時，其中一個電容會優先於另一個電容因編程電壓崩潰。藉由判斷哪個電容優先崩潰， 本案所揭示與記憶體裝置結合的系統可以為記憶體裝置產生一個PUF位元。在所有記憶體單元上應用同樣方式，本案所揭示系統可以為特定記憶體裝置產生獨一無二的PUF特徵。此外，本案提供製造針對產生足夠多的PUF位元之高密集製造記憶體裝置的方法的不同實施例，這些方法的實施力避免記憶體裝置遭竄改或非認證存取。
第1圖根據一些實施例繪示記憶體系統100。在第1圖所繪示的實施例中，記憶體系統00 包含記憶體陣列102、列解碼器104、行解碼器106、輸入/輸出 (input/output, I/O)電路108、身分認證電路110 及控制邏輯電路112。雖未繪示於第1圖中，但記憶體系統100的所有部件都可相互耦接以及和控制邏輯電路112 耦接。雖然在第1圖所繪示的實施例中，為了清楚呈現而將每個部件以個別方塊顯示，在一些其他實施例中，部分或所有第1圖中的部件可以結合在一起。例如記憶體陣列 102 可以包含一個嵌入的身分認證電路如身分認證電路110。
記憶體陣列102是用來儲存資料的硬體部件。在一態樣中，記憶體陣列102以一個半導體記憶體裝置呈現。記憶體陣列102包含複數記憶體單元 (或儲存元件) 103。記憶體陣列102包含每一個在第一方向(例如X方向)延伸的列R 1、R 2、R 3至R M以及每一個在第二方向(例如Y方向)延伸的行C 1、C 2、C 3至C N。每個行/列可以包含一或多個導電結構。在一些實施例中，每個記憶體單元103被設置在對應的列跟行的交點上，且可根據行跟列的電壓及流經個別導電結構的電流進行操作。
在一些實施例中，每個記憶體單元103 包含一個串聯耦接至一對電容的電晶體。電晶體可以被導通/關斷來使能/禁能對電容的一存取操作(例如編程、讀取)。舉例而言，一但使能存取操作，這對電容可以同時被編程。這對電容中的一者可以隨機地較另一個快崩潰，因此記憶體單元的邏輯狀態可以依據這對電容何者較先崩潰來判定。這樣隨機判定的記憶體邏輯狀態可作為PUF特徵的基礎。記憶體單元103配置和操作的細節以及其產生PUF特徵的應用將在以下討論，參考第2圖至第4圖。
列解碼器104是一個可接收記憶體陣列102的一個列位址並認定在該列位址的導電結構(例如字元線)的硬體部件。行解碼器106是一個可接收記憶體陣列 102的一個行位址並認定在該行位址的一或多個導電結構(例如一對來源線)的硬體部件。I/O 電路108是一個可存取(例如讀取、編程)每一個被列解碼器104和行解碼器106認定的記憶體單元103的硬體部件。身分認證電路110是一個可以根據I/O電路108所讀取到的記憶體單元個別邏輯狀態來產生PUF特徵的硬體部件。控制邏輯電路112是一個可控制與其耦接之部件(例如記憶體陣列102至身分認證電路110)的硬體部件。下文的第2圖至第4圖詳細描述了記憶體系統 100 的配置和運作。
第2圖根據一些實施例繪示記憶體單元103的示例性的電路圖。第2圖繪示了記憶體單元 103A 跟記憶體單元 103B。在一個實施例中，記憶體單元103A 跟記憶體單元103B可以被設置在記憶體陣列 102 (第1圖)其中的一個行和分別兩個列上。在另一個實施例中，記憶體單元103A 跟記憶體單元103B可以被設置在記憶體陣列 102 (第1圖)其中的一個列和分別兩個行上，下文將更詳細的討論。
在不同的實施例中，每一個記憶體單元 103 具有一個電晶體，串聯耦接至兩個電容。例如，一個記憶體單元103A有一個電晶體202A、一個電容204A和一個電容206A，其中電晶體202A分別和電容204A和206A串聯耦接；一個記憶體單元103B有一個電晶體202B和一個電容204B和一個電容206B，其中電晶體202B分別和電容204B和206B串聯耦接。具體而言，電晶體202A和202B各有一個第一汲/源極端(例如第2圖上標註為「X」的節點)，共同連接至一個第一存取線，如位元線，以下稱為「共同位元線(common bit line, C_BL)」，又各有一個第二源/汲極端(例如第2圖上標註為「Y」的節點)分別連接至一對電容。電晶體202A的這個第二源/汲極端連接至電容204A和206A各自的第一端，同時它們的第二端分別連接至第二和第三存取線(例如來源線，以下稱為「
Figure 02_image005
」和「
Figure 02_image007
」)。而電晶體202B的這個第二源/汲極端連接至電容204B和206B各自的第一端，同時它們的第二端分別連接至同樣的第二存取線(
Figure 02_image005
)和第三存取線(
Figure 02_image007
)。此外，電晶體202A和202B分別連接至一個第四字元線(例如字元線，以下稱為「
Figure 02_image009
」)和一個第五字元線(例如字元線，以下稱為「
Figure 02_image011
」)並且分別由字元線
Figure 02_image009
和
Figure 02_image011
這兩者控制(例如閘控)。
在每個電容(例如電容204A、204B、206A和206B)的第一端和第二端之間存在介電薄膜。介電薄膜材質的示例包含但不限於: 氧化矽、二氧化矽、氧化鋁、氧化鉿、氧化鉭、氧化鋯(ZrO)、二氧化鈦、鉿氧化物(HfOx)、高介電常數介電質等。高介電常數介電質的示例包含但不限於: 二氧化鋯、二氧化鉿、矽酸鋯、矽酸鉿等。在至少一個實施例中，記憶體單元103的電晶體和電容對在後段 (back-end-of-line, BEOL)製程中形成在半導體基板上，如此一來本案所揭示記憶體系統 100 便可以和現存的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor, CMOS)製程技術相容。第7圖至第18圖描述更多本案所揭示記憶體單元103的示例性的結構和示例性的製造程序。
根據本案的一些實施例，記憶體單元103中的每一者可藉由導通對應的電晶體進行存取。響應於電晶體導通，電容會同時被施加一個相對高電位的電壓(有時被稱作編程電壓)。由於製程變異性，即使這兩個電容以相同材質(例如相同的介電薄膜)及相同的尺寸製造，其中一個電容的介電薄膜會較另一個電容的介電薄膜先崩潰。一但其中一個電容發生崩潰，連接電容和電晶體的共同節點(例如第2圖中的節點Y)會出現瞬間的電壓上升。因此記憶體單元可以被「隨機地」編程第一邏輯狀態或第二邏輯狀態。記憶體單元被編程第一邏輯狀態還是第二邏輯狀態可對應至哪個電容先崩潰，藉由進一步的讀取程序可以判斷之。舉例而言，藉由同時施加一個相對低電位的電壓(有時稱為讀取電壓)在兩個電容上，可觀測到的讀取電壓下降會發生在崩潰的電容上，同時施加在未崩潰的電容上的讀取電壓基本上維持不變。PUF特徵可藉由每個記憶體單元上這樣隨機編程的邏輯狀態產生。
第3圖根據一些實施例繪示了一些施加或出現在一或多個記憶體單元(例如第2圖中的103A和103B)的示例性的訊號的波型。舉例而言，這些訊號包括: 一個施加在來源線
Figure 02_image005
上的電壓訊號、一個施加在來源線
Figure 02_image007
上的電壓訊號、一個施加在節點Y上的電壓訊號、一個施加在字元線
Figure 02_image009
的電壓訊號、一個施加在字元線
Figure 02_image011
上的電壓訊號及一個出現在共同位元線C_BL上的電壓訊號。這些訊號的波型在至少一次的編程和讀取程序後會隨時間變化(如第3圖所示)。編程及讀取程序的操作由一或多個記憶體系統100(第1圖)的部件執行，因此下文亦會提及第1圖中的部件。
在第3圖的示例中，記憶體單元103A被選作編程對象而記憶體單元103B則沒有。為選擇記憶體單元103A為編程對象，I/O電路108(第1圖)可通過列解碼器104和行解碼器106提供一個足夠高的電壓(邏輯高電壓)施加在字元線
Figure 02_image009
上(因此電晶體202A導通)，同時提供一個邏輯低電壓施加在字元線
Figure 02_image011
上(因此電晶體202B關斷)如第3圖所示。雖然電晶體202A在此階段導通，共用位元線C_BL被施加一個邏輯低電壓且電容204A及206A兩者皆未崩潰。因此，節點Y上的訊號保持邏輯低狀態。
接著，響應於導通電晶體202A，I/O電路108可同時提供一個相對高電壓(high voltage, HV)施加在來源線
Figure 02_image005
和
Figure 02_image007
上來編程電晶體202A。在施加高電壓HV一段特定時間後，其中一個電容(例如電容204A)發生崩潰，使得連接崩潰電容204A的來源線
Figure 02_image005
上的訊號瞬間降低，如第3圖中標註「崩潰」部分所示。崩潰的發生可使一些施加在來源線
Figure 02_image005
上的電壓通過崩潰的電容204A出現在節點Y上，如箭號301所示。在節點Y上的該電壓訊號可能突然上升，其可造成該共用位元線C_BL上的電壓訊號相應的突然上升(通過導通的電晶體202A)，如箭號303所示。
在一些實施例中，I/O電路108可以偵測節點Y及/或共用位元線C_BL上電壓訊號這樣的突發上升。藉由偵測突發上升，操作性耦接至I/O電路108的控制邏輯電路112(第1圖)可以判斷被選擇的記憶體單元是否被成功且隨機的編程一個邏輯狀態。
接著，I/O電路108同時提供一個相對高電壓HV低的電壓(Vread)施加在來源線
Figure 02_image005
和
Figure 02_image007
上來讀取電晶體202A。當電容204A崩潰(且電容206A基本保持完好)時，一個電壓降(ΔV)會發生在來源線
Figure 02_image005
，同時來源線
Figure 02_image007
上的電壓訊號和Vread基本保持相同。I/O電路108可偵測這樣發生在來源線
Figure 02_image005
和
Figure 02_image007
中的一者的電壓下降，使控制邏輯電路112得以判斷電容204A和電容206A中何者發生崩潰。舉例而言，當電壓降ΔV發生在來源線
Figure 02_image005
上，控制邏輯電路112可以判定與來源線
Figure 02_image005
連接的電容204A已崩潰。而當電壓降ΔV發生在來源線
Figure 02_image007
上，控制邏輯電路112可以判斷與來源線
Figure 02_image007
連接的電容206A已崩潰。類似於編程程序，來源線
Figure 02_image005
和
Figure 02_image007
中的一者上的電壓降可反應在節點Y(箭號305)上，並緊接著反應在共同位元線C_BL(箭號 307)上。
一但判斷出被選擇的記憶體單元中的哪一個電容已崩潰，控制邏輯電路112可以判斷邏輯狀態已被「隨機地」編程進記憶體單元。舉例而言，當連接至來源線
Figure 02_image005
的電容已崩潰，控制邏輯電路112可以判斷編程邏輯狀態為邏輯0。而當連接至
Figure 02_image007
的電容已崩潰，控制邏輯電路112可以判斷編程邏輯狀態為邏輯1。控制邏輯電路112可以提供這樣的邏輯狀態給身分認證電路110來產生一位元的PUF特徵(PUF 位元)。在一些實施例中，控制邏輯電路112可以將所有記憶體單元的邏輯狀態整體地提供給身分認證電路110來產生複數位元的PUF特徵。
第4圖根據一些實施例繪示為一個電晶體和一對電容組成的記憶體單元產生物理不可仿製功能(physically unclonable function, PUF)特徵的方法400的示性的流程圖。方法400的操作由第1圖至第3圖中的一或多個部件執行。為方便討論，以下方法400的實施例一併描述在第1圖至第3圖。此處繪示的方法400實施例僅是範例，因此任何不同的操作若被省略、重新排列及/或增加，仍然保持在本案的範圍之內。
方法400以編程程序中的操作402作為開始。具體而言，操作402包含: 選擇位元線的操作404、同時施加一個高編程電壓(HV)在來源線
Figure 02_image005
和
Figure 02_image007
上的操作406及認定一個字元線的操作408。值得注意，操作404至408的順序若變動仍然屬於本案的範疇。舉例而言，操作408可能優先於操作404和406被執行。
首先說明操作404，控制邏輯電路112可提供一行位址給行解碼器106來選擇記憶體陣列102中的行C 1至行C N中的一者。一但選擇了一行，I/O電路108可提供一個電壓(例如邏輯低電壓)給設置在所選擇的行上的一個位元線，例如第2圖上的共同位元線C_BL。其次說明操作406，基於被選擇的行，I/O電路108可提供高電壓HV給設置在所選擇的行上的一個或複數
Figure 02_image005
和一個或複數
Figure 02_image007
，例如第2圖上的兩個
Figure 02_image005
和兩個
Figure 02_image007
。接著說明操作408，控制邏輯電路112可提供一個列位址給列解碼器來選擇記憶體陣列102中的列R1至列RM其中之一。一但選擇了一列，I/O電路108可提供一個電壓(例如邏輯低電壓)給設置在所選擇的列上的一個字源線，例如第2圖上的字源線
Figure 02_image009
。如此一來便可寫入設置在被選擇的行和列的交點上的記憶體單元。
接著，方法400進行操作410來判定記憶體單元中的兩個電容之一是否崩潰(即編程)。若判定為是，則方法400進行讀取程序的操作412；若判定為否，則方法400進行操作402再次執行寫入程序。在一些實施例中，I/O電路108可藉由偵測所選記憶體單元及/或所選位元線上共同連接電容對和電晶體的節點是否有電壓上升，來判定崩潰是否發生在其中一個電容上，如同第3圖所示(例如箭號301和303)。
操作412更包含: 選擇位元線和字元線的操作414、同時施加一相對低電壓 (Vread )在來源線
Figure 02_image005
和
Figure 02_image007
的操作416、感測來源線
Figure 02_image005
和
Figure 02_image007
何者出現訊號降低(例如電壓降ΔV)的操作418及產生一PUF位元的操作420。
首先說明操作414，控制邏輯電路112可提供一個行位址給行解碼器106來選擇記憶體陣列102上的行C 1至行C N中的一者，並提供一個列位址給列解碼器104來選擇記憶體陣列102上的列R1至列RM中的一者。在一些實施例中，操作414認定的行跟列可能分別與操作404認定的行和操作408認定的列相同。其次說明操作416，基於所選的行，I/O 電路108可提供Vread給設置在所選的行上的一或複數來源線
Figure 02_image005
和一或複數來源線
Figure 02_image007
，例如第2圖上的兩個
Figure 02_image013
和兩個來源線
Figure 02_image007
。而基於所選的列，I/O 電路108可提供一個邏輯高電壓給設置在所選列上的一個字元線，例如第2圖上的字元線
Figure 02_image009
。因此只有記憶體單元103A可以被讀取。接著在操作418中，I/O電路108可以偵測連接至記憶體單元103A的來源線
Figure 02_image005
和
Figure 02_image007
何者出現一訊號降低(例如第3圖所示的電壓降ΔV)。最後，控制邏輯電路112可以藉由來源線
Figure 02_image005
和
Figure 02_image007
兩者之一何者發生訊號降低的偵測結果來判定編程進記憶體單元103A的邏輯狀態為何，並提供這個邏輯狀態給身分認證電路110來產生一個PUF位元(操作420)。
第5圖根據一些實施例繪示一個記憶體陣列102局部的示例性的電路圖。第5圖所繪的示例呈現記憶體陣列的八個記憶體單元: 103A、103B、103C、103D、103E、103F、103G和103H。值得注意，不管記憶體陣列有多少記憶體單元皆屬於本案的範疇。
如第1圖所示，記憶體陣列102的記憶體單元103被形成在數個行及數個列上，形成一個陣列。舉例而言，一組記憶體單元會被設置在其中一列上，而這組記憶體單元中的每一者會一一被設置在個別的行上。換言之，每個記憶體單元都會被設置在一行及一列的交點上。
在第5圖的示例中，記憶體單元103A(類似於第2圖中的記憶體單元103A)被設置在第一行C 1和第一列R 1的交點上；記憶體單元103B(類似於第2圖中的記憶體單元103B)被設置在第一行C 1和第二列R 2的交點上；記憶體單元103C被設置在第一行C 1和第三列R 3的交點上；記憶體單元103D被設置在第一行C 1和第四列R 4的交點上；記憶體單元103E被設置在第二行C 2和第一列R 1的交點上；記憶體單元103F被設置在第二行C 2和第二列R 2的交點上；；記憶體單元103G被設置在第二行C 2和第三列R 3的交點上；記憶體單元103H被設置在第二行C 2和第四列R 4的交點上。第一行C 1包含一個共同位元線
Figure 02_image015
、一個第一來源線
Figure 02_image017
及一個第二來源線
Figure 02_image019
；第二行C 2包含一個一般位元線
Figure 02_image021
、一個第一來源線
Figure 02_image023
及一個第二來源線
Figure 02_image025
；第一列R 1包含一個字元線
Figure 02_image009
；第二列R 2包含一個字元線
Figure 02_image011
；第三列R 3包含一個字元線
Figure 02_image027
；第四列R 4包含一個字元線
Figure 02_image029
。
更具體而言，每一列的字元線(例如字元線
Figure 02_image009
、
Figure 02_image011
、
Figure 02_image031
、
Figure 02_image029
)一般連接至該列上記憶體單元各自電晶體的閘極端；每一行的共同位元線(例如
Figure 02_image015
、
Figure 02_image021
)一般連接至該列上記憶體單元各自電晶體的源/汲極端中的一者；每一行的第一來源線(例如來源線
Figure 02_image017
、
Figure 02_image023
)一般連接至該列上記憶體單元各自第一電容的其中一端；每一行的第二來源線(例如來源線
Figure 02_image019
、
Figure 02_image025
)一般連接至該列上記憶體單元各自第二電容的其中一端。舉例而言，記憶體單元103A的電晶體202A的閘極端和記憶體單元103B的電晶體202B的閘極端分別和字元線
Figure 02_image009
和
Figure 02_image011
相連。電晶體202A和電晶體202B中的每一者的源/汲極端中的一者一般連接至共同位元線
Figure 02_image015
(同時另一個源/汲極端連接至相應的電容對，例如(電容206A和204A)、(電容206B和204B))；電容206A和電容206B兩者各自的一端一般連接至
Figure 02_image019
(同時另一端連接至相應的電晶體)；電容204A和電容204B兩者各自的一端一般連接至
Figure 02_image017
(同時另一端連接至相應的電晶體)。
值得注意，位元/來源線不一定要設置在記憶體陣列的行上，字元線也不一定要設置在記憶體陣列的列上。舉例而言，在一些實施例中，一般位元線和來源線對可能設置在記憶體陣列的列中相應的一列，且字元線可能布置在同一個記憶體陣列的行中相應的一行，同時屬於本案的範圍。
第6A圖繪示一個包含數個上述所揭示記憶體單元130的示例性的記憶體裝置600的透視圖。舉例而言，記憶體裝置600包含排列在記憶體陣列的兩列和一行上的記憶體單元130A和130B(第5圖)。第6B圖繪示了另一包含數個上述所揭示記憶體單元130的示例性的記憶體裝置650的透視圖。該記憶體裝置600和650基本上相同，除了它們的一些元件的垂直上相反設置，這將在下面進一步詳細討論。
首先參考第6A圖，記憶體裝置600包含一個第一絕緣層602與分別沿一個橫軸方向（例如，X方向）穿過第一絕緣層602的兩個金屬結構604和606。這樣的兩個金屬結構604和606彼此平行並分隔（隔離）。在金屬結構604和606上，設置一個閘極電介層608，其被半導體薄膜610進一步覆蓋。一個第二絕緣層602被設置在半導體薄膜610上。多個導電結構612、614、616、618和620被嵌入這樣的第二絕緣層602。導電結構612至620中的每一者皆可以沿一個縱軸方向（例如，Z方向）延伸，並具有一定的高度，例如，大約等於第二絕緣層602的厚度。此外，導電結構620可以橫向穿過第二絕緣層602的中間部分（例如，沿X方向），而導電結構612至618中的每一者則分別設置在第二絕緣層602的角落部分。記憶體裝置600還包括介電薄膜613、615、617和619。每個介電薄膜可以安插在導電結構612至618其中一個和第二絕緣層602之間。例如，在被嵌入第二絕緣層602內時，介電薄膜613可以包裹（例如，接觸）導電結構612的底面和側面，使其頂面暴露出來以便進一步連接。
根據本案的一些實施例，再次參考第5圖，金屬結構604和606可以分別作為閘控記憶體單元103A的電晶體202A的字元線
Figure 02_image009
和閘控記憶體單元103B的電晶體202B的字元線
Figure 02_image011
。或者說，金屬結構604和606可以分別作為電晶體202A和202B的閘極端。閘極電介質和電晶體202A的通道可以分別由閘極電介層608的第一部分（例如，相對於虛線601的左側部分）和半導體薄膜610的第一部分（例如，相對於虛線601的左側部分）形成; 並且閘極電介質和電晶體202A的通道可以分別由閘極電介層608的第二部分（例如，相對於虛線601的右側部分）和半導體薄膜610的第二部分（例如，相對於虛線601的右側部分）形成。
此外，半導體薄膜610的中間（或共同）部分與導電結構620接觸，其可如共同位元線
Figure 02_image015
運作。半導體薄膜610的第一(左側)部分耦接至導電結構612和616，它們可以分別作為(連接至)來源線
Figure 02_image017
和
Figure 02_image019
；半導體薄膜610的第二(右側)部分耦接至導電結構614和618，它們可以分別作為(連接至)來源線
Figure 02_image017
和
Figure 02_image019
。因此，電介薄膜613和617可分別作為電容204A和206A的「可崩潰」電介薄膜; 電介薄膜615和619可分別作為電容204A和206A的「可崩潰」電介薄膜。在一些實施例中，導電結構612、614、616和618可各自作為電容204A、204B、206A和206B的其中一個端，而每一個電容的另一(例如虛擬)端可以由耦接至(例如，垂直設置在下面)導電結構612、614、616、618和半導體通道610相應的部分形成。
接著參考第6B圖，記憶體裝置650和記憶體裝置600基本上相同。例如，金屬結構604和606被設置在閘極介電層608/半導體層610和導電結構612、614、616、618、620相對的那一側。然而，導電結構610、614、616、618、620可以首先在絕緣層602內形成。在導電結構612、614、616、618、620上，半導體層610和閘極介電層608依序形成。在閘極介電層608上，金屬結構604和606接著形成在另一絕緣層602內。記憶體裝置650的部件個別的功能應與記憶體裝置600(如第6A圖所示)相同，因此不再討論。
第7圖根據一或多個實施例，繪示了一個形成記憶體裝置的方法700的流程圖。方法700中的至少一些操作(或步驟)可以用來生產有多個設置在多個列和多個行上的記憶體單元130的記憶體裝置800(例如第5圖的103A到103H)。記憶體裝置800可能和第6A圖的記憶體裝置600相似(或包含)。然而，值得注意記憶體裝置800可依照記憶體裝置650的設置形成，同時屬於本案的範圍。
方法700僅是一個示例，並不意圖限制本案。因此應當理解在第7圖的方法700之前、之間和之後可提供更多操作，並且一些其它操作可能僅在此簡要描述。在一些實施例中，方法700的操作可能和第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖和第18圖中示例性的記憶體裝置800在各個生產階段的透視圖有關，這將在下面進一步詳細討論。
在此簡要概述方法700。方法700開始於操作702，在一個蝕刻停止層上形成一個第一絕緣層。方法700繼續於操作704，圖形化第一絕緣層。方法700繼續於操作706，形成多個金屬結構。方法700繼續於操作708，形成一個閘極介電層和一個半導體層。方法700繼續於操作710，圖形化半導體層並形成多個半導體薄膜。方法700繼續於操作712，形成一個第二絕緣層。方法700繼續於操作714，形成多個穿過第二絕緣層的第一凹槽。方法700繼續於操作716，在這些第一凹槽內形成多個第一導電結構。方法700繼續於操作718，形成多個穿過第二絕緣層的第二凹槽。方法700繼續於操作720，在這些第二凹槽內形成多個第二導電結構。方法700繼續於操作722，形成多個互連結構。
對應於第7圖的操作702，第8圖根據一些實施例繪示在多個生產階段之一中的記憶體裝置800的透視圖，包含: 一個第一絕緣層808形成在一個蝕刻停止層(etch stop layer, ESL)806上，該蝕刻停止層806形成在一金屬化層804上，以及該金屬化層804形成在一半導體基板802上。
基板802可能是一個半導體基板，像是一塊半導體、一個絕緣層上覆半導體(semiconductor-on-insulator, SOI)基板等，其可能為摻雜(例如和p型或n型摻雜)或未摻雜。基板802可能是一個晶圓如矽晶圓。一般而言，一個SOI基板包含一層形成在一個絕緣層上的一種半導電材料。該絕緣層可能是: 埋入氧化物(buried oxide, BOX)層、氧化矽層等。該絕緣層被設置在一個基板上，通常是一個矽或玻璃基板。其他基板如多層或梯度基板同樣可能被使用。在一些實施例中，基板802的半導電材料可能包含: 矽、鍺、半導體化合物(包含碳化矽、鎵砷化物、磷化鎵、磷化銦、砷化銦及/或銻化銦)、半導體合金(包含鍺化矽(SiGe)、 磷砷化鎵(GaAsP)、 砷化鋁銦(AllnAs)、砷化鋁鎵 (AlGaAs),、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或磷砷化銦鎵(GaInAsP))或其中的組合。其他的材料同樣屬於本案的範圍。
金屬化層804可能包含設置在一個層間介電 (interlayer dieletric, ILD)材料或一個金屬間介電質(intermetal dieletric, IMD)材料中的複數相連結構。這樣的相連結構可電性連接至形成在基板802的一個主要面上的一或多個裝置部件(例如電晶體)。一般而言，這些電晶體的製造有時被稱為前段(front-end-of-line, FEOL)製程，而金屬化層804(和其上的層)的製造有時被稱為後段(back-end-of-line, BEOL)製程。在一些實施例中，金屬化層804可以是選擇性的。換言之，蝕刻停止層 806 (將在後面討論) 直接在前段製程中，形成在電晶體上。
蝕刻停止層 806可能(例如保形地)形成在金屬化層804的頂面，其中金屬化層804包含一個ILD/IMD材料。蝕刻停止層 806可能包含氧化矽。蝕刻停止層 806 可能由一個沉積製程形成，例如: 化學氣相沉積(chemical vapor deposition, CVD)(例如: 電漿增強學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)、高縱深比製程(high aspect ratio process, HARP)、或其中的組合)製程、原子層沉積(atomic layer deposition, ALD)製程，另一個可應用的製程、或其中的組合。
第一絕緣層808可以包含至少一種絕緣材料。可以應用在絕緣層808的絕緣材料包含但不限於: 氧化矽(包含摻雜的或未摻雜的矽酸鹽玻璃)、氮化矽、氮氧化矽、有機矽酸鹽玻璃(organosilicate glass, OSG)，上旋介電材料、一般認知為高介電常數(高k)介電氧化物的介電金屬氧化物(例如氧化鋁、氧化鉿等)和其中的矽酸鹽、介電金屬氮氧化物和其中的矽酸鹽和有機絕緣材料。其他絕緣材料同樣屬於本案的範圍。在一些實施例中，第一絕緣層808包含氧化矽。
根據第7圖的操作704，第9圖根據一些實施例繪示在多個生產階段之一中，記憶體裝置800的經圖形化的第一絕緣層808的透視圖。應注意第9圖(和之後的圖)不包含第8圖中的半導體基板802和金屬化層804，以便清楚顯示。
如示，第一絕緣層808經圖形化產生溝槽902、904、906和908。溝槽902到908皆沿著一個橫軸方向延伸(例如X方向)橫跨第一絕緣層808。溝槽902到908相互平形。在一些實施例中，溝槽(當溝槽的數量大於等於4時)可以劃分為多個對，其中每對中的溝槽相較於其他鄰近對的溝槽設置的較近。例如在第9圖中，溝槽904較接近溝槽902(其組成一對)，相較於溝槽906(其為一相鄰對的一部分)。
溝槽902到溝槽908可以利用對加工件的蝕刻製程形成。舉例而言，一個圖案遮罩層(未顯示)可以形成在絕緣層808上，其暴露多個部分(其定義溝槽902到908各自的腳位)，並執行蝕刻製程來形成溝槽。蝕刻製程可以包含: 活性離子蝕刻(reactive ion etch, RIE)製程，中子束蝕刻(neutral beam etch, NBE)製程等或其中的組合。當蝕刻停止層806作為停止層時，該蝕刻製程可能為非同向性。換言之，蝕刻製程會在蝕刻停止層806一但暴露時停止。
對應於第7圖的操作706，第10圖根據一些實施例繪示記憶體裝置800在多個生產階段之一的透視圖，包含金屬結構1002、1004、1006和1008。
金屬結構1002到金屬結構1008可用一個金屬材料填滿溝槽902到溝槽908(第9圖)來形成。金屬材料可選自鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿和其中的組合。其他金屬材料同樣屬於本案範圍。金屬結構1002到金屬結構1008可由覆蓋上述所列的金屬材料於加工件上的方法形成，例如化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、無電鍍、電鍍或其中的組合。繼續於這些方法可以執行一個拋光製程來移除多餘的金屬材料。其他形成金屬結構1002到金屬結構1008的方法同樣屬於本案範圍。
對應至第7圖的操作708，第11圖根據一些實施例繪示記憶體裝置800在多個生產階段之一的透視圖，包含一個閘極介電層1102和一個半導體層1104。
閘極介電層1102(例如保形地)形成在嵌入了金屬結構1002到金屬結構1008的第一絕緣層808上。閘極介電層1102的材料可以包含:二氧化鉿(
Figure 02_image033
)、氧化鉿鋯(
Figure 02_image035
)、二氧化鋯(
Figure 02_image037
、二氧化鈦(
Figure 02_image039
)、一氧化鎳(
Figure 02_image041
)、鉭氧化物(
Figure 02_image043
)、氧化亞銅(
Figure 02_image045
)、五氧化二鈮(
Figure 02_image047
)、鋁氧化物
Figure 02_image049
)和其中的組合。閘極介電層1102可包含任何多種其他適合記憶體裝置的介電材料，例如其他高k介電材料，鐵電性材料等，同時屬於本案的範圍。舉例而言，閘極介電層1102可由一個保形沉積方法像原子層沉積(atomic layer deposition, ALD)或化學氣相沉積(chemical vapor deposition, CVD)形成。其他沉積方法亦包含在本案範圍內。
半導體層1104(例如保形地)形成在閘極介電層1102上。半導體層1104可以包含摻雜的或未摻雜的半導電材料，例如矽(Si)(例如多晶矽或非晶矽)、鍺(Ge)、鍺化矽(SiGe)、碳化矽(SiC)、氧化銦鎵鋅(indium gallium zinc oxide, IGZO) 、氧化銦錫(indium tin oxide, ITO) 、氧化銦鋅(indium zinc oxide, IZO) 、氧化銦鎢(indium tungsten oxide, IWO)或其中的組合。舉例而言，半導體層1104可由一個保形的方法像原子層沉積(atomic layer deposition, ALD)或化學氣相沉積(chemical vapor deposition, CVD)形成。其他沉積方法同樣屬於本案範圍。
對應於第7圖的操作710，第12圖根據一些實施例繪示在多個生產階段之一，記憶體裝置800的經圖形化的半導體層1104的透視圖。
在第12圖的示例中，半導體層1104經圖形化(或切割)為多個部分(或半導體薄膜)1104A、1104B、1104C和1104D。在一些實施例中，每一個半導體部分被定義為一個可形成兩個相鄰記憶體單元的腳位。舉例而言，再次參考第5圖，半導體薄膜1104A可作為記憶體單元103A和記憶體單元103B的腳位；半導體薄膜1104B可作為記憶體單元103C和記憶體單元103D的腳位；半導體薄膜1104C可作為記憶體單元103E和記憶體單元103F的腳位；半導體薄膜1104D可作為記憶體單元103G和記憶體單元103H的腳位。半導體薄膜1104A到1104D可由執行一個蝕刻製程形成。該蝕刻製程可包括: 活性離子蝕刻(reactive ion etch, RIE)製程、中子束蝕刻(neutral beam etch, NBE)製程等或其中的組合。該蝕刻製程可能是非同向性的。
對應於第7圖的操作712，第13圖根據一些實施例繪示了在多個生產階段之一的記憶體裝置800的透視圖，包含一個第二絕緣層1302。
第二絕緣層1302形成在已規劃圖案的半導體薄膜1104A、1104B、1104C和1104D(其中1104C和1104D在第13圖不可見)之上。如此一來，相鄰半導體薄膜間的溝槽可被第二絕緣層1302填滿且閘極介電層1102的部分可以和第二絕緣層1302接觸。第二絕緣層1302可以包含至少一個絕緣材料。可用於絕緣層1302的絕緣材料包含但不限於: 氧化矽(包含摻雜的或未摻雜的矽酸鹽玻璃) 、氮化矽、氮氧化矽、有機矽酸鹽玻璃(organosilicate glass, OSG)、上旋介電材料、通常被認知為高介電常數(高k)介電氧化物的介電金屬氧化物(例如氧化鋁、氧化鉿等)和其矽酸鹽、介電金屬氮氧化物和其矽酸鹽，和有機絕緣材料。其他絕緣材料同樣屬於本案的範圍。在一個實施例中，第二絕緣層1302包含氧化矽。
對應於第7圖的操作714，第14圖根據一些實施例繪示了在多個生產階段之一的記憶體裝置800的透視圖，其中多個凹槽1402、1404、1406和1408形成在第二絕緣層1302之中。
在一些實施例中，藉由垂直貫穿第二絕緣層1302形成凹槽1402、1404、1406和1408以使對應半導體薄膜的中間部分暴露。這樣暴露出的中間部分可沿著X方向橫跨半導體薄膜，換言之，從該半導體薄膜的一邊延伸至另一邊。如此一來，凹槽1402、1404、1406和1408被第二絕緣層1302的一部分相互分隔開來。
在第14圖的示例中，凹槽1402可以暴露半導體薄膜1104A的中間部分；凹槽1404可以暴露半導體薄膜1104B的中間部分；凹槽1406可以暴露半導體薄膜1104C的中間部分(其在第14圖中不可見)；凹槽1408可以暴露半導體薄膜1104D的中間部分；凹槽1402、1404、1406和1408可執行蝕刻製程來形成。該蝕刻製程可包含，例如活性離子蝕刻(reactive ion etch, RIE)製程、中子束蝕刻(neutral beam etch, NBE)製程等或其組合。該蝕刻製程可能是非同向性的。
對應於第7圖的操作716，第15圖根據一些實施例繪示多個生產階段之一的記憶體裝置800的透視圖，包含導電結構1502、1504、1506和1508。
導電結構1502、1504、1506和1508可透過用一個導電材料(例如金屬材料、半導電材料等)填滿凹槽1402、1404、1406和1408 (第14圖)形成。該金屬材料可選自鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿和其中的組合。其他金屬材料同樣屬於本案範圍。該半導電材料包含但不限於: 矽(Si)(例如多晶矽或非晶矽)、鍺(Ge)、鍺化矽(SiGe)、碳化矽(SiC)、氧化銦鎵鋅(indium gallium zinc oxide, IGZO) 、氧化銦錫(indium tin oxide, ITO) 、氧化銦鋅(indium zinc oxide, IZO) 、氧化銦鎢(indium tungsten oxide, IWO)或其中的組合。
導電結構1502、1504、1506和1508可由覆蓋上述所列金屬/半導電材料於加工件上的方法形成，例如: 化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、無電鍍、電鍍或其中的組合。繼續於這些方法可以執行一個拋光製程來移除多餘的金屬/半導電材料。其他形成導電結構1502、1504、1506和1508的方法同樣屬於本案範圍。
對應於第7圖的操作718，第16圖根據一些實施例繪示記憶體裝置800在多個生產階段之一的透視圖，其中多個凹槽1602、1604、1606、1608、1610、1612、1614、1616、1618、1620、1622、1624、1626、1628、1630和1632進一步形成在第二絕緣層內。
在一些實施例中，藉由垂直貫穿第二絕緣層1302形成凹槽1602、1604、1606、1608、1610、1612、1614、1616、1618、1620、1622、1624、1626、1628、1630和1632以使對應半導體薄膜的角落部分暴露。一個第一對暴露出的角落部分的可以沿著X方向被設置在每一個半導體薄膜中間部分的一側(其被導電結構1502至1508之一填滿)，而第二對暴露出的角落部分可以沿著X方向被設置在每一個半導體薄膜中間部分的另一側。凹槽1602至1632被第二絕緣層1302的一部分相互分隔，且和導電結構1502至1508相互分隔。
在第16圖的示例中，形成位在導電結構1502一側的第一對凹槽1602和1606可分別暴露出半導體薄膜1104A的兩個角落部分，而形成位在導電結構1502另一側的第二對凹槽1604和1608可分別暴露出半導體薄膜1104A的其他兩個角落部分；形成位在導電結構1504一側的第一對凹槽1610和1614可分別暴露出半導體薄膜1104B的兩個角落部分，而形成位在導電結構1504另一側的第二對凹槽1612和1616可分別暴露出半導體薄膜1104B的其他兩個角落部分；形成位在導電結構1506一側的第一對凹槽1618和1622可分別暴露出半導體薄膜1104C的兩個角落部分(不可見於第16圖)，而形成位在導電結構1506另一側的第二對凹槽1620和1624可分別暴露出半導體薄膜1104C的其他兩個角落部分；形成位在導電結構1508一側的第一對凹槽1626和1630可分別暴露出半導體薄膜1104D的兩個角落部分(不可見於第16圖)，而形成位在導電結構1508另一側的第二對凹槽1628和1632可分別暴露出半導體薄膜1104D的其他兩個角落部分。
凹槽1602至1632可藉由執行一個蝕刻製程形成。該蝕刻製程可以包含例如活性離子蝕刻(reactive ion etch, RIE)製程、中子束蝕刻(neutral beam etch, NBE)製程等或其中的組合。該蝕刻製程可能為非同向性。
對應於第7圖的操作720，第17圖根據一些實施例繪示記憶體裝置800在多個生產階段之一的透視圖，包含導電結構1702、1704、1706、1708、1710、1712、1714、1716、1718、1720、1722、1724、1726、1728、1730和1732。
導電結構1702、1702、1704、1706、1708、1710、1712、1714、1716、1718、1720、1722、1724、1726、1728、1730和1732可透過用一個導電材料(例如金屬材料、半導電材料等)填滿溝槽1602到1632(第16圖)形成。該金屬材料可選自鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿和其中的組合。其他金屬材料同樣屬於本案範圍。半導電材料可包含但不限於: 矽(Si)(例如多晶矽或非晶矽)、鍺(Ge)、鍺化矽(SiGe)、碳化矽(SiC)、氧化銦鎵鋅(indium gallium zinc oxide, IGZO) 、氧化銦錫(indium tin oxide, ITO)、氧化銦鋅(indium zinc oxide, IZO)、氧化銦鎢(indium tungsten oxide, IWO)或其中的組合。
導電結構1702至1732可由覆蓋上述所列金屬/半導電材料於加工件上的方法來形成，例如化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、無電鍍、電鍍或其中的組合。繼續於這些方法可執行一個拋光製程來移除多餘的金屬/半導電材料。其他形成導電結構1702至1732的方法同樣屬於本案範圍。
在形成導電結構1702至1732之前，凹槽1602至1632皆會覆上一層保形的介電薄膜。在第17圖的示例中，凹槽1602至1632分別覆上介電薄膜1703、1705、1707、 1709、1711、1713、 1715、 1717、 1719、 1721、 1723、 1725、 1727、 1729、 1731、和1733。因此形成導電結構1702至1732後，導電結構1702至1732的底面跟側面皆覆上一層對應的介電薄膜1703至1733。舉例而言，導電結構1702的底面和側面可能覆上一層介電薄膜1703。導電結構1702因此耦接至(不是直接連接)半導體薄膜1104A。如上所討論，第6A圖和第6B圖中的介電薄膜1703至1733可各自作為對應電容的「可崩潰」層。
介電薄膜1703至1733可各自包含一個材料，選自二氧化鉿(
Figure 02_image033
)、氧化鉿鋯(
Figure 02_image035
)、二氧化鋯(
Figure 02_image037
、二氧化鈦(
Figure 02_image039
)、一氧化鎳(
Figure 02_image041
)、鉭氧化物(
Figure 02_image043
)、氧化亞銅(
Figure 02_image045
)、五氧化二鈮(
Figure 02_image047
)、鋁氧化物
Figure 02_image049
)和其中的組合。介電薄膜1703至1733可各自包含適用於記憶體裝置的多種其他介電材料，例如其他高k介電材料，鐵電性材料等，同時屬於本案範圍。介電薄膜1703至1733可由一個保形沉積方法像原子層沉積(atomic layer deposition, ALD)或化學氣相沉積(chemical vapor deposition, CVD)形成。其他沉積方法同樣屬於本案範圍。
一但形成導電結構1702至1732，多個所揭示的記憶體單元103A到103H(第5圖)便可以形成。例如記憶體單元103A可至少由導電結構1702和1706、介電薄膜1703和1707、導電結構1502、半導體層1104A的左半部分、閘極介電層1102和金屬結構1002形成，其中金屬結構1002作用為字元線
Figure 02_image009
而導電結構1702和1706分別電性連接至來源線
Figure 02_image017
和
Figure 02_image019
(如上述參考第6A圖和第6B圖的討論，且以下會繼續討論)。具體而言，半導體薄膜1104A的左半部分，閘極介電層1102和金屬結構1002可形成記憶體單元103A的電晶體202A；導電結構1702、介電薄膜1703和半導體薄膜1104A的左半部分可以形成記憶體單元103A的電容204A；且導電結構1706、介電薄膜1707和半導體薄膜1104A的左半部分可形成記憶體單元103A的電容206A。
記憶體單元103B可至少由導電結構1704和1708、介電薄膜1705和1709、導電結構1502、半導體層1104A的右半部分、閘極介電層1102和金屬結構1004形成，其中金屬結構1004作用為字元線
Figure 02_image011
而導電結構1704和1708分別電性連接至來源線
Figure 02_image017
和
Figure 02_image019
。具體而言，半導體薄膜1104A的右半部分，閘極介電層1102和金屬結構1004可形成記憶體單元103B的電晶體202B；導電結構1704、介電薄膜1705和半導體薄膜1104A的左半部分可以形成記憶體單元103B的電容204B；且導電結構1708、介電薄膜1709和半導體薄膜1104A的右半部分可形成記憶體單元103B的電容206B。
對應於第7圖的操作722，第18圖根據一些實施例繪示記憶體裝置800在多個生產階段之一的透視圖，包含導電結構1802、1804、1806、1808、1810、1812、1814、1816、1818、1820、1822、1824、1826、1828、1830和1832。
在一些實施例中，互連結構1802到1812沿著一橫軸方向(例如Y方向)延伸，橫軸方向和金屬結構(
Figure 02_image051
)1002至1008的長度方向垂直。互連結構1802至1812中的每一者作為來源線SL或位元線BL，通過多個導電結構電性耦接至多個記憶體單元。在第18圖的示例中，互連結構1802作為來源線
Figure 02_image017
通過導電結構1702、1704、1710和1712分別連接至記憶體單元103A、103B、103C和103D(較易見於第17圖)。互連結構1804作為共同位元線
Figure 02_image015
通過導電結構1502、1504分別連接至記憶體單元103A-103B和103C-103D (較易見於第17圖)。互連結構1806作為來源線
Figure 02_image019
通過導電結構1706、1708、1714和1716分別連接至記憶體單元103A、103B、103C和103D(較易見於第17圖)。互連結構1808作為來源線
Figure 02_image023
通過導電結構1718、1720、1726和1728分別連接至記憶體單元103E、103F、103G和103H(較易見於第17圖)。互連結構1810作為共同位元線
Figure 02_image021
通過導電結構1506、1508分別連接至記憶體單元103E-103F和103G-103H (較易見於第17圖)。互連結構1812作為來源線
Figure 02_image025
通過導電結構1722、1724、1730和1732分別連接至記憶體單元103E、103F、103G和103H(較易見於第17圖)。
此外，互連結構1802至1812中的每一者皆通過一或多個通孔結構1815耦接至多個導電結構。互連結構1802至1812和通道結構1815由一個金屬材料形成。該金屬材料可選自鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿和其中的組合。
本案的一部分揭示一個半導體裝置。半導體裝置包含閘極介電層。半導體裝置包含第一半導體薄膜，設置於閘極介電層的第一側。半導體裝置包含第一金屬結構，設置於閘極介電層與第一側相對的第二側上，第一金屬結構沿著第一橫軸方向延伸。半導體裝置包含第一導電結構，設置在第一側且位在第一半導體薄膜上，第一導電結構沿著第一橫軸方向延伸橫跨第一半導體薄膜，且進一步沿著縱軸方向延伸。半導體裝置包含第二導電結構，設置在第一側且位在第一半導體薄膜上，第二導電結構沿著縱軸方向延伸。半導體裝置包含第三導電結構，設置在第一側且位在第一半導體薄膜上，第三導電結構沿著縱軸方向延伸。
本案的另一部分揭示了一個記憶體系統。記憶體系統包含記憶體陣列，包含多個記憶體單元，每個記憶體單元包含一個分別與第一電容和第二電容串聯耦接的電晶體。記憶體系統包含操作性耦接至記憶體陣列的身分認證電路。身分認證電路用以根據記憶體單元各自的邏輯狀態產生一物理不可仿製功能(Physically Unclonable Function, PUF)特徵，其中記憶體單元各自的邏輯狀態是根據對應的第一電容或對應的第二電容的一先發崩潰進行判斷。
本案的再另一部分揭示了一個生產複數記憶體裝置的方法。方法包含形成第一字元線(word line, WL)，沿著第一橫軸方向延伸。方法包含形成閘極介電層在第一字源線上。方法包含規劃半導體層的圖案，設置於閘極介電層上。方法包含形成第一導電結構在經圖形化的半導體層上，其中第一導電結構沿著第一橫軸方向延伸並橫跨經圖形化的半導體層，且進一步沿縱軸方向延伸。方法包含形成第二導電結構和第三導電結構在經圖形化的半導體層上，其中第二導電結構和第三導電結構配置在第一導電結構在第二橫軸方向上的第一側，各自沿著該縱軸方向延伸。
前文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本案的態樣。熟習此項技術者應瞭解，可易於使用本案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本案的精神及範疇，並且可在不脫離本案的精神及範疇的情況下在本文中實施各種變化、取代及修改。
100:記憶體系統 102:記憶體陣列 103,103A,103B,103C,103D,103E,103F,103G,103H:記憶體單元 104:列解碼器 106:行解碼器 108:輸入/輸出電路 110:身分認證電路 112:邏輯控制電路 C 1,C2,C3,CN:行 R1,R2,R3,RM:列 202A,202B:電晶體 204A,206A,204B,206B:電容 C_BL,
Figure 02_image053
:共同位元線
Figure 02_image055
:來源線
Figure 02_image057
:字元線 X,Y:節點 301,303,305,307:箭號 HV:高電壓 ΔV:電壓差
Figure 02_image059
:讀取電壓 t0,t1,t2:時間點 400:基於由一個電晶體和一對電容組成的記憶體單元產生物理不可仿製功能特徵的方法 402,404,406,408,410,412,414,416,418,420:操作 600,650:記憶體裝置 601:虛線 602:絕緣層 604,606,612,614,616,618,620:導電結構 608:閘極電介層 610:半導體薄膜 613,615,617,619:介電薄膜 700:形成記憶體裝置的方法 702,704,706,708,710,712,714,716,718,720,722:操作 800:在多個生產階段之一的記憶體裝置 802:基板 804:金屬化層 806:蝕刻停止層 808:第一絕緣層 902,904,906,908:溝槽 1002,1004,1006,1008:金屬結構 1102:閘極介電層 1104:半導體層 1104A,1104B,1104C,1104D:經圖形化的半導體層 1302:第二絕緣層 1402,1404,1406,1408:凹槽 1502,1504,1506,1508:導電結構 1602,1604,1606,1608,1610,1612,1614,1616,1618,1620,1622,1624,1626,1628,1630,1632:凹槽 1702,1704,1706,1708,1710,1712,1714,1716,1718,1720,1722,1724,1726,1728,1730,1732:導電結構 1703,1705,1707,1709,1711,1713,1715,1717,1719,1721,1723,1725,1727,1729,1731,1733:介電薄膜 1802,1804,1806,1808,1810,1812:互連結構 1815:通道結構
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本案的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。 第1圖根據一些實施例繪示一個示例性的記憶體系統示例的方塊圖； 第2圖根據一些實施例繪示第 1圖的記憶體系統中數個相鄰記憶體單元的電路圖； 第3圖根據一些實施例繪示多個出現或施加在第2圖中記憶體單元上的示例性的訊號波形； 第4圖根據一些實施例繪示一個操作第 1圖的記憶體系統中的記憶體單元的方法流程圖； 第5圖根據一些實施例繪示第1圖中記憶體系統的記憶體陣列的電路圖； 第6A圖根據一些實施例繪示一個包含第2圖的記憶體單元的示例性的記憶體裝置的透視圖； 第6B圖根據一些實施例繪示另一個包含第2圖的記憶體單元的示例性的記憶體裝置的透視圖； 第7圖根據一些實施例繪示一個生產包含第5圖中的記憶體陣列的記憶體裝置的示例性的方法流程圖；以及 第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖及第18圖根據一些實施例各繪示一個以第7圖的方法生產、在不同生產階段的示例性的記憶體裝置的透視圖。
103,103A,103B:記憶體單元
202A,202B:電晶體
204A,206A,204B,206B:電容
C_BL:共同位元線
SL1 ,SL2:來源線
WL1 ,WL2:字元線
X,Y:節點

Claims (20)

  1. 一種半導體裝置，包含： 一閘極介電層； 一第一半導體薄膜，設置於該閘極介電層的一第一側； 一第一金屬結構，設置於該閘極介電層與該閘極介電層的該第一側相對的該閘極介電層的一第二側上，其中該第一金屬結構沿著一第一橫軸方向延伸； 一第一導電結構，設置在該閘極介電層的該第二側且位在該第一半導體薄膜上，其中該第一導電結構沿著該第一橫軸方向延伸橫跨該第一半導體薄膜，且進一步沿著一縱軸方向延伸； 一第二導電結構，設置在該閘極介電層的該第二側且位在該第一半導體薄膜上，其中該第二導電結構沿著該縱軸方向延伸；以及 一第三導電結構，設置在該閘極介電層的該第二側且位在該第一半導體薄膜上，其中該第三導電結構沿著該縱軸方向延伸。
  2. 如請求項1所述之半導體裝置，其中該第一導電結構與該第一半導體薄膜的一中間部分接觸，該中間部分橫跨該第一導電結構，該第二導電結構和該第一半導體薄膜的一第一角落部分耦接且有一第一介電薄膜安插在兩者之間，且該第三導電結構和該第一半導體薄膜的一第二角落部分耦接且有一第二介電薄膜安插在兩者之間。
  3. 如請求項1所述之半導體裝置，其中該第二導電結構和該第三導電結構配置在該第一導電結構在一第二橫軸方向上的一側，該第二橫軸方向和該第一橫軸方向垂直。
  4. 如請求項1所述之半導體裝置，進一步包含： 一第二金屬結構，設置於該閘極介電層的該第二側，其中該第二金屬結構同樣沿著該第一橫軸方向延伸但在一第二橫軸方向上該第二金屬結構與該第一金屬結構分隔，該第二橫軸方向和該第一橫軸方向垂直。
  5. 如請求項4所述之半導體裝置，其中該第一導電結構在該第二橫軸方向上是位在該第一金屬結構和第二金屬結構之間。
  6. 如請求項4所述之半導體裝置， 進一步包含: 一第四導電結構，設置在該第二側且位在該第一半導體薄膜上，其中該第四導電結構沿著該縱軸方向延伸；以及 一第五導電結構，設置在該第二側且位在該第一半導體薄膜上，其中該第五導電結構沿著該縱軸方向延伸。
  7. 如請求項6所述之半導體裝置，其中該第一導電結構和該第一半導體薄膜的一中間部分接觸，該中間部分橫跨該第一導電結構，該第四導電結構和該第一半導體薄膜的一第三角落部分耦接且有一第三介電薄膜安插在兩者之間，且該第五導電結構和該第一半導體薄膜的一第四角落部分耦接且有一第四介電薄膜安插在兩者之間。
  8. 如請求項6所述之半導體裝置，其中該第二導電結構和該第三導電結構配置在該第一導電結構沿該第二橫軸方向上的一第一側，同時該第四導電結構和該第五導電結構配置在該第一導電結構沿第二橫軸方向上相對於該第一側的一第二側。
  9. 如請求項6所述之半導體裝置，進一步包含: 一第二半導體薄膜，設置在該閘極介電層的該第一側； 一第三金屬結構以及一第四金屬結構，設置於該閘極介電層的該第二側，其中該第三金屬結構和該第四金屬結構皆沿著該第一橫軸方向延伸； 一第六導電結構，設置在該第二側且位在該第二半導體薄膜上，其中該第六導電結構沿著該第一橫軸方向延伸以橫跨該第二半導體薄膜，並進一步沿著該縱軸方向延伸； 一第七導電結構，設置在該第二側且位在該第二半導體薄膜上，其中該第七導電結構沿著該縱軸方向延伸； 一第八導電結構，設置在該第二側且位在該第二半導體薄膜上，其中該第八導電結構沿著該縱軸方向延伸； 一第九導電結構，設置在該第二側且位在該第二半導體薄膜上，其中該第九導電結構沿著該縱軸方向延伸；以及 一第十導電結構，設置在該第二側且位在該第二半導體薄膜上，其中該第十導電結構沿著該縱軸方向延伸。
  10. 如請求項9所述之半導體裝置，其中該第六導電結構與該第二半導體薄膜的一中間部分接觸，該中間部分橫跨該第六導電結構，該第七導電結構和該第二半導體薄膜的一第一角落部分耦接且有一第五介電薄膜安插在兩者之間，該第八導電結構和該第二半導體薄膜的一第二角落部分耦接且有一第六介電薄膜安插在兩者之間，該第九導電結構和該第二半導體薄膜的一第三角落部分耦接且有一第七介電薄膜安插在兩者之間，以及該第十導電結構和該第二半導體薄膜的一第四角落部分耦接且有一第八介電薄膜安插在兩者之間。
  11. 如請求項9所述之半導體裝置，其中該第一導電結構和該第二導電結構相互電性耦接，其中該第二導電結構、該第四導電結構、該第七導電結構以及該第九導電結構彼此電性耦接，且其中該第三導電結構、該第五導電結構、該第八導電結構以及該第十導電結構彼此電性耦接。
  12. 一種記憶體系統，包含: 一記憶體陣列，包含複數記憶體單元，每個該記憶體單元包含一電晶體分別與一第一電容和一第二電容串聯耦接；以及 一身分認證電路，操作性耦接至記憶體陣列； 其中該身分認證電路用於根據該些記憶體單元中的每一者的一邏輯狀態產生一物理不可仿製功能特徵，且其中該些記憶體單元中之每一者的該邏輯狀態是根據相應的該第一電容或相應的該第二電容的一先發崩潰判定。
  13. 如請求項12所述之記憶體系統，進一步包含: 一輸入/輸出電路，操作性耦接至該記憶體陣列； 其中該輸入/輸出電路用來同時施加一編程電壓在該些記憶體單元中的一者的該第一電容和該第二電容各自的一第一端，該第一電容和該第二電容各自的一第二端耦接至該記憶體單元的該電晶體的源/汲極端中的一者。
  14. 如請求項13所述之記憶體系統，其中響應於偵測到該第一電容或該第二電容的該先發崩潰，該輸入/輸出電路進一步用以: 施加一讀取電壓在該第一電容和該第二電容各自的該第一端上；以及 將該記憶體單元的該邏輯狀態判定為一第一狀態以響應於辨識出該先發崩潰與該第一電容相關，並且判定該邏輯狀態為一第二狀態以響應於辨識出該先發崩潰與該第二電容相關。
  15. 如請求項14所述之記憶體系統，其中該身分認證電路用以根據該記憶體單元的該邏輯狀態產生一位元的該PUF特徵。
  16. 如請求項12所述之記憶體系統，其中該第一電容和該第二電容中的每一者皆包含會崩潰的一介電薄膜。
  17. 一種生產複數記憶體裝置的方法，包含: 形成一第一字元線，該第一字元線沿著一第一橫軸方向延伸； 形成在該第一字元線上的一閘極介電層； 圖形化設置於該閘極介電層上的一半導體層； 形成一第一導電結構，該第一導電結構在經圖形化的該半導體層上，其中該第一導電結構沿著該第一橫軸方向延伸並橫跨經圖形化的該半導體層，且進一步沿一縱軸方向延伸；以及 形成一第二導電結構和一第三導電結構，該第二導電結構和該第三導電結構在經圖形化的該半導體層上，其中該第二導電結構和該第三導電結構沿著一第二橫軸方向配置在該第一導電結構的一第一端，並各自沿著該縱軸方向延伸。
  18. 如請求項17所述的方法，進一步包含: 形成一第二字元線，該第二字元線同樣沿著該第一橫軸方向延伸，其中該第一字元線和該第二字元線在該第二橫軸方向上彼此分隔；以及形成一第四導電結構和一第五導電結構，該第四導電結構和該第五導電結構在經圖案化的該半導體層上，其中該第四導電結構和該第五導電結構沿著該第二橫軸方向配置在該第一導電結構的一第二端，並各自沿著該縱軸方向延伸。
  19. 如請求項18所述的方法，進一步包含: 形成一第一介電薄膜，該第一介電薄膜和經圖形化的該半導體層的一第一角落部分接觸，其中該第一介電薄膜包含安插在經圖形化的該半導體層和該第二導電結構兩者之間的至少一部份； 形成一第二介電薄膜，該第二介電薄膜和經圖形化的該半導體層的一第二角落部分接觸，其中該第二介電薄膜包含安插在經圖形化的該半導體層和該第三導電結構兩者之間的至少一部份； 形成一第三介電薄膜，該第三介電薄膜和經圖形化的該半導體層的一第三角落部分接觸，其中該第三介電薄膜包含安插在經圖形化的該半導體層和該第四導電結構兩者之間的至少一部份；以及 形成一第四介電薄膜，該第四介電薄膜和經圖形化的該半導體層的一第四角落部分接觸，其中該第四介電薄膜包含安插在經圖形化的該半導體層和該第五導電結構兩者之間至少一部份。
  20. 如請求項18所述的方法，進一步包含: 形成電性耦接至該第一導電結構的一第一互連結構； 形成一第二互連結構，該第二互連結構電性耦接至該第二導電結構和該第四導電結構兩者；以及 形成一第三互連結構，該第三互連結構電性耦接至該第三導電結構和該第五導電結構兩者； 其中該第一互連結構、該第二互連結構和該第三互連結構皆沿著該第二橫軸方向延伸，彼此電性隔離。
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