TW202243185A - 測試記憶體裝置 - Google Patents

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Abstract

一種記憶體裝置包含多個記憶體子陣列。經由字元線階梯及多個互連結構來存取這些記憶體子陣列中的每一者。該記憶體裝置包含多個測試結構。這些測試結構中的每一者對應於這些記憶體子陣列中的一者，並且包含:(i)測試字元線階梯，耦合至對應於記憶體子陣列的該字元線階梯；及(ii)多個測試互連結構，耦合至對應於記憶體子陣列的這些互連結構。這些測試結構彼此串聯地電耦合。

Description

測試記憶體裝置的系統及方法
無
非揮發性記憶體裝置即使在沒有通電時也保留儲存在其中的資料。在基板上方的單個層中製造記憶體單元的二維記憶體裝置已經在提高其集成度方面達到了實體極限。因此，已經提出了三維(three-dimensional，3D)非揮發性記憶體裝置，其中記憶體單元在垂直方向上堆疊在基板上方。一般而言，3D(非揮發性)記憶體裝置包含在彼此頂部堆疊的多個記憶體單元。
無
以下揭露內容提供了用於實施所提供的主題的不同特徵的許多不同的實施方式或實施例。下文描述組件及配置的特定實施例以簡化本揭露。當然，這些特定實施例僅為實施例，而不旨在進行限制。舉例而言，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施方式，並且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施方式。另外，本揭露可以在各個實施例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，並且其本身並不指示所論述的各種實施方式及/或組態之間的關係。
另外，為了便於描述，本文中可以使用空間相對術語(諸如「在...之下」、「在...下方」、「底部」、「在...上方」、「上部」及其類似者)，以描述如圖式中所說明的一個元件或特徵與另一元件或特徵的關係。除了在附圖中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，並且因此可以相應地解釋本文中所使用的空間相對描述詞。
一般而言，3D記憶體裝置包含多個記憶塊。每個記憶塊包含形成在絕緣層與導電層的堆疊中的記憶體單元的至少一個記憶體陣列(或子陣列)。導電層通常用作記憶體單元的閘極或閘極電極。在形成記憶體陣列的晶圓(或晶粒)上方，閘極可以在每個記憶體陣列的一側或兩側上方延伸，從而允許與包含在記憶體陣列中的記憶體單元的電子介面。每個記憶塊的此類延伸閘極(有時被稱為記憶塊的介面部分的一部分)可以具有階梯輪廓。介面部分可以用作用於記憶塊的電子介面。
具體而言，在階梯輪廓中，介面部分可以將記憶體單元的閘極電耦合至一或多個控制器或相應的驅動器。為了允許電耦合，形成為通孔結構的多個互連結構可以降落在階梯的相應梯級上。通孔結構通常穿透具有相應的不同高度(或深度)的金屬間介電質(intermetal dielectric，以下簡稱IMD)材料，以降落在(例如接觸)對應梯級上。然而，鑒於通孔結構的不同高度，控制每個通孔結構是否已成功接觸對應的梯級是具有挑戰性的。舉例而言，一些通孔結構可以形成得比預期的短，這可以形成開放電路。
本揭露提供了用於測試3D記憶體裝置的系統及方法的各種實施方式。舉例而言，當製造包含多個記憶塊(每個記憶塊包含記憶體子陣列及一或多個階梯介面部分)的3D記憶體裝置時，一或多個測試結構可以與記憶體子陣列中的每一者相鄰地同時形成。藉由同時形成測試結構，每個測試結構可以具有一或多個測試階梯介面部分，以仿真、模仿、模擬或以其他方式遵循對應的記憶體子陣列的階梯介面部分。另外，每個測試結構可以包含電連接至其測試階梯介面部分的多個測試通孔結構，該測試階梯介面部分亦可以與記憶體子陣列的通孔結構同時形成。如此，測試通孔結構可以仿真記憶體子陣列的通孔結構的輪廓。在各種實施方式中，每個測試結構的那些測試通孔結構可以彼此串聯地電耦合，以便監測或以其他方式測試通孔結構與對應的記憶塊中的階梯介面部分之間的電連接。另外，記憶塊的相應測試結構可以彼此串聯地電耦合，這允許快速且準確地標識出可能具有有問題的電連接的記憶塊。
第1A圖說明根據各種實施方式的包含記憶體系統100及主機102的方塊圖。記憶體系統100可以包含與主機102(例如行動計算裝置)介接的非揮發性儲存系統。在一些實施方式中，記憶體系統100可以嵌入於主機102內。在一些實施方式中，記憶體系統100可以包含記憶卡。如圖所示，記憶體系統100包含記憶體晶片控制器104及記憶體晶片106。儘管展示了單個記憶體晶片106，但記憶體系統100可以包含多於一個記憶體晶片(例如四個、八個或某一其他數目的記憶體晶片)。記憶體晶片控制器104可以從主機102接收資料及命令，並且將記憶體晶片106的資料提供給主機102。
記憶體晶片控制器104可以包含一或多個狀態機、頁面暫存器、SRAM及用於控制記憶體晶片106的操作的控制電路系統。可以將一或多個狀態機、頁面暫存器、靜態隨機存取記憶體(static random access memory，SRAM)及用於控制記憶體晶片106的操作的控制電路系統稱為管理或控制電路。管理或控制電路可以促進一或多個記憶體陣列操作，諸如形成、擦除、編程及讀取操作。
在一些實施方式中，用於促進一或多個記憶體陣列操作的管理或控制電路(或管理或控制電路的一部分)可以整合在記憶體晶片106內。記憶體晶片控制器104及記憶體晶片106可以配置在單個積體電路上。在其他實施方式中，記憶體晶片控制器104及記憶體晶片106可以配置在不同的積體電路上。在一些情況下，記憶體晶片控制器104及記憶體晶片106可以整合在系統板、邏輯板或印刷電路板(printed circuit board，PCB)上。
記憶體晶片106包含記憶體核心控制電路108及記憶體核心110。在各種實施方式中，記憶體核心控制電路108可以包含用於控制記憶體核心110內的記憶塊(或陣列)的選擇(諸如例如控制用於將特定記憶體陣列偏置成讀取或寫入狀態的電壓參考的產生、生成列及行位址、測試記憶塊的互連結構的電連接)的邏輯，該邏輯將在下文進一步詳細論述。
記憶體核心110可以包含非揮發性記憶體單元的一或多個二維陣列或非揮發性記憶體單元的一或多個三維陣列。在實施方式中，記憶體核心控制電路108及記憶體核心110配置在單個積體電路上。在其他實施方式中，記憶體核心控制電路108(或記憶體核心控制電路108的一部分)及記憶體核心110可以配置在不同的積體電路上。
當主機102向記憶體晶片控制器104發送指示主機102想要從記憶體系統100讀取資料或向記憶體系統100寫入資料的指令時，可以啟動示例記憶體操作。在寫入(或編程)操作的情況下，主機102將向記憶體晶片控制器104發送寫入命令及要寫入的資料兩者。要寫入的資料可以由記憶體晶片控制器104緩衝，並且可以與要寫入的資料對應地產生糾錯碼(error correcting code，ECC)資料。ECC資料(允許偵測及/或糾正在傳輸或儲存期間發生的資料錯誤)可以寫入記憶體核心110或儲存在記憶體晶片控制器104內的非揮發性記憶體中。在實施方式中，藉由記憶體晶片控制器104內的電路系統產生ECC資料並且糾正資料錯誤。
記憶體晶片控制器104可以控制記憶體晶片106的操作。在一個中，在向記憶體晶片106發出寫入操作之前，記憶體晶片控制器104可以檢查狀態暫存器以確保記憶體晶片106能夠接受要寫入的資料。在另一中，在向記憶體晶片106發出讀取操作之前，記憶體晶片控制器104可以預讀取與要讀取的資料相關聯的附加資訊。附加資訊可以包含與要讀取的資料相關聯的ECC資料或指向讀取所請求的資料的記憶體晶片106內的新記憶體位置的重定向指針。一旦藉由記憶體晶片控制器104啟動讀取或寫入操作，記憶體核心控制電路108可以針對記憶體核心110內的字元線及位元線產生適當的偏置電壓，並產生適當的記憶塊、列及行位址。
第1B圖說明根據各種實施方式的記憶體核心控制電路108的一個示例方塊圖。如圖所示，記憶體核心控制電路108包含位址解碼器120、用於第一存取線路的電壓產生器122、用於第二存取線路的電壓產生器124、用於參考信號的信號產生器126及用於測試互連結構的信號產生器128(在下文更詳細地描述)。在一些實施方式中，存取線路可以包含字元線(word line，以下簡稱WL)、位元線(bit line，以下簡稱BL)、源極/選擇線(source/select line，以下簡稱SL)或其組合。第一存取線路可以包含用於將非揮發性記憶體單元置放於選擇狀態的所選擇的WL、所選擇的BL及/或所選擇的SL。第二存取線路可以包含用於將非揮發性記憶體單元置放於未選擇狀態的未選擇的WL、未選擇的BL及/或未選擇的SL。
根據各種實施方式，位址解碼器120可以產生記憶塊位址以及用於特定記憶塊的列位址及行位址。用於第一存取線路的電壓產生器(或電壓調節器)122可以包含用於產生第一(例如所選擇的)存取線路電壓的一或多個電壓產生器。用於第二存取線路的電壓產生器124可以包含用於產生第二(例如未選擇的)存取線路電壓的一或多個電壓產生器。用於參考信號的信號產生器126可以包含用於產生參考電壓及/或電流信號的一或多個電壓及/或電流產生器。用於測試互連結構的信號產生器128可以產生控制信號，以控制多個開關，以一次繞過記憶塊中的一者，以供測試記憶塊的互連結構，這將相對於第4圖的方法更詳細地論述。
第1C圖至第1E圖說明根據各種實施方式的記憶體核心110的示例組織。記憶體核心110包含多個記憶庫，並且每個記憶庫包含多個記憶塊。儘管揭露了示例記憶體核心組織，其中記憶庫各自包含記憶塊，並且記憶塊各自包含一組非揮發性記憶體單元(配置為記憶體陣列或子陣列)，但在仍在本揭露的範疇的同時，亦可以使用其他組織或分組。
第1C圖說明根據各種實施方式的記憶體核心110的示例方塊圖。如圖所示，記憶體核心110包含記憶庫130、132等。應當瞭解，記憶體核心110可以包含任意數目的記憶庫130、132，同時仍在本揭露的範疇內。舉例而言，記憶體核心110可以僅包含單個記憶庫或多個記憶庫(例如16個或另一數目的記憶庫)。
第1D圖說明根據各種實施方式的第1C圖中所展示的記憶庫中的一者(例如130)的示例方塊圖。如圖所示，記憶庫130包含記憶塊140、141、142、143、144、145、146及147，以及分別對應於記憶塊140至147的成對的測試結構140A與140B、141A與141B、142A與142B、143A與143B、144A與144B、145A與145B、146A與146B及147A與147B以及讀取/寫入電路148。應當瞭解，記憶庫130可以包含任意數目的記憶塊(以及任意數目的測試結構)，並且仍在本揭露的範疇內。舉例而言，記憶庫可以包含一或多個記憶塊(例如每個記憶庫32個或另一數目的記憶塊)。讀取/寫入電路148可以包含用於讀取及寫入記憶塊140至147內的存記憶體單元的電路系統。另外，儘管在第1D圖(及以下附圖)的所說明中，兩個測試結構對應於每個記憶塊，但應當瞭解，任何數目的測試結構可以對應於一個記憶塊，並且仍在本揭露的範疇內。
在各種實施方式中，測試結構140A至147B以及對應的記憶塊140至147可以形成在單個晶粒(例如單體化或切割的晶粒)上。另外，每對測試結構可以與其對應的記憶塊相鄰設置。舉例而言，測試結構140A及140B可以分別實體地設置在記憶塊140的頂部及底部上。然而，應當理解，一對測試結構可以以任何方式實體地與對應的記憶塊相鄰配置。繼續使用記憶塊140作為代表，測試結構140A及140B可以分別設置在記憶塊140的左側及右側上。
在一些其他實施方式中，測試結構可以不存在於單個晶粒(例如單體化或切割的晶粒)上。舉例而言，當記憶體核心(例如110)的記憶塊形成在晶圓上方的特定晶粒上時，對應的測試結構可以沿晶圓上方的刻畫線形成。刻畫線(有時稱為截口或框架)係晶圓中的區域，該區域用於在晶圓處理結束時對個別晶粒進行單體化或以其他方式分離。在這種實施方式中，測試結構可以不存在於單體化的晶粒上。
在一些實施方式中，讀取/寫入電路148可以跨記憶庫內的多個記憶塊共用。這種情況允許減小晶片面積，這係因為可以使用單個組的讀取/寫入電路148來支援多個記憶塊。然而，在一些實施方式中，可以在特定時間僅將單個記憶塊電耦合至讀取/寫入電路148，以避免信號衝突。在一些實施方式中，讀取/寫入電路148可用於將一或多個資料頁寫入記憶塊140至147(或記憶塊的子集)中。記憶塊140至147內的非揮發性記憶體單元可以允許對頁面的直接覆寫(即表示頁面或頁面的一部分的資料可以寫入至記憶塊140至147中，而無需在寫入資料之前對非揮發性記憶體單元執行的擦除或重置操作)。
在一些情況下，讀取/寫入電路148可用於將特定的非揮發性記憶體單元編程為處於多個(例如2個、3個等)資料狀態中的一者。舉例而言，特定的非揮發性記憶體單元可以包含單級或多級的非揮發性記憶體單元。在一實施例中，讀取/寫入電路148可以跨特定的非揮發性記憶體單元施加第一電壓差(例如2V)以將特定的非揮發性記憶體單元編程為多個資料狀態中的第一狀態，或跨特定的非揮發性記憶體單元的第二電壓差(例如1V)以將特定的非揮發性記憶體單元編程為多個資料狀態中的第二狀態，該第二電壓差小於第一電壓差。
第1E圖說明根據各種實施方式的第1D圖的記憶庫130的記憶塊中的一者(例如140)的示例方塊圖。如圖所示，記憶塊140包含記憶體陣列(或有時稱為記憶體子陣列)150、列解碼器152及行解碼器154。如本文中所揭露，記憶體陣列150可包含連續的非揮發性記憶體單元組，每一非揮發性記憶體單元可經由存取線路的相應組合(例如連續的WL中的一者、連續的BL中的一者及連續的SL中的一者的組合)來存取。在一些實施方式中，此類存取線路有時可以稱為記憶塊的介面部分。記憶體陣列150可以包含一或多層非揮發性記憶體單元。記憶體陣列150可以包含二維記憶體陣列或三維記憶體陣列。介面部分可以形成在記憶體陣列150內，該記憶體陣列150將在下文更詳細地展示及論述。
列解碼器152可以適時(例如在讀取或寫入記憶體陣列150中的非揮發性記憶體單元時)對列位址進行解碼並選擇特定的WL。行解碼器154可以對行位址進行解碼並選擇記憶體陣列150中的一或多個BL/SL以電耦合至諸如第1D圖中的讀取/寫入電路148的讀取/寫入電路。作為非限制性，WL的數目在每個記憶體層4K的範圍內，BL/SL的數目在每個記憶體層1K的範圍內，並且記憶體層的數目為4，這提供了(記憶塊140的)記憶體陣列150中所含的約16M個非揮發性記憶體單元。繼續相同的實施例，對應於記憶塊140的測試結構(例如140A及/或140B)可以包含類似數目的WL(例如4K)及類似數目的記憶體層(例如4)，但包含少得多的BL/SL，這可以使測試結構佔據最佳化的空間。
第2圖說明根據本揭露的各種實施方式的記憶塊140的一部分以及測試結構140A及140B的透視圖。在以下論述中，選擇記憶塊140(及對應的測試結構140A~B)作為代表。應當理解，如本文中所揭露，其他記憶塊(及對應的測試結構)與記憶塊140(及測試結構140A~B)基本類似，並且因此，不再重複論述。另外，第2圖的透視圖被簡化，並且因此，應當理解，各種其他特徵/組件中的任一者亦可以包含在第2圖中，同時仍在本揭露的範疇內。舉例而言，未展示形成在記憶塊140上方的用於WL、BL及SL佈線的多個導電結構。
如圖所示，記憶塊140包含記憶體陣列(或子陣列)150，該記憶體陣列在本文中稱為記憶體陣列202。此記憶體陣列202包含多個記憶體單元，該些記憶體單元形成於沿垂直方向(例如Z方向)在彼此頂部堆疊的多個記憶體層(例如，如圖所示的3個記憶體層)。記憶體單元中的每一者可以包含單閘極或環繞閘極電晶體，該單閘極或環繞閘極電晶體將在下文進一步詳細論述。記憶塊140包含位於記憶體陣列202兩端的多個介面部分204，該些介面部分允許接入(或以其他方式控制)記憶體陣列202的每個記憶體單元。在一些實施方式中，介面部分204各自在Z方向上具有階梯或台階輪廓，如本文中稍後進一步詳細描述。為了經由介面部分204電接入記憶體陣列202，記憶塊140進一步包含沿Z方向延伸的多個互連結構206(例如通孔結構)，該些互連結構206位於介面部分204的相應梯級上。
在各種實施方式中，測試結構140A及140B中的每一者皆形成以仿真記憶塊140的介面部分204及互連結構206。因此，測試結構140A及140B中的每一者皆可以具有與記憶塊140類似的組態。舉例而言，測試結構140A包含具有跨多個記憶體層形成的多個記憶體單元的測試記憶體陣列202A、一或多個測試介面部分204A(每個測試介面部分具有階梯或梯級輪廓)及多個測試互連結構206A；並且測試結構140B包含具有跨多個記憶體層形成的多個記憶體單元的測試記憶體陣列202B、一或多個測試介面部分204B(每個測試介面部分具有階梯或梯級輪廓)及多個測試互連結構206B。
另外，測試結構140A的測試互連結構206A經由多個導電結構210彼此電耦合；並且測試結構140B的測試互連結構206B經由多個導電結構210彼此電耦合。具體而言，測試互連結構206A可以彼此串聯地電耦合；並且測試互連結構206B可以彼此串聯地電耦合。此串列連接的測試互連結構206A及串列連接的測試互連結構206B可以經由多個導電結構210彼此電連接。
藉由串聯地電耦合測試結構140A或140B中的至少一者的測試互連結構(同時與記憶塊140的互連結構206電隔離)，可以經由至少一個測試結構來準確地檢查互連結構206的電連接，並且記憶塊140的正常操作將不會受到干擾。舉例而言，由於測試結構的測試互連結構與記憶塊140內的互連結構同時形成(例如經由相同的微影製程，並且隨後經由相同的蝕刻製程)，所以形成在記憶塊140內的互連結構上的任何缺陷可以被鏡像到測試結構內的測試互連結構(或反射在其上)。如此，藉由測試流經串列連接的測試互連結構的電流的位準是否滿足條件(例如，小於臨限值)，可以標識或以其他方式確定在測試互連結構與測試介面部分之間是否存在任何開放電路。另外，藉由串列連接不同記憶塊的相應測試結構，亦可以準確地標識出哪個記憶塊在其互連結構中含有電連接問題，這將進一步如下詳細論述。
為了說明如何測試測試結構內的多個串列連接的測試互連結構的電連接，在第3圖中再現了僅包含測試介面部分204A及測試互連結構206A的測試結構140A的一部分(選擇該部分作為表像示例)。
如所說明，測試介面部分204A包含沿Z方向或Y方向彼此(例如實體及電)分離的多個測試導電結構:204A-1、204A-2、204A-3、204A-4、204A-5、204A-6、204A-7、204A-8、204A-9、204A-10、204A-11、204A-12、204A-13、204A-14、204A-15、204A-16、204A-17及204A-18。在各種實施方式中，測試導電結構204A-1至204A-18可以模仿記憶塊140內的導電結構的輪廓，該些導電結構用作記憶塊140的記憶體單元的WL或閘極電極，這將在下文進一步詳細論述。
舉例而言，設置在第一記憶體層中的測試導電結構204A-1、204A-4、204A-7、204A-10、204A-13及204A-16沿Y方向彼此分離；設置在第二記憶體層中的測試導電結構204A-2、204A-5、204A-8、204A-11、204A-14及204A-17沿Y方向彼此分離；並且設置在第三記憶體層中的測試導電結構204A-3、204A-6、204A-9、204A-12、204A-15及204A-18沿Y方向彼此分離。
分別設置在第一至第三記憶體層中的測試導電結構204A-1、204A-2及204A-3沿Z方向彼此分離；分別設置在第一至第三記憶體層中的測試導電結構204A-4、204A-5及204A-6沿Z方向彼此分離；分別設置在第一至第三記憶體層中的測試導電結構204A-7、204A-8及204A-9沿Z方向彼此分離；分別設置在第一至第三記憶體層中的測試導電結構204A-10、204A-11及204A-12沿Z方向彼此分離；分別設置在第一至第三記憶體層中的測試導電結構204A-13、204A-14及204A-15沿Z方向彼此分離；並且分別設置在第一至第三記憶體層中的測試導電結構204A-16、204A-17及204A-18沿Z方向彼此分離。
在各種實施方式中，當測試導電結構204A-1至204A-18遵循記憶塊140內的導電結構的階梯輪廓時，測試導電結構204A-1至204A-18可以呈現階梯輪廓。具體而言，在最底部的記憶體層處的測試導電結構可以沿橫向方向以最長長度延伸，在下一上部記憶體層處的測試導電結構可以沿相同橫向方向以第二最長長度延伸等。例如，在第3圖中，設置在第一記憶體層中的測試導電結構204A-1、204A-4、204A-7、204A-10、204A-13及204A-16各自沿X方向以最長長度延伸，設置在第二記憶體層中的測試導電結構204A-2、204A-5、204A-8、204A-11、204A-14及204A-17各自沿X方向以第二最長長度延伸，並且設置在第三記憶體層中的測試導電結構204A-3、204A-6、204A-9、204A-12、204A-15及204A-18各自沿X方向以第三最長長度延伸。
在此階梯輪廓的情況下，(測試介面部分204A的)測試導電結構204A-1至204A-18中的每一者可以經由沿Z方向延伸的測試互連結構206A(例如通孔結構)中的一或多者或沿X或Y方向延伸的導電結構(例如金屬佈線)中的一或多者彼此串聯地電耦合(或電耦合至其他組件)。在下文中，將階梯結構彼此耦合的測試互連結構206A稱為「測試階梯(test staircase，以下簡稱SC)通孔206A-1~206A-36」，並且進一步將測試SC通孔206A-1~206A-36彼此耦合的導電結構210稱為「金屬佈線210」。
例如在第3圖中，測試導電結構204A-1分別經由測試SC通孔206A-1耦合至金屬佈線210中的一者並經由測試SC通孔206A-2及206A-3耦合至測試導電結構204A-2；測試導電結構204A-2經由測試SC通孔206A-4及206A-5耦合至測試導電結構204A-3；測試導電結構204A-3經由測試SC通孔206A-6及206A-7耦合至測試導電結構204A-6；測試導電結構204A-6經由測試SC通孔206A-8及206A-9耦合至測試導電結構204A-5；測試導電結構204A-5經由測試SC通孔206A-10及206A-11耦合至測試導電結構204A-4；測試導電結構204A-4經由測試SC通孔206A-12及206A-13耦合至測試導電結構204A-7；測試導電結構204A-7經由測試SC通孔206A-14及206A-15耦合至測試導電結構204A-8；測試導電結構204A-8經由測試SC通孔206A-16及206A-17耦合至測試導電結構204A-9；測試導電結構204A-9經由測試SC通孔206A-18及206A-19耦合至測試導電結構204A-12；測試導電結構204A-12經由測試SC通孔206A-20及206A-21耦合至測試導電結構204A-11；測試導電結構204A-11經由測試SC通孔206A-22及206A-23耦合至測試導電結構204A-10；測試導電結構204A-10經由測試SC通孔206A-24及206A-25耦合至測試導電結構204A-13；測試導電結構204A-13經由測試SC通孔206A-26及206A-27耦合至測試導電結構204A-14；測試導電結構204A-14經由測試SC通孔206A-28及206A-29耦合至測試導電結構204A-15；測試導電結構204A-15經由測試SC通孔206A-30及206A-31耦合至測試導電結構204A-18；測試導電結構204A-18經由測試SC通孔206A-32及206A-33耦合至測試導電結構204A-17；測試導電結構204A-17經由測試SC通孔206A-34及206A-35耦合至測試導電結構204A-16；並且測試導電結構204A-16經由測試SC通孔206A-36耦合至金屬佈線210中的一者。
在藉由串列連接測試SC通孔206A-1~206A-36及測試導電結構204A-1~204A-18的此導電路徑的情況下，可以準確地檢查測試SC通孔206A-1~206A-36及測試導電結構204A-1~204A-18之間的電連接。在各種實施方式中，藉由在測試結構140A的一端上施加第一信號(例如電壓信號)(第3圖中所指示的箭頭「A」)，在測試結構140A的另一端上偵測到的第二信號(例如電流信號)的電平(第3圖中所指示的箭頭「B」)可用於確定沿該導電路徑是否存在一或多個開放電路。舉例而言，若沿導電路徑存在任何開放電路，則第二信號的電平可以低於臨限值。可以基於各種製程參數(例如測試SC通孔206A-1~206A-36的材料的電阻率、測試導電結構204A-1~204A-18的材料的電阻率、測試SC通孔206A-1~206A-36、測試導電結構204A-1~204A-18的數目等)來預先校準臨限值。另一方面，若不存在開放電路，則第二信號的電平應等於或大於臨限值。
回應於確定測試結構中開放電路的存在，確定在對應的記憶塊的SC通孔與導電結構(例如WL)之間也可以存在開放電路。這種情況可能係因為記憶塊及測試結構共用相同的處理步驟以製作SC通孔及測試SC通孔。在一些實施方式中，超過一個測試結構(例如串列連接如第2圖中所說明的測試結構140A及140B)可用於測試對應記憶塊(例如記憶塊140)中的SC通孔與WL之間的電連接。另外，可以將操作原理應用於測試多個記憶塊(記憶塊140至147)，這將相對於第4圖的方法進行論述。
參考第4圖，描繪了根據各種實施方式的用於測試多個記憶塊的SC通孔的電連接的示例方法400的流程圖。方法400的功能性或操作中的一些可以使用第1B圖中所描繪的記憶體核心控制電路108的一或多個組件(例如用於測試互連結構的信號產生器128(在下文中為「信號產生器128」)來實施或由其執行。應注意，方法400僅為示例，並且不旨在限制本揭露。因此，應當理解，可以在方法400之前、期間及之後提供額外操作，並且本文中僅簡要描述了一些其他操作。
方法400從操作402開始，在操作402中，形成分別仿真多個記憶塊的多個測試結構。在一些實施方式中，可以存在仿真每個記憶塊的一或多個測試結構。一或多個測試結構可以與其對應的記憶塊相鄰設置。在一些實施方式中，測試結構中的每一者可以仿真、模擬或以其他方式至少遵循對應記憶塊的階梯介面部分(例如導電結構(WL))及互連結構(例如SC通孔)。
在方法400的以下論述中，使用包含八個記憶塊140至147(第1D圖)作為示例的記憶庫130，第5圖再現了這些記憶塊中的四者140至143，其中其對應(仿真)測試結構140A~B至143A~B分別相鄰設置。然而，應當瞭解，方法400不限於測試任何數目的記憶塊。舉例而言，藉由根據任意數目的記憶塊形成多個測試結構，方法400可以用於測試或以其他方式監測此類記憶塊中的每一者的電連接。在各種實施方式中，測試結構140A~B可以各自具有仿真記憶塊140的導電結構(WL)的多個測試導電結構(例如，如第3圖中所展示的204A-1至204A-18)及仿真記憶塊140的SC通孔的多個測試SC通孔(例如，如第3圖中所展示的206A-1至206A-36)。
方法400進行至操作404，在該操作404中，測試結構彼此串聯地電連接。除了經由串聯的每個測試結構內的測試SC通孔電耦合測試導電結構(如相對於第3圖所說明)外，對應於特定的記憶塊的一或多個(例如2個)測試結構中的一者連接至一或多個測試結構中的另一者。另外，對應於第一記憶塊的一或多個測試結構中的一者連接至對應於第二記憶塊的一或多個測試結構中的一者。可以經由多個開關來控制跨不同記憶塊的此連接。在一些實施方式中，信號產生器128可以控制(例如啟動/停用或以其他方式接通/斷開)那些開關，以便串聯地連接所有記憶塊或繞過記憶塊中的一或多者，這將在下文進行論述。
例如在第5圖中，對應於記憶塊140的測試結構140A及140B彼此連接。另外，測試結構140B可以經由開關502(當啟動時)連接至組件(未展示)，並且測試結構140A可以經由開關504(當啟動時)連接至對應於下一記憶塊141的測試結構中的一者141B。對應於記憶塊141的測試結構141A及141B彼此連接。另外，測試結構141A經由開關506(當啟動時)連接至對應於下一記憶塊142的測試結構中的一者142B。對應於記憶塊142的測試結構142A及142B彼此連接。另外，測試結構142A經由開關508(當啟動時)連接至對應於下一記憶塊143的測試結構中的一者143B。對應於記憶塊143的測試結構143A及143B彼此連接。另外，測試結構143A經由開關510(當啟動時)連接至組件(未繪示)。
此外，開關514、516、518及520可以提供一或多個旁路路徑。開關中的每一者可以對應於相應的記憶塊以繞過記憶塊(及其對應的測試結構)。具體而言，可以相對於開關504交替地啟動開關514以繞過記憶塊140；可以相對於開關506交替地啟動開關516以繞過記憶塊141；可以相對於開關508交替地啟動開關518以繞過記憶塊142；並且可以相對於開關510交替地啟動開關520以繞過記憶塊143。舉例而言，當開關504停用並且開關514停用時，可以繞過記憶塊140(及對應的測試結構140A~B)；當開關506停用並且開關516停用時，可以繞過記憶塊141(及對應的測試結構141A~B)；當開關508停用並且開關518停用時，可以繞過記憶塊142(及對應的測試結構142A~B)；並且當開關510停用並且開關520停用時，可以繞過記憶塊143(及對應的測試結構143A~B)。
在一些實施方式中，開關502至520中的每一者可以包含n型金屬氧化物半導體(metal-oxide-semiconductor，MOS)電晶體、p型MOS電晶體、傳輸閘、熔絲、反熔絲或其組合。應當理解，開關502至520可以各自包含適合於用作開關的裝置/特徵，同時仍在本揭露的範疇內。在一些實施方式中，開關502至520可以形成為含有記憶塊140~143的記憶體裝置的一部分。另外，開關502至520可以形成在記憶塊140~143上方或下方。舉例而言，開關502至520可以形成在基板的前端上，並且記憶塊140~143可以形成在基板的後端上。在另一中，記憶塊140~143可以形成在基板的後端上，並且開關502至520亦可以形成在後端上以及記憶塊140~143上方。在又一中，開關502至520可以嵌入於記憶塊140~143的處理中。在又一中，開關502至520可以分離地形成為分離的裝置，並且隨後整合至含有記憶塊140~143的記憶體裝置中。
在一些實施方式中，預設情況下，信號產生器128可以啟動開關502至510並且停用開關514至520，以便將測試結構串聯地電連接(操作404)。如此，導電路徑550可以經由測試結構140B、140A、141B、141A、142B、142A、143B及143A提供，如第5圖中所展示。
接下來，方法400進行至第一確定操作405以確定是否滿足條件。舉例而言，信號產生器128可以在導電路徑550的一端上施加第一信號(例如電壓信號)，並且在導電路徑550的另一端上偵測第二信號(例如電流信號)的電平。在偵測到第二信號時，信號產生器128可以確定第二信號的電平是否滿足條件(例如大於臨限值)。可基於各種製程參數(例如測試結構140至143的測試SC通孔的材料的電阻率、測試結構140至143的測試導電結構的測試SC通孔的材料的電阻率、跨測試結構140至143形成的測試SC通孔的數目、跨測試結構140至143形成的測試導電結構的數目等)來預先校準臨限值。
若滿足條件，則方法400進行至操作406，以將所有記憶體塊140至143確定為可用記憶塊。備選地，可以將SC導通孔與記憶體塊140至143中的每一者的導電結構(WL)之間的電連接確定為沒有開放電路問題。另一方面，若不滿足條件，則方法400進行至操作408以一次測試記憶塊中的一者。為了一次測試記憶塊中的一者，可以繞過其餘的記憶塊(及其測試結構)，這允許標識出具有開放電路問題的記憶塊。
舉例而言，在確定偵測到的第二信號的電平不滿足臨限值時(在操作405處)，信號產生器128可以首先藉由繞過其餘的記憶塊(例如當前中的記憶塊141至143)來測試記憶塊140。具體而言，信號產生器128可以停用開關506至514並啟動開關502至504，以便形成導電路徑650。可以僅經由用於所測試的記憶塊140的測試結構(例如140A及140B)來提供導電路徑650，如第6圖中所說明。沿此導電路徑，繞過對應於其餘的記憶塊141至143的測試結構。信號產生器128可以再次確定第二信號的電平是否滿足臨限值(操作409)。
若並非如此(即，第二信號的電平等於或小於臨限值)，則方法400可以進行至操作410，在該操作410中，確定所測試的記憶塊具有連接問題。在一些實施方式中，信號產生器128可以將當前測試的記憶塊確定為不可用。信號產生器128可以記錄此不可用的記憶塊的標識(例如位址資訊)，該標識可以用作旗標以允許使用者(例如第1A圖的主機102)跳過對記憶塊的存取。
另一方面，若如此(即第二信號的電平大於臨限值)，則方法400可以再次進行至操作408以藉由繞過其餘的記憶塊來測試下一記憶塊。舉例而言，信號產生器128可以隨後藉由繞過其餘的記憶塊(例如當前中的記憶塊140、142及143)來測試記憶塊141。具體而言，信號產生器128可以停用開關502至510以及516並啟動開關514、518及520，以便形成導電路徑750。可以僅經由用於所測試的記憶塊141的測試結構(例如141A及141B)來提供導電路徑750，如第7圖中所說明。沿此導電路徑，繞過對應於其餘的記憶塊140、142及143的測試結構。信號產生器128可以再次確定第二信號的電平是否滿足臨限值(操作409)。若並非如此，則信號產生器128可以將當前測試的記憶塊確定為不可用；並且若如此，則信號產生器128可以藉由反復執行操作408及409來繼續測試其餘的記憶塊。信號產生器128可以繼續執行操作的此反復，直至標識出不可用的記憶塊為止。
第8圖說明根據各種實施方式的用以形成記憶體裝置的方法800的流程圖。例如，方法800的至少一些操作(或步驟)可用於形成三維記憶體裝置(例如測試結構140A~B、141A~B、142A~B、143A~B、144A~B、145A~B、146A~B及147A~B中的任一者，如本文中所揭露)。應注意，方法800僅為示例，並且不旨在限制本揭露。因此，應當理解，可以在第8圖的方法800之前、期間及之後提供額外操作，並且一些其他操作可以在本文中僅簡要地描述。
在一些實施方式中，方法800的操作可以與分別如第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖及第18圖中所展示的各個製造階段處的示例3D記憶體裝置900的橫截面圖(將在下文中進一步詳細論述)相關聯。雖然方法800的各種操作及第9圖至第18圖中所展示的相關聯圖示可以相對於包含多個單閘極記憶體單元的3D記憶體裝置900進行描述，但應當理解，操作可以等同地適用於各種其他類型的記憶體單元中的任一者，諸如例如環繞閘極記憶體單元。
簡要概述，方法800開始於在基板上方形成堆疊的操作802。方法800進行至以階梯(staircase，以下簡稱SC)輪廓對堆疊進行圖案化的操作804。方法800進行至沉積金屬間介電質(intermetal dielectric，以下簡稱IMD)的操作806。方法800進行至形成多個字元線(word line，以下簡稱WL)溝槽的操作808。方法800進行至形成多個WL的操作810。方法800進行至沉積多個記憶體層及多個通道層的操作812。方法800進行至對通道層進行圖案化的操作814。方法800進行至形成多個(源極/選擇線)SL及多個位元線(bit line，以下簡稱BL)的操作816。方法800進行至形成多個測試SC通孔的操作818。方法800進行至形成多個金屬佈線的操作820。
對應於第8圖的操作802，第9圖係根據各種實施方式的3D記憶體裝置900的透視圖，該3D記憶體裝置900包含在各個製造階段中的一者處形成在半導體基板901上方的堆疊902。
基板901可以係可以摻雜(例如用p型或n型摻雜劑)或無摻雜的半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或其類似者。基板901可以係晶圓，諸如矽晶圓。一般而言，SOI基板包含形成在絕緣體層上的半導體材料層。絕緣體層可以係例如埋入式氧化物(buried oxide，BOX)層、氧化矽層或其類似者。絕緣體層設置在通常為矽或玻璃基板的基板上。也可以使用其他基板，諸如多層或梯度基板。在一些實施方式中，基板901的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
堆疊902包含多個絕緣層904及多個犧牲層906，該些絕緣層904及該些犧牲層906沿垂直方向(例如Z方向)在基板901上方在彼此頂部交替地堆疊。儘管在第9圖的所說明實施方式中展示了四個絕緣層904及三個犧牲層906，但應當理解，堆疊902可包含在彼此頂部交替地設置的任意數目的絕緣層及任意數目的犧牲層，同時仍在本揭露的範疇內。另外，儘管在第9圖的所說明實施方式中，堆疊902直接接觸基板902，但應當理解，堆疊902與基板901分離。例如，可以在基板901上方形成多個(平面及/或非平面)電晶體，並且多個金屬化層(每個金屬化層包含電連接至那些電晶體的多個接觸件)可以形成於基板901與堆疊902之間。如本文中所使用，交替堆疊的絕緣層904及犧牲層906係指犧牲層906中的每一者藉由兩個鄰近的絕緣層904鄰接。絕緣層904可以在其間具有相同的厚度，或可以具有不同的厚度。犧牲層906可以在其間具有相同的厚度，或可以具有不同的厚度。在一些實施方式中，堆疊902可以以絕緣層904(如第9圖中所展示)或犧牲層906開始。
絕緣層904可以包含至少一種絕緣材料。可用於絕緣層904的絕緣材料包含但不限於氧化矽(包含摻雜或無摻雜矽玻璃)、氮化矽、氮氧化矽、有機矽玻璃(organosilicate glass，OSG)、旋塗介電質材料、通常稱為高介電常數(高k)的介電氧化物(例如氧化鋁、氧化鉿等)的介電金屬氧化物及其矽酸鹽、介電金屬氮氧化物及其矽酸鹽以及有機絕緣材料。在一個實施方式中，絕緣層904可以係氧化矽。
犧牲層906可以包含絕緣材料、半導體材料或導電材料。犧牲層906的材料為可以隨後相對於絕緣層904的材料選擇性地去除的犧牲材料。犧牲層906的非限制性示例包含氮化矽、非晶半導體材料(諸如非晶矽)及多晶半導體材料(諸如多晶矽)。在一個實施方式中，犧牲層906可以為包含氮化矽或包含矽或鍺中的至少一者的半導體材料的間隔物材料層。
可以藉由在半導體基板901上方交替沉積絕緣層904及犧牲層906的相應材料來形成堆疊902。在一些實施方式中，可以例如藉由化學氣相沉積(chemical vapor deposition，CVD)來沉積絕緣層904中的一者，隨後例如使用CVD或原子層沉積(atomic layer deposition，ALD)來沉積犧牲層906中的一者。
對應於第8圖的操作804，第10圖係根據各種實施方式的3D記憶體裝置900的透視圖，在該3D記憶體裝置900中，對堆疊902進行圖案化以在各個製造階段中的一者處形成階梯輪廓。
為了形成階梯輪廓，遮罩層(未展示)沉積在堆疊上(在最頂部的絕緣層904上)並且被圖案化。在一些實施方式中，遮罩層可以包含光阻(例如正型光阻或負型光阻)，例如相同的光阻或不同的光阻的單層或多層。在其他實施方式中，遮罩層可以包含硬遮罩層，例如多晶矽遮罩層、金屬遮罩層或任何其他合適的遮罩層。
接下來，對遮罩層進行圖案化，以例如在X方向上遠離遮罩層的軸向末端處蝕刻遮罩層的部分，以便減小其軸向寬度。可以使用微影技術對遮罩層進行圖案化。一般而言，微影技術利用光阻材料，該光阻材料形成遮罩層並且經沉積、照射(曝光)並顯影以去除光阻材料的一部分，在該中，遮罩層的末端部分。剩餘的遮罩層保護諸如圖案化的遮罩層下方的堆疊902的一部分的下伏材料免受諸如蝕刻的後續處理步驟的影響。
接下來，蝕刻在X方向上的遮罩層的兩側上的最頂部絕緣層904及最頂部犧牲層906的相應部分。例如，圖案化的遮罩層用於蝕刻最頂部絕緣層904及最頂部犧牲層906的暴露部分，以便在下一下部絕緣層904及犧牲層906(即第二最頂部絕緣層904及犧牲層906)上方形成第一台階(或梯級)1002(在最頂部絕緣層904及犧牲層906之外)。在一些實施方式中，蝕刻可以為各向異性蝕刻(例如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、深反應離子蝕刻(deep reactive ion etch，DRIE)或其類似者，或其組合)，該各向異性蝕刻選擇性地蝕刻最頂部絕緣層及犧牲層的暴露部分。
在一些實施方式中，蝕刻可以包含:第一蝕刻，選擇性地蝕刻最頂部絕緣層904，直至暴露出下伏(例如最頂部)犧牲層906；以及第二後續蝕刻，蝕刻犧牲層906，直至暴露出下伏(例如第二最頂部)絕緣層904。此兩步蝕刻製程可以允許下伏犧牲層或絕緣層用作蝕刻終止，以使得一旦去除了緊接在其上方的層的一部分，以便防止過蝕刻。
接下來，再次蝕刻遮罩層以減小其在X方向上的軸向寬度，隨後為兩步蝕刻製程以形成第二台階1004(在第二最頂部絕緣層904及犧牲層906之外)。藉由在遮罩層上反復地執行寬度減小製程及兩步蝕刻製程，可以對堆疊902進行圖案化以包含多個台階(例如台階1002、1004及1006)，這產生如第10圖中所展示的階梯輪廓。
對應於第8圖的操作806，第11圖為根據各種實施方式的3D記憶體裝置900的透視圖，該3D記憶體裝置900包含在各個製造階段中的一者處形成在堆疊902(具有階梯輪廓)上方的IMD 1102。
IMD 1102可以藉由在部分形成的3D記憶體裝置900上方以塊狀沉積介電質材料並將塊狀氧化物(例如使用CMP)向後拋光至遠離最頂部絕緣層904的位準來形成，以使得IMD 1102僅設置在台階1002至1006上方。IMD 1102的介電材料可以包含SiO、磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(borosilicate glass，BSG)、摻硼磷矽玻璃(boron-doped phosphosilicate Glass，BPSG)、無摻雜矽玻璃(undoped silicate glass，USG)或其組合。
對應於第8圖的操作808，第12圖為根據各種實施方式的3D記憶體裝置900的透視圖，該3D記憶體裝置900包含在各個製造階段中的每一者處的多個WL溝槽1202及1204。
儘管在第12圖的所說明實施方式中展示了兩個WL溝槽1202~1204，但應當理解，3D記憶體裝置900可以包含任意數目的WL溝槽，同時仍在本揭露的範疇內。WL溝槽1202及1204均沿橫向方向(例如X方向)延伸。可以使用一或多種蝕刻製程來形成WL溝槽1202及1204。蝕刻製程可各自包含例如反應離子蝕刻(reactive ion etch，RIE)製程、中性束蝕刻(neutral beam etch，NBE)製程、其類似者或其組合。蝕刻製程可以係各向異性的。
作為形成WL溝槽1202及1204的結果，形成了鰭狀結構1206、1208及1210。如圖所示，鰭狀結構1206至1210(有時稱為條狀結構)均沿橫向方向(例如X方向)延伸，並且彼此平行。鰭狀結構1206至1210中的每一者包含在彼此頂部交替地堆疊的多個層(layer/tier)。特定而言，每個鰭狀結構包含多個絕緣層904(的剩餘部分)、多個犧牲層906(剩餘部分)及IMD 1102的剩餘部分的交替堆疊。
對應於第8圖的操作810，第13圖為根據各種實施方式的3D記憶體裝置900的透視圖，該3D記憶體裝置900包含在各個製造階段中的一者處的多個WL 1302。
為了形成WL 1302，鰭狀結構1206至1210中的每一者中的犧牲層906中的每一者的相應末端部分可以橫向凹陷(例如沿Y方向)。犧牲層906可以藉由執行蝕刻製程而凹陷，該蝕刻製程經由WL溝槽1202及1204相對於絕緣層904選擇性地蝕刻犧牲層906。備選地陳述，絕緣層904可以在整個選擇性蝕刻製程中保持基本完整。在一些實施方式中，犧牲層906中的每一者可以從其兩端(沿Y方向)向內凹陷一定的回蝕距離。此回蝕距離可以控制為小於犧牲層906沿Y方向的寬度的一半，以便保持犧牲層906的中央部分完整，如第13圖中所展示。
蝕刻製程可以包含採用濕式蝕刻溶液的濕式蝕刻製程，或可以為氣相(乾式)蝕刻製程，在該氣相蝕刻製程中將蝕刻劑以氣相引入第一溝槽(虛線)中。在犧牲層906包含氮化矽並且絕緣層204包含氧化矽的示例中，蝕刻製程可以包含濕式蝕刻製程，在該濕式蝕刻製程中將工件浸入包含磷酸的濕式蝕刻槽內，該磷酸相對於絕緣層904的氧化矽、矽及各種其他材料選擇性地蝕刻犧牲層906的氮化矽。
接下來，可以(例如共形地)形成金屬填充層以填充相對於絕緣層904朝向剩餘犧牲層906向內延伸的「凹部」，從而形成WL 1302，如第13圖中所展示。金屬填充層包含選自由鎢、銅、鈷、釕、鈦、鉭或其組合組成的群組的至少一種金屬材料。金屬填充層可以藉由共形沉積方法沉積，該共形沉積方法可以為例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、無電電鍍、電鍍或其組合。
對應於第8圖的操作812，第14圖為根據各種實施方式的3D記憶體裝置900的透視圖，該3D記憶體裝置900包含在各個製造階段中的一者處的多個記憶體層1402、1404及多個通道層1412、1414。
在各種實施方式中，記憶體層1402~1404中的每一者包含兩個部分，每個部分形成以沿對應溝槽的側壁中的一者延伸。如此，記憶體層的每個部分(經由其相應的暴露側壁)與對應數目的WL接觸。在記憶體層上方，通道層1412~1414中的每一者亦包含分別與對應的記憶體層的兩個部分接觸的兩個部分。如第14圖的所說明中所展示，在溝槽1202中形成包含兩個部分的記憶體層1402及包含兩個部分的通道層1412；在溝槽1204中形成包含兩個部分的記憶體層1404及包含兩個部分的通道層1414。
沿WL溝槽1202~1204中的每一者的側壁設置的記憶體層1402~1404中的每一者可以包含鐵電材料，例如鋯鈦酸鉛(lead zirconate titanate，PZT)、PbZr/TiO 3、BaTiO 3、PbTiO 2等。然而，應當理解，記憶體層1402~1404可以各自包含電荷儲存層，同時仍在本揭露的範疇內。可以使用物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強型CVD(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、MBE、任何其他合適的製程或其組合形成記憶體層1402~1404。可以沉積共形塗層，以使得記憶體層各自在WL溝槽的側壁周圍連續。
通道層1412~1414中的每一者形成在記憶體層的徑向內表面(側壁)上。在一些實施方式中，通道層1412~1414可以各自由半導體材料(例如Si(例如多晶矽或非晶矽)、Ge、SiGe、碳化矽(silicon carbide，SiC)等)形成。可以使用物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強型CVD(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、MBE、任何其他合適的製程或其組合形成通道層1412~1414。可以沉積共形塗層，以使得通道層1412~1414各自在記憶體層的徑向內表面上連續。
隨後，用絕緣材料(例如SiO、SiN、SiON、SiCN、SiC、SiOC、SiOCN、其類似者或其組合)填充WL溝槽1202~1204中的每一者，以便形成內部間隔物1406。在一些實施方式中，內部間隔物1406可以由與複數個絕緣層904相同的材料形成。可以使用物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強型CVD(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)、MBE、任何其他合適的製程或其組合、高深寬比製程(high aspect ratio process，HARP)、另一適用的製程或其組合形成內部間隔物1406。
對應於第8圖的操作814，第15圖係根據各種實施方式的3D記憶體裝置900的透視圖，在該3D記憶體裝置900中，通道層1412及1414各自在各個製造階段中的一者處圖案化。
在一些實施方式中，通道層1412及1414中的每一者圖案化為多個段，每個段可以限定記憶體串的初始佔地面積。舉例而言，通道層1412圖案化為通道段1502、1504、1506、1508、1510、1512、1514及1516；並且通道層1414圖案化為通道段1518、1520、1522、1524、1526、1528、1530及1532。此類通道段中的每一者皆可以用作記憶體串的通道，該記憶體串包含跨多個層設置的多個記憶體單元。在下文中，通道段1502至1532稱為「記憶體串1502至1532」。藉由重新填充絕緣材料(例如SiO、SiN、SiON、SiCN、SiC、SiOC、SiOCN、其類似者或其組合)使段彼此電隔離。
對應於第8圖的操作816，第16圖係根據各種實施方式的3D記憶體裝置900的透視圖，該3D記憶體裝置900包含在各個製造階段中的一者處的多個BL 1602及多個SL 1604。
在一些實施方式中，BL 1602及SL 1604中的每一者由金屬填充材料形成，並且沿Z方向延伸。通道段(或記憶體串)中的每一者耦合至一對BL與SL。另外，在WL溝槽中面向彼此的兩個記憶體串可以共用一對BL與SL。使用記憶體串1502及1510作為代表，記憶體串1502及1510共用垂直延伸的BL 1602及SL 1604。金屬填充層包含選自由鎢、銅、鈷、釕、鈦、鉭或其組合組成的群組的至少一種金屬材料。金屬填充層可以藉由共形沉積方法沉積，該共形沉積方法可以為例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、無電電鍍、電鍍或其組合。
對應於第8圖的操作818，第17圖係根據各種實施方式的3D記憶體裝置900的透視圖，該3D記憶體裝置900包含在各個製造階段中的一者處的多個測試SC通孔1700。
測試SC通孔1700(與測試SC通孔206A-1~206A-36及206B基本類似，如上文所論述)各自以相應的高度(或深度)穿過IMD 1102以降落在相應的WL上。舉例而言，在第17圖中，在第一台階1002處，多個測試SC通孔1700以第一高度垂直延伸以降落在WL 1302上；在第二台階1004處，多個測試SC通孔1700以第二高度垂直延伸以降落在WL 1302上；以及在第三台階1006處，多個測試SC通孔1700以第三高度垂直延伸以降落在WL 1302上。測試SC通孔1700藉由以下形成:蝕刻IMD 1102以形成多個開口，該些開口在不同台階處暴露WL 1302的各個部分，並且隨後用金屬填充材料填充開口。金屬填充材料包含選自由鎢、銅、鈷、釕、鈦、鉭或其組合組成的群組的至少一種金屬材料。金屬填充材料可以藉由共形沉積方法沉積，該共形沉積方法可以為例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、無電電鍍、電鍍或其組合。
對應於第8圖的操作820，第18圖係根據各種實施方式的3D記憶體裝置900的透視圖，該3D記憶體裝置900包含在各個製造階段中的一者處的多個金屬佈線1800。
金屬佈線1800(與導電結構210基本類似，如上文所論述)與測試SC通孔1700串聯地電耦合。另外，形成為水平導電線的金屬佈線1800中的每一者經由形成為垂直導電線的通孔1802耦合至相應的測試SC通孔。此類金屬佈線1800及通孔1802可以經由雙鑲嵌或單鑲嵌製程藉由形成一或多個水平及垂直溝槽並用金屬填充材料填充那些溝槽來形成，該些溝槽延伸經由IMD 1102上方的另一IMD。金屬填充材料包含選自由鎢、銅、鈷、釕、鈦、鉭或其組合組成的群組的至少一種金屬材料。金屬填充材料可以藉由共形沉積方法沉積，該共形沉積方法可以為例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、無電電鍍、電鍍或其組合。
在第13圖(及第14圖至第18圖)的所說明中，凹部各自形成有基於邊緣的側壁(例如幾乎垂直的側壁)，該基於邊緣的側壁使得WL 1302遵循此基於邊緣的內側壁。替代地陳述，在剩餘的中央犧牲層906與WL 1302之間形成基於邊緣的介面。然而，凹部可以形成為具有基於曲率的側壁，該基於曲率的側壁使得WL 1302遵循此基於曲率的內側壁，如第19圖的橫截面圖中所說明。
為了進一步說明WL 1302、測試SC通孔1700、通孔1802以及金屬佈線1800之間的連接，第20A圖、第20B圖、第20C圖、第20D圖、第20E圖、第20F圖、第20G圖、第20H圖、第21A圖、第21B圖、第21C圖、第21D圖、第21E圖、第21F圖、第21G圖及第21H圖說明根據各種實施方式的這些特徵的各種橫截面圖。
例如，第20A圖至第20H圖說明WL 1302、測試SC通孔1700、通孔1802及金屬佈線1800，其中通孔1802及金屬佈線1800形成具有小於測試SC通孔1700的寬度(沿Y方向延伸)的寬度(沿Y方向延伸)。特定而言，第20A圖、第20C圖、第20E圖及第20G圖說明通孔1802具有與測試SC通孔1700的頂表面對準的底表面；第20B圖、第20D圖、第20F圖及第20H圖說明通孔1802具有在測試SC通孔1700的頂表面下方的底表面；第20A圖至第20D圖說明通孔1802及測試SC通孔1700彼此中心對準；第20E圖至第20H圖說明通孔1802及測試SC通孔1700彼此中心未對準；第20A圖、第20B圖、第20E圖及第20F圖說明測試SC通孔1700具有與WL 1302的頂表面對準的底表面；並且第20C圖、第20D圖、第20G圖及第20H圖說明測試SC通孔1700具有在WL 1302的頂表面下方對準的底表面。
舉例而言，第21A圖至第21H圖說明WL 1302、測試SC通孔1700、通孔1802及金屬佈線1800，在該些圖中通孔1802及金屬佈線1800形成具有大於測試SC通孔1700的寬度(沿Y方向延伸)的寬度(沿Y方向延伸)。特定而言，第21A圖、第21C圖、第21E圖及第21G圖說明通孔1802具有與測試SC通孔1700的頂表面對準的底表面；第21B圖、第21D圖、第21F圖及第21H圖說明通孔1802具有在測試SC通孔1700的頂表面下方的底表面；第21A圖至第21D圖說明通孔1802及測試SC通孔1700彼此中心對準；第21E圖至第21H圖說明通孔1802及測試SC通孔1700彼此中心未對準；第21A圖、第21B圖、第21E圖及第21F圖說明測試SC通孔1700具有與WL 1302的頂表面對準的底表面；並且第21C圖、第21D圖、第21G圖及第21H圖說明測試SC通孔1700具有在WL 1302的頂表面下方對準的底表面。
在本揭露的一個態樣中，揭露了一種記憶體裝置。記憶體裝置包含:第一記憶塊，包含第一記憶體子陣列；第一介面部分，與第一記憶體子陣列相鄰設置，第一介面部分具有階梯輪廓；以及多個第一互連結構，經由第一介面部分電耦合至第一記憶體子陣列。記憶體裝置包含:第一測試結構，與第一半導體裝置相鄰設置，第一測試結構用以模擬多個第一互連結構的電連接。記憶體裝置包含:第二測試結構，與第一半導體裝置相鄰設置，第二測試結構用以模擬多個第一互連結構的電連接。第一測試結構及第二測試結構彼此電耦合，並且各自與第一記憶塊電隔離。
在本揭露的另一態樣中，揭露了一種記憶體裝置。記憶體裝置包含多個記憶體子陣列。經由字元線(word line，WL)階梯及多個互連結構來存取記憶體子陣列中的每一者。記憶體裝置包含複數個測試結構。測試結構中的每一者對應於記憶體子陣列中的一者，並且包含:(i)測試WL階梯，仿真耦合至對應記憶體子陣列的WL階梯；及(ii)多個測試互連結構，仿真耦合至對應記憶體子陣列的互連結構。多個測試結構彼此串聯地電耦合。
在本揭露的又一態樣中，揭露了一種用於測試記憶體裝置的方法。方法包含形成分別仿真多個記憶體子陣列的多個測試結構。測試結構中的每一者與記憶體子陣列中的對應一者實體相鄰地設置但電隔離。方法包含串聯耦合測試結構。方法包含確定經由串列連接的測試結構導電的電位是否滿足條件。方法包含基於確定，藉由一次繞過測試結構中的剩餘測試結構來測試測試結構中的一者，以便標識記憶體子陣列中的一或多者的電連接問題。
前述內容概述了若干實施方式的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施方式的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，此類等效構造不脫離本揭露的精神及範疇，並且在不脫離本揭露的精神及範疇的情況下，其可以進行各種改變、替換及變更。
100:記憶體系統 102:主機 104:記憶體晶片控制器 106:記憶體晶片 108:記憶體核心控制電路 110:記憶體核心 120:位址解碼器 122:用於第一存取線路的電壓產生器 124:用於第二存取線路的電壓產生器 126:用於參考信號的信號產生器 128:用於測試互連結構的信號產生器 130、132:記憶庫 140~147:記憶塊 140A、140B、141A、141B、142A、142B、143A、143B、144A、144B、145A、145B、146A、146B、147A、147B:測試結構 148:讀取/寫入電路 150:記憶體陣列 152:列解碼器 154:行解碼器 202:記憶體陣列 202A、202B:測試記憶體陣列 204:介面部分 204A、204B:測試介面部分 204A-1~204A-18:測試導電結構 206:互連結構 206A:測試互連結構 206A-1~206A-36、206B、1700:測試SC通孔 210:導電結構 400、800:方法 402、404、405、406、408、409、410、802、804、806、808、810、812、814、816、818、820:操作 502、504、506、508、510、514、516、518、520:開關 550、650、750:導電路徑 900:3D記憶體裝置 901:半導體基板 902:堆疊 904:絕緣層 906:犧牲層 1002、1004、1006:台階 1102:IMD 1202、1204:WL溝槽 1206、1208、1210:鰭狀結構 1302:WL 1402、1404:記憶體層 1406:內部間隔物 1412、1414:通道層 1502、1504、1506、1508、1510、1512、1514、1516、1518、1520、1522、1524、1526、1528、1530、1532:通道段 1602:BL 1604:SL 1800:金屬佈線 1802:通孔
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為了論述清楚起見，各種特徵的尺寸可以任意增加或減小。 第1A圖說明根據一些實施方式的記憶體系統及主機的方塊圖。 第1B圖說明根據一些實施方式的記憶體核心控制電路的方塊圖。 第1C圖說明根據一些實施方式的記憶體核心的方塊圖。 第1D圖說明根據一些實施方式的記憶庫的方塊圖。 第1E圖說明根據一些實施方式的記憶塊的方塊圖。 第2圖說明根據一些實施方式的記憶塊及一或多個測試結構的透視圖。 第3圖說明根據一些實施方式的包含介面部分的測試結構及多個互連結構的一部分的透視圖。 第4圖說明根據一些實施方式的測試三維記憶體裝置的示例方法的流程圖。 第5圖說明根據一些實施方式的彼此串聯地電耦合的多個測試結構的方塊圖。 第6圖說明根據一些實施方式的繞過測試結構中的一些的多個測試結構的示例方塊圖。 第7圖說明根據一些實施方式的繞過測試結構中的一些的多個測試結構的另一示例方塊圖。 第8圖說明根據一些實施方式的製作三維記憶體裝置的示例方法的流程圖。 第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖及第18圖各自說明了根據一些實施方式的在各種製造階段期間由第8圖的方法製作的示例三維記憶體裝置的透視圖。 第19圖說明根據一些其他實施方式的第9圖至第18圖的三維記憶體裝置的橫截面圖。 第20A圖、第20B圖、第20C圖、第20D圖、第20E圖、第20F圖、第20G圖、第20H圖、第21A圖、第21B圖、第21C圖、第21D圖、第21E圖、第21F圖、第21G圖及第21H圖各自說明了根據一些實施方式的第9圖至第18圖的三維記憶體裝置的橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體系統
102:主機
104:記憶體晶片控制器
106:記憶體晶片
108:記憶體核心控制電路
110:記憶體核心

Claims (20)

  1. 一種記憶體裝置，包括: 一第一記憶塊，包括: 一第一記憶體子陣列； 一第一介面部分，與該第一記憶體子陣列相鄰設置，該第一介面部分具有一階梯輪廓；以及 複數個第一互連結構，經由該第一介面部分電耦合至該第一記憶體子陣列； 一第一測試結構，與一第一半導體裝置相鄰設置，該第一測試結構用以模擬該些第一互連結構的多個電連接；及 一第二測試結構，與該第一半導體裝置相鄰設置，該第二測試結構用以模擬該些第一互連結構的多個電連接； 其中該第一測試結構及該第二測試結構彼此電耦合，並且各自與該第一記憶塊電隔離。
  2. 如請求項1所述之記憶體裝置，其中該第一測試結構及該第二測試結構中的每一者包括: 一測試介面部分，仿真該第一介面部分的該階梯輪廓；及 複數個測試互連結構，分別仿真該些第一互連結構的多個輪廓。
  3. 如請求項2所述之記憶體裝置，其中該些測試互連結構經由該測試介面部分彼此串聯地電耦合。
  4. 如請求項2所述之記憶體裝置，其中該測試介面部分包括複數個測試存取接線，各該存取接線配置為啟動複數個測試記憶單元，並且其中與該些測試存取接線中的一第一者所接觸的該些測試互連結構中的一第一者係電耦合至與該些測試存取接線中的一第二者所接觸的該些測試互連結構中的一第二者。
  5. 如請求項4所述之記憶體裝置，其中均沿一方向延伸的該第一測試存取接線及該第二測試存取接線相對於彼此垂直設置。
  6. 如請求項5所述之記憶體裝置，其中該第一測試存取接線及該第二測試存取接線中的一者比該第一測試存取接線及該第二測試存取接線中的另一者沿該方向延伸得更遠。
  7. 如請求項1所述之記憶體裝置，進一步包括: 一第二記憶塊，包括: 一第二記憶體子陣列； 一第二介面部分，與該第二記憶體子陣列相鄰設置，該第二介面部分具有一階梯輪廓；及 複數個第二互連結構，經由該第二介面部分電耦合至該第二記憶體子陣列； 一第三測試結構，與該第二記憶塊相鄰設置，該第三測試結構用以模擬該些第二互連結構的多個電連接；及 一第四測試結構，與該第二記憶塊相鄰設置，該第四測試結構用以模擬該些第二互連結構的多個電連接； 其中該第三測試結構及該第四測試結構彼此電耦合，並且各自與該第二記憶塊電隔離。
  8. 如請求項7所述之記憶體裝置，其中該第一測試結構至該第四測試結構彼此串聯地電耦合。
  9. 如請求項7所述之記憶體裝置，進一步包括: 一第一開關，電耦合在(i)該第一測試結構或該第二測試結構中的一者與(ii)該第三測試結構或該第四測試結構中的一者之間；及 一第二開關，用以繞過該第一測試結構及該第二測試結構。
  10. 如請求項9所述之記憶體裝置，其中該第一開關及該第二開關交替啟動，以便選擇性地繞過該第一測試結構及該第二測試結構。
  11. 如請求項7所述之記憶體裝置，其中該第一記憶塊及該第二記憶塊形成於單一晶粒上。
  12. 一種記憶體裝置，包括: 複數個記憶體子陣列，其中該些記憶體子陣列中的每一者經由一字元線階梯及複數個互連結構來存取；及 複數個測試結構，其中該些測試結構中的每一者對應於該些記憶體子陣列中的一者，並且包括:(i)一測試字元線階梯，仿真耦合至對應記憶體子陣列的該字元線階梯；及(ii)複數個測試互連結構，仿真耦合至該對應記憶體子陣列的該些互連結構； 其中該些測試結構彼此串聯地電耦合。
  13. 如請求項12所述之記憶體裝置，進一步包括: 複數個第一開關，其中選擇該些第一開關中的每一者以將與該些記憶體子陣列中的一第一者相鄰設置的該些測試結構中的一第一者電耦合至與該些記憶體子陣列中的一第二者相鄰設置的該些測試結構中的一第二者；及 複數個第二開關，其中選擇該些第二開關中的每一者以繞過該些測試結構之中的一對應一者。
  14. 如請求項12所述之記憶體裝置，其中該些測試結構中的每一者與該對應記憶體子陣列電隔離。
  15. 如請求項12所述之記憶體裝置，其中在該些測試結構中的每一者中，該測試字元線階梯包括: 一第一測試字元線，沿一橫向方向延伸；及 一第二測試字元線，沿該橫向方向延伸並且設置在該第一測試字元線下方，其中該第二測試字元線沿該橫向方向比該第一測試字元線長。
  16. 如請求項15所述之記憶體裝置，其中在該些測試結構中的每一者中，該些測試互連結構包括: 一第一測試互連結構，沿一垂直方向延伸並且與該第一測試字元線接觸； 一第二測試互連結構，電耦合至該第一測試互連結構，該第二測試互連結構沿該垂直方向延伸並且與該第二測試字元線接觸；及 一第三測試互連結構，沿該垂直方向延伸並且與該第二測試字元線接觸。
  17. 如請求項12所述之記憶體裝置，其中該些記憶體子陣列及該些測試結構形成於單一晶粒上。
  18. 一種用於測試記憶體裝置的方法，包括以下步驟: 形成複數個測試結構，分別仿真複數個記憶體子陣列，其中該些測試結構中的每一者與該些記憶體子陣列中的一對應一者實體相鄰地設置但電隔離； 串聯耦合該些測試結構； 決定經由多個串聯連接的測試結構導電的一電位是否滿足一條件；及 基於決定結果，藉由一次繞過該些測試結構中的剩餘測試結構來測試該些測試結構中的一者，以便標記該些記憶體子陣列中的一或多者的多個電連接問題。
  19. 如請求項18所述之方法，其中該些記憶體子陣列中的每一者為藉由一字元線階梯及複數個互連結構來存取。
  20. 如請求項19所述之方法，其中該些測試結構中的每一者包括:(i)一測試字元線階梯，仿真耦合至該對應記憶體子陣列的該字元線階梯；及(ii)複數個測試互連結構，仿真耦合至該對應記憶體子陣列的該些互連結構。
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