KR102517080B1 - 메모리 디바이스에서의 워드라인들에 대한 에칭 스톱의 제공 - Google Patents

메모리 디바이스에서의 워드라인들에 대한 에칭 스톱의 제공 Download PDF

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Abstract

본 개시내용의 실시예들은 3D 메모리 어레이의 계단 구조체를 형성하는 워드라인들에 에칭 스톱들을 제공하는 기술들에 관한 것이다. 일 실시예에서, 장치는 다이에서 계단 구조체로 배치된 워드라인들을 갖는 3D 메모리 어레이를 포함할 수 있다. 워드라인은 실리사이드 층 및 워드라인의 단부 주위에서 실리사이드 층에 접하도록 배치된 스페이서를 포함할 수 있다. 실리사이드 층 및 스페이서는 워드라인 콘택 구조체에 대한 워드라인의 에칭 스톱을 형성하여 에칭 스톱 상에 워드라인 콘택 구조체의 퇴적에 응답해서 워드라인을 메모리 어레이와 전기적으로 연결시킬 수 있다. 에칭 스톱은 원하지 않은 단락들을 피하기 위해, 워드라인 콘택 구조체가 계단 구조체의 인접한 워드라인과 물리적 또는 전기적으로 접촉하는 것을 방지하도록 구성될 수 있다. 다른 실시예들이 설명 및/또는 청구될 수 있다.

Description

메모리 디바이스에서의 워드라인들에 대한 에칭 스톱의 제공
관련 출원과의 상호 참조
본 출원은, 발명의 명칭이 "PROVISION OF ETCH STOP FOR WORDLINES IN A MEMORY DEVICE"이고 2015년 8월 25일자로 출원된 미국 특허 출원 제14/835,648호의 우선권을 주장하고, 이 미국 특허 출원의 개시내용은 이로써 모든 목적을 위해 그 전체가 본 명세서에 참조로 포함된다.
분야
본 개시내용의 실시예들은 일반적으로 집적 회로(IC) 분야에 관한 것이고, 보다 상세하게는 3차원 메모리 디바이스에 대한 제조 기술들에 관한 것이다.
전형적인 플래시 메모리 디바이스는 로우(row) 및 컬럼(column) 방식으로 배열된 다수의 비휘발성 메모리 셀을 포함하는 메모리 어레이를 포함할 수 있다. 최근, 3차원(3D) 메모리와 같은 수직 메모리가 개발되었다. 3D 플래시 메모리(예컨대, 3D NAND 메모리 어레이) 디바이스는 서로의 위쪽에 적층된 전하 저장 디바이스들(메모리 셀들)의 복수의 스트링(string)을 포함할 수 있다. 복수의 스트링의 각각의 그룹은 워드라인(WL)들로서 알려진 복수의 액세스 라인을 공유할 수 있다. 복수의 액세스 라인 각각은 각각의 스트링의 각자의 티어(tier)에 대응하는 전하 저장 디바이스들(메모리 셀들)을 결합(예를 들어, 제공된 콘택들을 통해 전기적으로 연결)할 수 있다.
3D 메모리 디바이스 제조에서, 콘택 랜딩(contact landing)들이 상이한 위도(latitude)에 있어도, 워드라인 콘택들은 단일 에칭으로 동시에 형성될 수 있다. 그러나, 에칭 프로세스 동안, 형성된 콘택이 (예를 들어, 지정된 워드라인을 관통하여 펀칭되거나 그 하부의 워드라인으로 누설되는 것에 의해) 다른 워드라인으로 누설되어 원하지 않은 단락을 생성하게 되지 않고 지정된 워드라인 상에 정지하는 것을 보장하는 것은 어려울 수 있다.
실시예들은 첨부 도면들과 함께 이하의 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해서, 유사한 참조 번호들은 유사한 구조적 요소들을 지시한다. 실시예들은 첨부 도면들의 도면들에서 제한으로서가 아니라 예로서 도시된다.
도 1은 일부 실시예들에 따라, 본 개시내용의 워드라인 에칭 스톱 제공 기술로 제조된 3D 메모리 어레이를 포함하는 예시적인 메모리 디바이스이다.
도 2 내지 도 8은 일부 실시예들에 따라 다이에서 계단 구조체로 배열된 워드라인들 상에 에칭 스톱들을 형성하는 상이한 단계들을 도시하는, 3D 메모리 디바이스의 워드라인 계단 구조체의 예시적인 측단면도들을 개략적으로 도시한다.
도 9는 일부 실시예들에 따라 도 2 내지 도 8을 참조하여 설명된 것과 같이 형성된 에칭 스톱들을 갖는 3D 메모리 디바이스의 워드라인 계단 구조체의 예시적인 측단면도를 도시한다.
도 10은 일부 실시예들에 따라 3D 메모리 어레이의 워드라인들에 에칭 스톱들을 제공하기 위한 프로세스 흐름도이다.
도 11은 일부 실시예들에 따라, 본 개시내용의 기술들을 사용하여 어레이의 워드라인들에 제공되는 에칭 스톱들을 갖는 메모리 어레이를 포함하는 예시적인 컴퓨팅 디바이스를 개략적으로 도시한다.
본 개시내용의 실시예들은 일부 실시예들에 따라 계단 구조체를 형성하는 워드라인들에 에칭 스톱들이 제공되는 메모리 어레이를 포함하는 장치에 대한 기술들 및 구성들을 설명한다. 일부 실시예들에서, 장치는 다이에서 계단 구조체로 배치된 복수의 워드라인을 갖는 메모리 어레이를 포함할 수 있다. 복수의 워드라인의 워드라인은 실리사이드 층, 및 일부 실시예들에서 워드라인의 단부 주위에서 실리사이드 층에 접하도록 배치된 스페이서를 포함할 수 있다. 실리사이드 층 및 스페이서는 워드라인 콘택 구조체에 대한 워드라인의 에칭 스톱을 형성하여 에칭 스톱 상에 워드라인 콘택 구조체의 퇴적에 응답해서 워드라인을 메모리 어레이와 전기적으로 연결시킬 수 있다. 에칭 스톱은 원하지 않은 단락들을 피하기 위해, 워드라인 콘택 구조체가 계단 구조체의 인접한 워드라인과 물리적 또는 전기적으로 접촉하는 것을 방지하도록 구성될 수 있다.
다음의 설명에서, 예시적인 구현예들의 다양한 양태들은 그 작업의 실체를 본 기술분야의 다른 통상의 기술자들에게 전달하기 위하여 본 기술분야의 통상의 기술자들에 의해 보편적으로 채용된 용어들을 이용하여 설명될 것이다. 그러나, 본 개시내용의 실시예들은 설명된 양태들 중의 일부만으로 실시될 수도 있다는 것이 본 기술분야의 통상의 기술자들에게 명백할 것이다. 설명의 목적상, 예시된 구현예들의 완전한 이해를 제공하기 위해 특정 번호들, 재료들 및 구성들이 기재되어 있다. 그러나, 본 개시내용의 실시예들은 특정 세부사항들 없이 실시될 수도 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서는, 예시적인 구현예들을 모호하게 하지 않기 위하여 잘 알려진 피처들이 생략되거나 간략화된다.
다음의 상세한 설명에서는, 본 명세서의 일부를 형성하는 첨부 도면들을 참조하며, 유사한 번호들은 전체에 걸쳐 유사한 부분들을 지시하고, 첨부 도면들에는 본 개시내용의 발명 대상이 실시될 수 있는 실시예들이 예시로서 도시되어 있다. 본 개시내용의 범위로부터 벗어나지 않으면서 다른 실시예들이 사용될 수 있고 구조적 또는 논리적 변경들이 행해질 수 있다는 것을 이해해야 한다. 그러므로, 다음의 상세한 설명은 제한적인 의미에서 취해지지 않아야 하고, 실시예들의 범위는 첨부된 청구항들 및 그 등가물들에 의해 정의된다.
본 개시내용의 목적상, "A 및/또는 B"라는 문구는 (A), (B), (A) 또는 (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적상, "A, B, 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 설명은 상부/하부(top/bottom), 안/밖(in/out), 위/아래(over/under) 등과 같은 관점 기반의 설명들을 사용할 수 있다. 이러한 설명들은 단지 논의를 용이하게 하기 위해 사용되며, 본 명세서에 설명되는 실시예들의 애플리케이션을 임의의 특정 배향으로 제한하려고 의도되는 것은 아니다.
설명은 동일한 또는 상이한 실시예들 중 하나 이상을 각각 지칭할 수 있는 "실시예에서" 또는 "실시예들에서"라는 문구들을 사용할 수 있다. 더욱이, 본 개시내용의 실시예들에 관해 사용되는 용어들 "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등은 동의어들이다.
"와 결합되는(coupled with)"이란 용어가 그 파생어들과 함께 본 명세서에 사용될 수 있다. "결합되는(coupled)"은 다음 중 하나 이상을 의미할 수 있다. "결합되는"은 둘 이상의 요소가 직접 물리적으로 또는 전기적으로 접촉하는 것을 의미할 수 있다. 그러나, "결합되는"은, 둘 이상의 요소들이 서로 간접적으로 접촉하지만, 그럼에도 여전히 서로 상호작용하거나 협력하는 것을 또한 의미할 수 있으며, 서로 결합되는 것으로 언급되는 요소들 사이에 하나 이상의 다른 요소가 결합되거나 연결되는 것을 의미할 수 있다. "직접 결합되는(directly coupled)"이란 용어는 둘 이상의 요소들이 직접 접촉하는 것을 의미할 수 있다.
도 1은 일부 실시예들에 따라, 본 개시내용의 워드라인 에칭 스톱 제공 기술로 제조된 3D 메모리 어레이(102)를 갖는 메모리 디바이스(100)를 포함하는 예시적인 장치이다. 메모리 디바이스(100)는 대응 신호들(WL0, WL1, WL2, 및 WL3)을 전달할 수 있는 라인들(예를 들어, 워드라인들)(150, 151, 152 및 153)을 포함할 수 있고, 메모리 디바이스(100)의 액세스 라인들의 적어도 일부를 형성할 수 있다. 메모리 디바이스(100)는 각각의 신호들(BL0, BL1 및 BL2)을 각각 전달하는 데이터 라인들(비트라인들)(170, 171 및 172)을 포함할 수 있다. 메모리 디바이스(100)는 메모리 셀들(110, 111, 112 및 113), 및 트랜지스터들(161 내지 168)을 포함할 수 있다. 이들 메모리 셀들(110, 111, 112 및 113) 및 트랜지스터들(161 내지 168)은 메모리 셀 스트링들(필러들)(131, 132 및 133)과 같은 메모리 셀 스트링들로 배열될 수 있다.
도 1에 도시된 예시적인 메모리 어레이(102)는 예시적인 목적으로 제공되며 본 개시내용을 한정하지 않는다. 본 기술분야의 통상의 기술자는 액세스 라인들의 개수, 메모리 셀 스트링들(필러들)의 개수, 콘택 라인들의 개수, 및 각각의 메모리 셀 스트링에서의 메모리 셀들의 개수가 변할 수 있다는 것을 알 것이다.
동일한 메모리 셀 스트링에서의 메모리 셀들(110, 111, 112, 및 113)이 메모리 디바이스(100)의 다수의 레벨에서 서로의 위쪽에 적층되어 필러를 형성할 수 있도록, 메모리 셀들(110, 111, 112, 및 113)이 물리적으로 메모리 디바이스(100)의 다수의 레벨에 위치될 수 있다. 도 1에 도시된 바와 같이, 트랜지스터들(161 내지 168)은, 메모리 동작 동안 메모리 셀 스트링들을 그들 각자의 비트 라인들(170, 171 및 172) 및 공통 소스 라인(199)[신호(SL)를 전달함]에 결합하기 위해 대응하는 라인들을 통해 제공되는 대응 신호들[(SGD0, SGD1, SGD2, 및 SGD3) 및 (SGS0, SGS1, SGS2 및 SGS3)(공통 SGS 라인을 통해 연결됨)]에 의해 제어(예를 들어, 턴온 또는 턴오프)될 수 있다. 일부 실시예들에서, 신호들(SGS0, SGS1, SGS2 및 SGS3)을 전달하는 라인들은 180일 수 있다.
메모리 동작에서, 메모리 셀들(110, 111, 112 및 113) 중 하나 이상의 선택된 메모리 셀에 정보를 저장하기 위해, 상이한 전압들이 워드라인들(150, 151, 152 및 153)에 인가되어 메모리 셀들(110, 111, 112 및 113)에 선택적으로 액세스할 수 있다. 예를 들어, 기입 동작에서, 메모리 디바이스(100)는 정보를 메모리 셀(112)에 저장하기 위해 메모리 셀 스트링(131)의 메모리 셀(112)(파선 원 내에 도시됨)을 선택할 수 있다. 이 예에서, 메모리 디바이스(100)는 워드라인(152)에 전압을 인가하고 워드라인들(150, 151 및 153)에 다른 전압들을 인가할 수 있다.
실시예들에서, 메모리 어레이(102)는 예를 들어, NAND 다이와 같은 다이에 배치될 수 있다. 셀 선택을 가능하게 하기 위해, 워드라인들(150, 151, 152, 153)은 보다 상세히 후술된 바와 같이 다이의 층들을 관통하여 전기적 연결을 제공하는 각자의 콘택들(콘택 구조체들)(180, 181, 182, 183)을 포함하는 인터커넥트들을 통해 메모리 셀들(예를 들어, 110, 111, 112, 113)과 연결될 수 있다. 일부 실시예들에서, 워드라인들(150, 151, 152, 153)은 다이에서 계단 구조체로 물리적으로 배열될 수 있다. 계단 구조체에서, 각각의 워드라인은 제조 프로세스 동안 각자의 워드라인에 콘택(예를 들어, 180, 181, 182 또는 183) 제공을 가능하게 하기 위해 인접한 워드라인의 단부를 넘어 연장될 수 있다. 예를 들어, 콘택 구조체는 인접한 워드라인을 넘어 연장되는 워드라인의 단부 주위에 배치될 수 있다. 워드라인의 단부는 워드라인과의 원하는 전기적 연결을 가능하게 하고 다른(예를 들어, 인접한) 워드라인들과의 원하지 않은 단락들을 피하기 위해 각자의 콘택에 대한 에칭 스톱을 제공하도록 구성될 수 있다. 계단 구조체로 배열된 복수의 워드라인의 워드라인에 대한 에칭 스톱의 제공은 도 2 내지 도 10을 참조하여 후술된다.
도 2 내지 도 8은 일부 실시예들에 따라 다이에서 계단 구조체로 배열된 워드라인들 상에 에칭 스톱들을 형성하는 상이한 단계들을 도시하는, 3D 메모리 디바이스의 워드라인 계단 구조체의 예시적인 측단면도들을 개략적으로 도시한다. 3D 메모리 디바이스 제조 프로세스에서 형성될 수 있는, 예를 들어 전기적 라우팅 피처들, 인터커넥트 구조체들 등과 같은 3D 메모리 디바이스의 다양한 피처들이 간략성을 위해 도 2 내지 도 8에 도시되지 않는다는 점을 이해할 것이다.
도 2를 참조하면, 계단 구조체로 복수의 워드라인(202, 204, 206, 208)을 형성한 후의 계단 구조체(200)가 도시되어 있다. 간략성의 목적들을 위해 도 2 내지 도 8에는 복수의 워드라인 중 단지 4개의 워드라인이 도시되어 있다. 도시된 바와 같이, 계단 구조체(204)는 구조체(200)의 제조에 사용된 에칭 프로세스에 응답하여 서로 인접하여 배치된 적어도 2개의 워드라인(예를 들어, 202, 204)을 포함할 수 있다. 도시된 바와 같이, 워드라인(예를 들어, 204)은 워드라인(204) 위에 배치된 인접한 워드라인(예를 들어, 202)의 단부(210)를 넘어 연장되어, 계단(212)을 형성하고, 계단 위에 콘택 구조체에 대한 에칭 스톱이 후술된 바와 같이 형성될 수 있다. 각각의 워드라인은 인접한 워드라인으로부터 워드라인을 분리하기 위해 반도체 층(214)(예를 들어, 실리콘) 및 패시베이션 층(216)(예를 들어, 산화물)을 포함할 수 있다. 간략성의 목적들을 위해, 계단 구조체(200)의 각각의 워드라인의 컴포넌트들을 나타내는 번호들(예를 들어, 반도체 층(214), 패시베이션 층(216) 등)이 도 2 내지 도 8에서 하나의 예시적인 워드라인(예를 들어, 208) 상에 도시되어 있다.
도 3에서, 예를 들어, 층들(214)을 포함하는 반도체 재료를 습식 에칭하는 것에 의해 워드라인들(202, 204, 206, 208)의 반도체 층들(214)을 리세싱(recessing)한 후의 계단 구조체(200)가 도시되어 있다. 습식 에칭 프로세스에 의해 형성된 리세스(recess)는 번호 302로 표시된다. 실시예들에서, 리세스(302)는 약 30 nm의 길이를 포함할 수 있다.
도 4에서, 계단 구조체(200)의 워드라인들(202, 204, 206, 208)의 계단들의 상부 상에 절연성 유전체 재료(402)를 퇴적하여, 리세스(302)를 채운 후의 계단 구조체(200)가 도시되어 있다. 실시예들에서, 퇴적된 절연성 유전체 재료는 약 15 nm의 두께를 가질 수 있다.
후술될 바와 같이, 워드라인의 에칭 스톱에 대한 스페이서는 퇴적된 절연성 유전체 재료(402)로부터 형성될 수 있다. 절연성 유전체 재료(402)는, 패시베이션 층(216)의 상부 상에 정합하여(conformably) 퇴적될 수 있고 산화물 제거에 대해 선택성을 제공할 수 있는, 예를 들어 질화물 또는 임의의 다른 절연성 유전체 재료일 수 있고, 후술한 것과 같은 워드라인의 에칭 스톱을 제공하기 위해 사용되는 실리사이드화 금속 재료와의 화학 반응의 부재(absence)를 제공한다.
후술되는 스페이서 에칭이 아래의 티어 실리콘(반도체) 층에 영향을 미치지 않고 패시베이션 층 상에서 멈추면서, 패시베이션(산화물) 층의 상부 상의 유전체를 제거할 수 있기 때문에 절연성 유전체 재료(402)에 의해 제공되는 산화물에 대한 선택성이 중요할 수 있다. 스페이서 에칭 후에, 티어 실리콘 상의 산화물은 산화물 습식 에칭에 의해 제거될 수 있다. 스페이서 유전체가 산화물 제거 동안 제거되지 않을 수 있도록 선택성이 또한 요구될 수 있다.
도 5에서, 스페이서(502)를 형성하기 위해 패시베이션 층(216)으로부터 절연성 유전체 재료를 제거하는 레지스트 패터닝 후의 계단 구조체(200)가 도시된다. 레지스트 패터닝은 스페이서(502)를 형성하기 위해, 각각의 워드라인의 패시베이션 층(216) 상에서 멈추면서, 절연성 유전체 재료(402)를 에칭하는 것을 포함할 수 있다. 이 프로세스에 의해, 스페이서(502)는 각자의 워드라인(202)과 자기-정렬(self-aligned)될 수 있다.
도시된 바와 같이, 레지스트 층(504)은 워드라인(202)(예를 들어, 계단 구조체(200)의 상부 워드라인)의 상부 상에 (예를 들어, 리소그래피에 의해) 형성되어 후술된 실리사이드화로부터 워드라인(202)을 보호할 수 있다. 레지스트 층(504)은 주어진 리소그래피 기술을 위해 특별히 만들어진 폴리머 및 다른 물질들(예를 들어, 광산 발생제(photoacid generator)들)을 포함할 수 있다.
도 6에서, 후술되는 추가의 실리사이드화를 위해 반도체 층(214)의 표면을 노출시키기 위해 계단 구조체(200)의 워드라인들의 표면으로부터 패시베이션 층(214)을 제거(예를 들어, 습식 박리(wet stripping))한 후의 계단 구조체(200)가 도시된다. 레지스트 층(504)은 패시베이션 층(214)을 제거하기 전에 습식 또는 건식 레지스트 박리 프로세스에 의해 박리 제거(stripped off)될 수 있다.
도 7에서, 워드라인들(202, 204, 206, 208)의 반도체 층(214)의 상부 상에 실리사이드화 금속 재료 층(702)을 퇴적한 후의 계단 구조체(200)가 도시된다. 실시예들에서, 실리사이드화 금속 재료는 마그네슘, 백금, 티타늄, 코발트 등을 포함할 수 있지만, 이에 한정되는 것은 아니다. 실시예들에서, 실리사이드화 금속 재료, 예를 들어, 코발트는 티타늄 니트라이트(titanium nitrite)와 조합하여 퇴적될 수 있다. 티타늄 니트라이트는 금속(예를 들어, 코발트) 부식을 방지하기 위한 캡 층으로서 역할을 할 수 있다.
도 8에서, 반도체 층(214)(실리콘)에 기초한 퇴적된 금속 재료(702)의 실리사이드화 후의 계단 구조체(200)가 도시된다. 실리사이드화는 금속 재료(702) 및 반도체 층(214)을 어닐링하여 대응하는 실리사이드 성분, 예를 들어 CoSi를 형성하고 실리사이드 성분을 다른 대응하는 실리사이드, 예를 들어 CoSi2로 전환시켜 실리사이드 층(802)을 형성하는 것을 포함할 수 있다.
도 2 내지 도 8에 설명된 프로세스의 결과로서, 실리콘과 혼합된 실리사이드화 금속 재료를 포함하는 실리사이드 층(802)이 형성될 수 있다. 도시된 바와 같이, 실리사이드 층(802)은 계단 구조체(200)의 각각의 워드라인의 단부 주위에서 스페이서(502)에 접하도록 배치될 수 있다. 실리사이드 층(702) 및 스페이서(502)는 더 상세히 후술되는 바와 같이, 워드라인 콘택 구조체에 대한 워드라인의 에칭 스톱을 형성하여 에칭 스톱 상에 워드라인 콘택 구조체의 퇴적에 응답해서 워드라인을 메모리 어레이와 전기적으로 연결시킬 수 있다. 단락이 발생하는 경우, 워드라인 콘택이 반드시 인접한 워드라인과 물리적으로 접촉하는 것은 아닐 수 있다. 일부 경우들에서, 예를 들어, 워드라인 콘택 에칭에 의해 워드라인간 산화물이 얇아지는 경우, 그것은 워드라인 콘택의 누설을 야기할 수 있다. 따라서, 에칭 스톱은 워드라인 콘택 구조체가 계단 구조체의 인접한 워드라인과 물리적 또는 전기적으로 접촉하는 것을 방지하기 위해 전술한 바와 같이 구성될 수 있다.
도 2 내지 도 8에 도시된 계단 구조체(200)는 스텝당 하나의 워드라인을 갖는 것으로서 도시된다. 그러나, 일부 경우들에서, 계단 구조체는 스텝당 둘 이상의 워드라인을 포함할 수 있다. 따라서, 도 8의 실리사이드화는, 스텝의 둘 이상의 워드라인 중 상부 워드라인 상에 형성될 수 있다. 또한, 일부 실시예들에서, 특히 스텝당 둘 이상의 워드라인을 포함하는 계단 구조체의 경우에서, 에칭 스톱은 리세스(302) 및 대응하는 스페이서(502)를 형성할 필요 없이, 실리사이드 층(702)을 포함할 수 있다.
도 9는 일부 실시예들에 따라 도 2 내지 도 8을 참조하여 설명된 것과 같이 형성된 에칭 스톱들을 갖는 3D 메모리 디바이스의 워드라인 계단 구조체(900)의 예시적인 측단면도를 도시한다. 워드라인(920)의 에칭 스톱(902) 및 대응하는 콘택 구조체(904)가 본 명세서에서 설명되어 있지만, 계단 구조체(904)의 각각의 워드라인이 예시적인 워드라인(920)을 참조하여 설명된 것과 같이 에칭 스톱 및 워드라인 구조체를 가질 수 있다는 점을 이해할 것이다.
계단 구조체(900)의 워드라인(920)의 에칭 스톱(902)은 실리사이드 층(802) 및 스페이서(502)에 의해 형성될 수 있고, 스페이서는 도 2 내지 도 8을 참조하여 설명된 에칭 스톱 형성의 결과로서 실리사이드 층(802)에 접한다. 도시된 바와 같이, 워드라인 콘택 구조체(904)는 실리콘 이산화물로 구성될 수 있는 다이의 유전체 층(906) 내부에, 예를 들어 건식 에칭 프로세스에 의해 에칭 스톱(902) 상에 형성될 수 있다. 워드라인 콘택 구조체는 각자의 워드라인과의 전기적 접촉, 그리고 다이의 후속 레벨들(층들)에서 라우팅 및 워드라인 계단 구조체 아래 또는 그 주위의 기판에서의 워드라인 드라이버 및 다른 회로로의 그 후의 라우팅을 제공할 수 있다. 워드라인 콘택 구조체(904)는 예를 들어 텅스텐과 같은 금속을 포함할 수 있다.
3D 메모리 어레이의 워드라인들에 대해 제안된 에칭 스톱 구조체는 다수의 이점을 제공할 수 있다. 예를 들어, 에칭 스톱(902)의 실리사이드 층(802)은 워드라인 콘택 구조체(902)가 건식 에칭 프로세스 동안 에칭 스톱(902)을 갖는 워드라인을 관통하여 펀칭하는 것을 방지할 수 있다. 또한, 에칭 스톱(902)의 스페이서(502)는 워드라인 콘택 구조체(902)가 스페이서(502)에 의해 형성된 워드라인(920)의 단부(906)를 통해 인접한 워드라인(922)으로 누설되는 것을 방지할 수 있다. 따라서, 인접한 워드라인들 사이의 원하지 않은 단락들이 방지될 수 있다.
또한, 제안된 에칭 스톱은 종래의 구조체들(예를 들어, 폴리실리콘 기반 에칭 스톱들)과 비교하여 실리사이드 층의 채용으로 인해 원하는 정지력(stopping power)을 제공할 수 있다.
또한, 도 2 내지 도 9를 참조하여 설명된 에칭 스톱 및 콘택 형성 프로세스는, 실리사이드로의 전체-두께 실리콘 전환(도 8을 참조하여 설명됨)을 제공할 수 있다.
설명된 에칭 스톱 구조체는 종래의 폴리실리콘 구조체들과 비교하여 더 낮은 콘택 저항(금속-대-금속(metal-to-metal)) 및 워드라인 시트 저항을 제공할 수 있다. 또한, 도 2 내지 도 8을 참조하여 설명된 프로세스에 의해 형성된 에칭 스톱과 워드라인 콘택 구조체 사이의 금속-대-금속 콘택으로 인해 콘택 형성이 보다 용이해질 수 있다. 종래의 폴리실리콘 구조체에 비해 이러한 이점은 도 7 및 도 8을 참조하여 설명된 프로세스의 결과로서 실리사이드 층이 원시(pristine) 비정질 실리콘 층 상에 형성될 수 있다는 사실로 인해 달성될 수 있다. 또한, 콘택 퇴적 이전에 계단 구조체의 표면들에 대한 습식 세정이 더 이상 필요하지 않을 수 있다.
또한, 전술한 에칭 스톱 구조체는 에칭 스톱들의 스페이서들에 의해 제공되는 보호로 인해 계단 구조체와의 콘택들에 대해 더 높은 오정렬 마진을 제공한다.
도 10은 일부 실시예들에 따라 3D 메모리 어레이의 워드라인들에 에칭 스톱들을 제공하기 위한 프로세스 흐름도이다. 방법(1000)은 일부 실시예들에서 도 2 내지 도 8과 관련하여 설명된 액션들에 부합할 수 있다.
블록(1002)에서, 방법(1000)은 메모리 어레이의 복수의 워드라인을 포함하는 계단 구조체를 형성하는 것을 포함하여, 다이에 3차원 메모리 어레이를 제공하는 것을 포함할 수 있다. 계단 구조체를 형성하는 것은 다이를 포함하는 반도체 재료에서 계단 구조체를 에칭하는 것을 포함하고, 여기서 에칭하는 것은 반도체 재료로 각각의 워드라인을 형성하는 것 및 각각의 워드라인의 반도체 층을 형성하는 반도체 재료의 상부 상에 패시베이션 층을 제공하는 것을 포함한다.
블록(1004)에서, 방법(1000)은 실리사이드 층 및 워드라인의 단부 주위에서 실리사이드 층에 접하도록 배치된 스페이서를 포함하는 에칭 스톱을 복수의 워드라인의 각각의 워드라인에 형성하는 것을 더 포함할 수 있다. 에칭 스톱을 형성하는 것은 다음을 포함할 수 있다: 워드라인의 반도체 층을 리세스하는 것; 스페이서를 형성하기 위해 반도체 층의 리세싱된 단부를 채우기 위해 절연성 유전체 재료를 퇴적하는 것; 실리사이드화를 위해 반도체 층을 노출시키기 위해서 절연성 유전체 재료 및 패시베이션 층의 초과량(excess)을 제거하는 것; 및 노출된 반도체 층으로부터 스페이서에 인접한 실리사이드 층을 형성하는 것. 실리사이드 층을 형성하는 것은 반도체 층의 상부 상에 실리사이드화 금속 재료를 퇴적하는 것, 및 실리사이드화 금속 재료 및 반도체 층을 어닐링하여 실리사이드 층을 형성하는 것을 포함할 수 있다. 반도체 재료는 실리콘을 포함할 수 있다. 실리사이드 층 및 스페이서는 워드라인의 에칭 스톱을 형성할 수 있다.
방법(1000)의 다양한 동작들은 청구된 발명 대상을 이해함에 있어서 가장 도움이 되는 방식으로, 다수의 개별 동작으로서 설명된다. 그러나, 설명 순서는 이러한 동작들이 반드시 순서 종속적이라고 암시하는 것으로서 해석되어서는 안된다. 방법(700)과 연관된 동작들의 시퀀스가 변할 수 있고 그리고/또는 본 개시내용에 따른 다른 액션들을 포함할 수 있다는 것을 잘 알 것이다.
본 명세서에서 설명된 메모리 어레이들 및 방법들은 원하는 대로 구성하기 위하여 임의의 적합한 하드웨어 및/또는 소프트웨어를 이용하여 시스템으로 구현될 수도 있다.
도 11은 일부 실시예들에 따라, 본 개시내용의 기술들을 사용하여 어레이의 워드라인들에 제공되는 에칭 스톱들을 갖는 메모리 어레이를 포함하는 예시적인 컴퓨팅 디바이스(1100)를 개략적으로 도시한다. 컴퓨팅 디바이스(1100)는 하나 이상의 프로세서(들)(1104)에 결합된 시스템 제어 로직(1108); 메모리 어레이를 갖는 메모리 디바이스(1112); 하나 이상의 통신 인터페이스(들)(1116); 및 입력/출력(I/O) 디바이스들(1120)을 포함한다.
메모리 디바이스(1112)는 도 2 내지 도 8을 참조하여 설명된 바와 같이, 워드라인들에 제공되는 에칭 스톱들을 갖는 3D 메모리 디바이스(100)를 포함할 수 있는 비휘발성 컴퓨터 저장 칩일 수 있다. 메모리 어레이(102)에 추가하여, 메모리 디바이스(1112)는 그 내부에 메모리 디바이스(100)가 배치된 패키지, 드라이버 회로(예를 들어, 드라이버들), 메모리 디바이스(1112)를 컴퓨팅 디바이스(1100)의 다른 컴포넌트들과 전기적으로 결합시키기 위한 입력/출력 연결부들(input/output connections) 등을 포함할 수 있다. 메모리 디바이스(1112)는 컴퓨팅 디바이스(1100)와 이동가능하게 또는 영구적으로 결합되도록 구성될 수 있다.
통신 인터페이스(들)(1116)는 하나 이상의 네트워크(들)를 통해 및/또는 임의의 다른 적합한 디바이스와 통신하기 위해 컴퓨팅 디바이스(1100)에 대한 인터페이스를 제공할 수 있다. 통신 인터페이스(들)(1116)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(들)(1116)는 예를 들어, 네트워크 어댑터(network adapter), 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신을 위해, 일 실시예에 대한 통신 인터페이스(들)(1116)는 컴퓨팅 디바이스(1100)를 무선 네트워크와 통신가능하게 결합시키기 위해 하나 이상의 안테나를 이용할 수 있다.
일 실시예에 대해, 프로세서(들)(1104) 중 적어도 하나는 시스템 제어 로직(1108)의 하나 이상의 제어기(들)에 대한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(들)(1104) 중 적어도 하나는 시스템 패키지(System in Package)(SiP)를 형성하기 위해 시스템 제어 로직(1108)의 하나 이상의 제어기에 대한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(들)(1104) 중 적어도 하나는 시스템 제어 로직(1108)의 하나 이상의 제어기(들)에 대한 로직과 동일한 다이 상에 통합될 수 있다. 일 실시예에 대해, 프로세서(들)(1104) 중 적어도 하나는 시스템 제어 로직(1108)의 하나 이상의 제어기(들)에 대한 로직과 동일한 다이 상에 통합되어 시스템 온 칩(System on Chip)(SoC)을 형성할 수 있다.
일 실시예에 대한 시스템 제어 로직(1108)은 프로세서(들)(1104) 중 적어도 하나에 대해 그리고/또는 시스템 제어 로직(1108)과 통신하는 임의의 적합한 디바이스 또는 컴포넌트에 대해 임의의 적합한 인터페이스를 제공하기 위해 임의의 적합한 인터페이스 제어기들을 포함할 수 있다. 시스템 제어 로직(1108)은 컴퓨팅 디바이스(1100)의 다양한 컴포넌트들 안으로 그리고/또는 밖으로 데이터를 이동시킬 수 있다.
일 실시예에 대한 시스템 제어 로직(1108)은 다양한 메모리 액세스 동작들을 제어하기 위해 메모리 디바이스(1112)에 인터페이스를 제공하는 메모리 제어기(1124)를 포함할 수 있다. 메모리 제어기(1124)는 메모리 디바이스(1112)의 액세스를 제어하도록 구체적으로 구성될 수 있는 제어 로직(1128)을 포함할 수 있다.
다양한 실시예들에서, I/O 디바이스들(1120)은 컴퓨팅 디바이스(1100)와의 사용자 상호작용을 가능하게 하도록 설계된 사용자 인터페이스들, 컴퓨팅 디바이스(1100)와의 주변 컴포넌트 상호작용을 가능하게 하도록 설계된 주변 컴포넌트 인터페이스들, 및/또는 컴퓨팅 디바이스(1100)와 관련된 환경 조건들 및/또는 로케이션 정보를 결정하도록 설계된 센서들을 포함할 수 있다. 다양한 실시예들에서, 사용자 인터페이스들은 예를 들어, 액정 디스플레이, 터치 스크린 디스플레이 등과 같은 디스플레이, 스피커, 마이크로폰, 픽처들 및/또는 비디오를 캡처하기 위한 하나 이상의 디지털 카메라, 플래시라이트(예를 들어, 발광 다이오드 플래시), 및 키보드를 포함할 수 있지만, 이에 제한되지는 않는다. 다양한 실시예들에서, 주변 컴포넌트 인터페이스들은 비휘발성 메모리 포트, 오디오 잭 및 전원 인터페이스를 포함할 수 있지만, 이에 제한되지는 않는다. 다양한 실시예들에서, 센서들은 자이로 센서, 가속도계, 근접 센서, 주변 광 센서 및 포지셔닝 유닛을 포함할 수 있지만, 이에 제한되지는 않는다. 포지셔닝 유닛은, 추가적으로/대안적으로, 포지셔닝 네트워크의 컴포넌트들, 예를 들어, GPS(global positioning system) 위성과 통신하기 위해 통신 인터페이스(들)(1116)의 일부일 수 있거나 그와 상호작용할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1100)는 랩톱 컴퓨팅 디바이스, 태블릿 컴퓨팅 디바이스, 넷북, 스마트폰 등과 같은 그러나 이에 제한되는 것은 아닌 모바일 컴퓨팅 디바이스; 데스크탑 컴퓨팅 디바이스; 워크스테이션; 서버; 등일 수 있다. 컴퓨팅 디바이스(1100)는 더 많거나 더 적은 컴포넌트 및/또는 상이한 아키텍처들을 가질 수 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(1100)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
다양한 실시예들에 따르면, 본 개시내용은 다수의 예들을 설명한다.
예 1은 장치이며, 이 장치는 다이에서 계단 구조체로 배치된 복수의 워드라인을 갖는 메모리 어레이를 포함하고, 복수의 워드라인의 워드라인은 실리사이드 층을 포함하고, 실리사이드 층은 워드라인 콘택 구조체에 대한 워드라인의 에칭 스톱을 형성하여 에칭 스톱 상에 워드라인 콘택 구조체의 퇴적에 응답해서 워드라인을 메모리 어레이와 전기적으로 연결시키고, 워드라인 콘택 구조체가 계단 구조체의 인접한 워드라인과 물리적 또는 전기적으로 접촉하는 것을 방지한다.
예 2는 예 1의 발명 대상을 포함할 수 있고, 계단 구조체로 배치된 복수의 워드라인은 에칭 프로세스에 응답하여 서로 인접하게 배치된 적어도 2개의 워드라인을 포함하고, 2개의 워드라인 중 제1 워드라인의 에칭 스톱은 2개의 워드라인 중 제2 워드라인의 단부를 넘어 연장된다.
예 3은 예 1의 발명 대상을 포함할 수 있고, 에칭 스톱은 워드라인의 단부 주위에서 실리사이드 층에 접하도록 배치된 스페이서를 더 포함하고, 워드라인은 에칭 스톱의 실리사이드 층과 접하는 반도체 층, 및 인접한 워드라인으로부터 워드라인을 분리하기 위한 패시베이션 층을 더 포함하고, 반도체 층 및 에칭 스톱은 패시베이션 층 상에 배치된다.
예 4는 예 3의 발명 대상을 포함할 수 있고, 스페이서는 절연성 유전체 재료를 포함하고, 이 재료는 질화물을 포함한다.
예 5는 예 4의 발명 대상을 포함할 수 있고, 실리사이드 층은 실리콘과 혼합된 실리사이드화 금속 재료를 포함하고, 스페이서의 절연성 유전체 재료는 실리사이드화 금속 재료와 화학 반응을 하지 않는다.
예 6은 예 5의 발명 대상을 포함할 수 있고, 실리사이드 층은 마그네슘 실리사이드, 백금 실리사이드, 티타늄 실리사이드 또는 코발트 실리사이드 중 하나이다.
예 7은 예 6의 발명 대상을 포함할 수 있고, 워드라인 콘택 구조체의 퇴적은 건식 에칭 프로세스에 의한 구조체의 형성을 포함하고, 에칭 스톱은 워드라인 콘택 구조체가 인접한 워드라인으로 워드라인을 관통하여 침투하는 것 또는 워드라인의 단부를 통해 누설되는 것을 방지한다.
예 8은 예 7의 발명 대상을 포함할 수 있고, 워드라인 콘택 구조체는 금속을 포함하고, 금속은 텅스텐을 포함한다.
예 9는 예들 1 내지 8 중 임의의 것의 발명 대상을 포함할 수 있고, 메모리 어레이는 3차원(3D) 메모리 어레이이다.
예 10은 예 9의 발명 대상을 포함할 수 있고, 이 장치는 집적 회로를 포함한다.
예 11은 장치이고, 이 장치는: 프로세서; 및 프로세서와 결합된 메모리를 포함하고, 메모리는 다이에서 계단 구조체로 배치된 복수의 워드라인을 갖는 메모리 어레이를 포함하고, 복수의 워드라인의 워드라인은 실리사이드 층을 포함하고, 실리사이드 층은 워드라인 콘택 구조체에 대한 워드라인의 에칭 스톱을 형성하여 워드라인을 메모리 어레이와 전기적으로 연결시킨다.
예 12는 예 11의 발명 대상을 포함할 수 있고, 계단 구조체로 배치된 복수의 워드라인은 에칭 프로세스에 응답하여 서로 인접하게 배치된 적어도 2개의 워드라인을 포함하고, 2개의 워드라인 중 제1 워드라인의 에칭 스톱은 2개의 워드라인 중 제2 워드라인의 단부를 넘어 연장된다.
예 13은 예 11의 발명 대상을 포함할 수 있고, 에칭 스톱은 워드라인의 단부 주위에서 실리사이드 층에 접하도록 배치된 스페이서를 더 포함하고, 워드라인은 에칭 스톱의 실리사이드 층과 접하는 반도체 층, 및 인접한 워드라인으로부터 워드라인을 분리하기 위한 패시베이션 층을 더 포함하고, 반도체 층 및 에칭 스톱은 패시베이션 층 상에 배치된다.
예 14는 예 13의 발명 대상을 포함할 수 있고, 스페이서는 산화물 제거에 대해 선택성을 제공하기 위한 절연성 유전체 재료를 포함하고, 실리사이드 층은 실리콘과 혼합된 실리사이드화 금속 재료를 포함하고, 스페이서의 절연성 유전체 재료는 실리사이드화 금속 재료와 화학 반응을 하지 않는다.
예 15는 예 11의 발명 대상을 포함할 수 있고, 장치는 모바일 컴퓨팅 디바이스이다.
예 16은 예들 11 내지 15 중 임의의 것의 발명 대상을 포함할 수 있고, 메모리 어레이는 3차원(3D) NAND 메모리 어레이이다.
예 17은 방법이며, 이 방법은: 다이에 3차원 메모리 어레이를 제공하는 단계- 이 단계는 메모리 어레이의 복수의 워드라인을 포함하는 계단 구조체를 형성하는 것을 포함함 -; 및 복수의 워드라인의 각각의 워드라인에서, 실리사이드 층을 포함하는 에칭 스톱을 형성하는 단계- 실리사이드 층은 워드라인 콘택 구조체에 대한 워드라인의 에칭 스톱을 형성하여 다이에서 워드라인을 메모리 어레이와 전기적으로 연결시킴 -를 포함한다.
예 18은 예 17의 발명 대상을 포함할 수 있고, 계단 구조체를 형성하는 것은 다이를 포함하는 반도체 재료에서 계단 구조체를 에칭하는 것을 포함하고, 에칭하는 것은 반도체 재료로 각각의 워드라인을 형성하는 것 및 각각의 워드라인의 반도체 층을 형성하는 반도체 재료의 상부 상에 패시베이션 층을 제공하는 것을 포함한다.
예 19는 예 18의 발명 대상을 포함할 수 있고, 에칭 스톱을 형성하는 단계는 워드라인의 단부 주위에서 실리사이드 층에 접하도록 배치된 스페이서를 형성하는 것을 포함하고, 에칭 스톱을 형성하는 단계는: 워드라인의 반도체 층을 리세싱하는 것; 스페이서를 형성하기 위해 반도체 층의 리세싱된 단부를 채우기 위해서 절연성 유전체 재료를 퇴적하는 것; 실리사이드화를 위해 반도체 층을 노출시키기 위해서 절연성 유전체 재료 및 패시베이션 층의 초과량을 제거하는 것; 및 노출된 반도체 층으로부터 스페이서에 인접한 실리사이드 층을 형성하는 것을 포함하고, 실리사이드 층 및 스페이서는 워드라인의 에칭 스톱을 더 형성한다.
예 20은 예 19의 발명 대상을 포함할 수 있고, 실리사이드 층을 형성하는 것은: 반도체 층의 상부 상에 실리사이드화 금속 재료를 퇴적하는 것; 실리사이드화 금속 재료 및 반도체 층을 어닐링하여 실리사이드 층을 형성하는 것을 포함하고, 반도체 재료는 실리콘을 포함한다.
다양한 실시예들이, 앞서 결합 형태(및)로 설명된 실시예들의 대안적(또는) 실시예들을 포함하는 전술한 실시예들의 임의의 적합한 조합을 포함할 수 있다(예를 들어, "및"은 "및/또는"일 수 있다). 게다가, 일부 실시예들은, 실행될 때, 임의의 전술한 실시예들의 액션들을 유발하는 명령어들을 저장한 하나 이상의 제조물(예를 들어, 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 게다가, 일부 실시예들은 전술한 실시예들의 다양한 동작들을 수행하기 위한 임의의 적합한 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 설명된 것을 포함하여 예시된 구현예들의 위의 설명은 모든 것을 망라하는 것으로 의도된 것도 아니고, 개시된 정확한 형태들로 본 개시내용의 실시예들을 제한하는 것으로 의도된 것도 아니다. 특정 구현예들 및 예들은 예시적인 목적들을 위하여 본 명세서에서 설명되어 있지만, 관련 기술분야의 통상의 기술자들이 인식하는 바와 같이, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하다.
이 수정들은 위의 상세한 설명을 고려하여 본 개시내용의 실시예들에 대해 행해질 수 있다. 다음의 청구항들에서 이용된 용어들은 본 개시내용의 다양한 실시예들을 명세서 및 청구항들에서 개시된 특정 구현예들로 제한하도록 해석되지 않아야 한다. 오히려, 범위는 청구항 해석의 확립된 원칙들에 따라 해석되어야 하는 다음의 청구항들에 의해 전적으로 결정되어야 한다.

Claims (20)

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  17. 방법으로서,
    다이에 3차원 메모리 어레이를 제공하는 단계- 상기 단계는 상기 메모리 어레이의 복수의 워드라인을 포함하는 계단 구조체를 형성하는 것을 포함함 -; 및
    상기 복수의 워드라인의 각각의 워드라인에서, 실리사이드 층을 포함하는 에칭 스톱을 형성하는 단계- 상기 실리사이드 층은 워드라인 콘택 구조체에 대한 워드라인의 에칭 스톱을 형성하여 상기 다이에서 상기 워드라인을 메모리 어레이와 전기적으로 연결시킴 -
    를 포함하고,
    계단 구조체를 형성하는 것은 상기 다이를 포함하는 반도체 재료에서 상기 계단 구조체를 에칭하는 것을 포함하며, 에칭하는 것은 상기 반도체 재료로 각각의 워드라인을 형성하는 것 및 각각의 워드라인의 반도체 층을 형성하는 상기 반도체 재료의 상부 상에 패시베이션 층을 제공하는 것을 포함하고,
    에칭 스톱을 형성하는 단계는 상기 워드라인의 단부 주위에서 상기 실리사이드 층에 접하도록 배치된 스페이서를 형성하는 것을 포함하고, 상기 에칭 스톱을 형성하는 단계는:
    상기 워드라인의 상기 반도체 층을 리세싱하는 것;
    상기 스페이서를 형성하기 위해 상기 반도체 층의 리세싱된 단부를 채우기 위해서 절연성 유전체 재료를 퇴적하는 것;
    실리사이드화를 위해 상기 반도체 층을 노출시키기 위해서 상기 절연성 유전체 재료 및 상기 패시베이션 층의 초과량(excess)을 제거하는 것; 및
    상기 노출된 반도체 층으로부터 상기 스페이서에 인접한 실리사이드 층을 형성하는 것을 포함하고,
    상기 실리사이드 층 및 상기 스페이서는 상기 워드라인의 상기 에칭 스톱을 더 형성하는, 방법.
  18. 삭제
  19. 삭제
  20. 제17항에 있어서,
    실리사이드 층을 형성하는 것은:
    상기 반도체 층의 상부 상에 실리사이드화 금속 재료를 퇴적하는 것; 및
    상기 실리사이드화 금속 재료 및 상기 반도체 층을 어닐링하여 상기 실리사이드 층을 형성하는 것을 포함하고, 상기 반도체 재료는 실리콘을 포함하는, 방법.
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