CN118057933A - 半导体结构及其制备方法、三维存储器、存储系统 - Google Patents

半导体结构及其制备方法、三维存储器、存储系统 Download PDF

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Abstract

本公开提供了一种半导体结构及其制备方法、三维存储器、存储系统，涉及半导体芯片技术领域，以减小连接区的面积，提升存储密度。半导体结构包括堆叠结构、多个导电结构和第一绝缘层。堆叠结构包括多层交替设置的第一介质层和栅极层；堆叠结构具有存储区和连接区，连接区的堆叠结构还包括多层交替设置的第一介质层和第二介质层。多个导电结构设置于连接区。导电结构包括相互绝缘的多个导电部，每个导电部贯穿部分堆叠结构，且与栅极层连接。多个导电部的贯穿叠结构的部分依次嵌套设置。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

半导体结构及其制备方法、三维存储器、存储系统
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统。
背景技术
随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。
为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的三维存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。其中，如何提高存储密度是目前需要解决的问题。
发明内容
本公开的实施例提供一种半导体结构及其制备方法、三维存储器、存储系统，以减小连接区的面积，提升存储密度。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种半导体结构。所述半导体结构包括堆叠结构和多个导电结构。所述堆叠结构具有存储区和连接区。所述堆叠结构包括多层交替设置的第一介质层和栅极层；所述堆叠结构具有存储区和连接区，所述连接区的所述堆叠结构还包括多层交替设置的所述第一介质层和第二介质层。所述多个导电结构设置于所述连接区。所述导电结构包括相互绝缘的多个导电部，每个导电部贯穿部分所述堆叠结构，且与所述栅极层连接；所述多个导电部的贯穿所述堆叠结构的部分依次嵌套设置。
本公开的上述实施例提供的半导体结构，导电结构包括相互绝缘的多个导电部，每个导电部贯穿部分堆叠结构与栅极层连接。其中，多个导电部的贯穿堆叠结构的部分依次嵌套设置。在这种情况下，每一个导电结构的多个导电部集中设置，且可以分别与多个栅极层电接触，从而将栅极层引出，并与相应的字线连接线电连接。也就是说，多个栅极层对应的多个导电部可以集成设置，形成一个导电结构，使得导电结构中的多个导电部所占用的面积缩减，从而减小所有的导电部占用的总面积，减小连接区的面积，提升存储密度。
在一些实施例中，所述导电部包括第一子导电部和第二子导电部。所述第一子导电部贯穿部分所述堆叠结构，且所述多个导电部的第一子导电部依次嵌套设置。所述第二子导电部与所述栅极层同层设置，且所述第二子导电部与所述栅极层和所述第一子导电部连接。
在一些实施例中，所述导电结构中的多个导电部，相较靠近所述存储区的导电部连接的栅极层，位于相较远离所述存储区的导电部连接的栅极层的上侧。
在一些实施例中，所述导电结构中的多个导电部，最靠近所述存储区的导电部的第一子导电部包括第一子部和第一搭接部。所述第一搭接部与所述第一子部连接。
在一些实施例中，所述导电结构中的多个导电部，最远离所述存储区的导电部的第一子导电部向参考面的正投影为环形或圆形；其余的导电部的第一子导电部向所述参考面的正投影为环形；所述参考面为所述堆叠结构的下表面所在的平面。
在一些实施例中，所述半导体结构还包括第一绝缘层，所述第一绝缘层设置于所述导电结构与所述堆叠结构之间。和/或，所述导电结构还包括第二绝缘层，所述第二绝缘层设置于任意相邻的两个导电部之间。
在一些实施例中，所述多个导电部包括第一导电部和第二导电部，所述第一导电部的第一子导电部围绕所述第二导电部的第一子导电部。
在一些实施例中，所述第二导电部的第一子导电部包括连接柱和填充柱。所述连接柱贯穿部分所述堆叠结构，且与所述第二子导电部连接；所述连接柱围成单侧具有第一开口的筒状结构，且所述第一开口朝向所述堆叠结构的下侧。所述填充柱位于所述连接柱围成的筒状结构内；所述填充柱包括柱体和固定部，所述柱体与所述连接柱间隔设置；所述固定部位于在所述柱体的上端，且所述固定部与所述柱体以及所述连接柱连接。
在一些实施例中，所述连接柱包括第一部分、第二部分和第三部分。所述第一部分贯穿所述第一导电部连接的栅极层同层设置的第二介质层和所述第二导电部连接的栅极层同层设置的第二介质层之间的膜层；所述第一部分围成筒状结构，所述柱体位于所述第一部分围成的筒状结构内。所述第二部分向参考面的正投影与所述第一部分向所述参考面的正投影部分重叠；所述参考面为所述堆叠结构的下表面所在的平面；所述第二部分由所述堆叠结构的上表面，延伸至所述第一部分的上端；所述第二部分围成筒状结构。所述第三部分封堵所述第二部分围成的筒状结构的上侧的开口。
在一些实施例中，所述第二导电部还包括第三绝缘层，所述第三绝缘层位于所述柱体与所述连接柱之间。
在一些实施例中，所述第二导电部还包括填充层，所述填充层位于所述固定部和所述连接柱之间。
在一些实施例中，所述第二导电部的第一子导电部包括第一子柱和第二子柱。所述第一子柱贯穿所述第一导电部连接的栅极层同层设置的第二介质层和所述第二导电部连接的栅极层同层设置的第二介质层之间的膜层。所述第二子柱由所述堆叠结构的上表面，延伸至所述第一子柱。
另一方面，提供一种半导体结构的制备方法。所述半导体结构的制备方法包括：形成堆叠结构；所述堆叠结构包括多层交替设置的第一介质层和栅极层；所述堆叠结构具有存储区和连接区，所述连接区的所述堆叠结构还包括多层交替设置的所述第一介质层和第二介质层。形成接触孔；所述接触孔位于所述连接区。在所述接触孔内形成导电结构；所述导电结构包括相互绝缘的多个导电部，每个导电部贯穿部分所述堆叠结构，且与所述栅极层连接。
在一些实施例中，所述形成接触孔，包括：形成第一子孔的第一孔段；所述第一子孔的第一孔段延伸至对应的栅极层的上方且相邻的第一介质层的上表面。对所述第一子孔的第一孔段的底部刻蚀，形成第二子孔的第一孔段；所述第二子孔的第一孔段延伸至对应栅极层的上方且相邻的第一介质层的上表面。
在一些实施例中，所述堆叠结构包括N个第一介质层，N为大于1的整数；由所述堆叠结构的上表面至下表面，所述N个第一介质层分别为第1～第N个第一介质层。所述形成接触孔，包括：形成第一初始子孔；所述第一初始子孔延伸至第2个第一介质层的上表面。对所述第一初始子孔的底部刻蚀，形成第二初始子孔；所述第二初始子孔延伸至第3个第一介质层的上表面。对所述第一初始子孔和所述第二初始子孔的底部同步刻蚀，形成第一子孔的第一孔段和第二子孔内的第一孔段；所述第一子孔和所述第二子孔的第一孔段均延伸至对应栅极层的上方且相邻的第一介质层的上表面。
在一些实施例中，所述形成接触孔，还包括：形成第一绝缘层并去除所述第一子孔和所述第二子孔的第一孔段的底部暴露的第一介质层；所述第一绝缘层覆盖所述第一子孔的第一孔段和所述第二子孔的第一孔段的侧壁。刻蚀两个第一孔段的底部暴露的两个第二介质层，形成所述第一子孔的第二孔段和所述第二子孔的第二孔段，所述第一子孔和所述第二子孔的第二孔段均暴露对应的栅极层。
在一些实施例中，所述在所述接触孔内形成导电结构，包括：形成第一导电薄膜；所述第一导电薄膜覆盖所述堆叠结构、所述第一子孔和所述第二子孔的第一孔段的侧壁和底壁，且填充所述第一子孔和所述第二子孔的第二孔段。去除所述第一导电薄膜覆盖所述堆叠结构、所述第一子孔和所述第二子孔的第一孔段的底壁的部分。形成第二绝缘层和第三绝缘层；所述第二绝缘层覆盖所述第一子孔的第一孔段的侧壁；所述第三绝缘层覆盖所述第二子孔的第一孔段的侧壁。
形成第二导电薄膜；所述第二导电薄膜覆盖所述堆叠结构和所述第一子孔的第一孔段的侧壁和底壁，且填充所述第二子孔的第一孔段。形成填充层；所述填充层位于所述第一子孔的第一孔段内。形成第三导电薄膜；所述第三导电薄膜覆盖所述堆叠结构，填充所述第一子孔的第一孔段。去除所述第二导电薄膜和所述第三导电薄膜覆盖所述堆叠结构的部分。
在一些实施例中，所述在所述接触孔内形成导电结构，包括：形成第一导电薄膜；所述第一导电薄膜覆盖所述堆叠结构以及所述第一子孔的第一孔段的侧壁和底壁，且填充所述第一子孔的第二孔段和所述第二子孔。去除所述第一导电薄膜覆盖所述堆叠结构和所述第一子孔的第一孔段的底壁的部分。形成第二绝缘层；所述第二绝缘层覆盖所述第一子孔的第一孔段的侧壁。形成第二导电薄膜；所述第二导电薄膜覆盖所述堆叠结构，且填充所述第一子孔。去除所述第二导电薄膜覆盖所述堆叠结构的部分。
又一方面，提供一种三维存储器。所述三维存储器包括如上述任一实施例所述的半导体结构，以及外围器件，该外围器件与所述半导体结构连接。
又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
可以理解地，本公开的上述实施例提供的半导体结构的制备方法、三维存储器、存储系统，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的三维存储器的剖视图；
图2为根据一些实施例的三维存储器中一个存储单元串的剖面图；
图3为图2中存储单元串的等效电路图；
图4A为根据一些实施例的一种半导体结构的俯视图；
图4B为根据一些实施例的另一种半导体结构的俯视图；
图5为根据一些实施例的又一种半导体结构的俯视图；
图6为图5中沿剖面线A-A＇的一种剖视图；
图7为图5中沿剖面线A-A＇的另一种剖视图；
图8～图17为根据一些实施例的一种半导体结构的制备方法的制备步骤图；
图18～图26为根据一些实施例的另一种半导体结构的制备方法的制备步骤图；
图27～35为根据一些实施例的半导体结构的的制备方法的流程图；
图36为根据一些实施例的存储系统的框图；
图37为根据另一些实施例的存储系统的框图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
图1为本公开一些实施例提供的三维存储器的剖视图，图2为图1中三维存储器的一个存储单元串的截面图，图3为图2中存储单元串的等效电路图。
在图1和图2中，三维存储器10在X-Y平面中延伸，第一方向X和第二方向Y例如是半导体结构100所在的平面(例如源极层SL所在的平面)中的两个正交方向：第一方向X例如为字线WL的延伸方向，第二方向Y例如为位线BL的延伸方向。第三方向Z垂直于半导体结构100所在的平面，即垂直于X-Y平面。
如本公开所使用的，一个部件是在三维存储器的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底或源极层SL在第三方向Z上位于半导体结构100的最低平面中时，在第三方向Z上相对于半导体结构100的衬底170(参见图6)或源极层SL确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
其中，为了更清楚地示出器件的结构，在图1中，展示了存储区CA的视图和连接区SS的视图，存储区CA的视图基于左侧坐标系，连接区SS的视图基于右侧坐标系，即存储区CA的视图展示了三维存储器10的存储区CA沿Y方向的截面结构，连接区SS的视图展示了三维存储器10的连接区SS沿X方向的截面结构。
参见图1，本公开的一些实施例提供了一种三维存储器10。三维存储器10可以包括半导体结构100。
示例性地，参见图1，三维存储器10还可以包括与半导体结构100耦接源极层SL，以及与半导体结构100耦接的外围器件200。外围器件200可以设置在半导体结构100的远离源极层SL的一侧。
上述源极层SL的材料可以包括半导体材料，半导体材料例如为单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。源极层SL可以部分或全部被掺杂。示例性地，源极层SL可以包括掺杂区，掺杂区由P型掺杂剂掺杂。源极层SL还可以包括非掺杂区。
这里，外围器件200可以设置在半导体结构100远离源极层SL的一侧。
其中，外围器件200可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如栅线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(Programmable Logic Device，简称PLD)或存储电路(例如静态随机存取三维存储器(Static Random-Access Memory，简称SRAM))。
在一些实施例中，如图1所示，外围器件200可以包括基板201、设置在基板201上的外围电路以及设置在基板201上的外围互联层203。外围电路可以包括晶体管202。
其中，基板201的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
外围互联层203与晶体管202耦接，以实现在晶体管202与外围互联层203之间传输电信号。外围互联层203可以包括一个或多个第二层间绝缘层204，还可以包括一个或多个第二互联导体层205。不同第二互联导体层205之间可以通过触点耦接。
上述第二互联导体层205和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。
上述第二层间绝缘层204的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
参见图1，半导体结构100可以包括阵列设置的存储单元串400(在本文中被称为“存储单元串”，例如NAND存储单元串)。源极层SL可以与多个存储单元串400的源端耦接。
具体地，参见图2和图3，存储单元串400可以包括多个晶体管T，一个晶体管T(例如图3中的T1～T6)可以被设置为一个存储单元，这些晶体管T连接在一起，形成了存储单元串400。一个晶体管T(例如每个晶体管T)可以由半导体沟道层211和围绕该半导体沟道层211的一个栅极G形成。其中，该栅极G被配置为控制该晶体管T的导通状态。
需要说明的是，图1、图2和图3中晶体管的数目仅是示意性的，本公开实施例提供的半导体结构100的存储单元串400还可以包括其他数量的晶体管，例如4、16、32、64。
参阅图2和图3，沿第三方向Z，多个栅极G中位于最下方的栅极(例如多个栅极G中最靠近源极层SL的栅极)可以被构造为源端选择栅SGS，源端选择栅SGS被配置为控制晶体管T6的导通状态，进而控制存储单元串400中一个源端通道的导通状态。
参阅图2和图3，多个栅极G中位于最上方的栅极(例如多个栅极G中最远离源极层SL的栅极)可以被构造为漏端选择栅SGD，漏端选择栅SGD被配置为控制晶体管T1的导通状态，进而控制存储单元串400中一个漏端通道的导通状态。
参阅图2和图3，多个栅极G中位于中间的栅极可以被构造为多条字线WL，例如包括字线WL0、字线WL1、字线WL2、字线WL3。通过在字线WL上写入不同的电压，可以完成存储单元串400中各个存储单元(例如晶体管T)的数据写入、读取和擦除。
在一些实施例中，参见图1，半导体结构100还可以包括阵列互联层300。阵列互联层300可以与存储单元串400耦接。
如图1、图2和图3所示，阵列互联层300可以包括存储单元串400的漏端(即位线BL)，漏端可以与至少一个存储单元串400中各个晶体管T的半导体沟道层211耦接。
示例性地，如图1和图2所示，阵列互联层300可以包括一个或多个第一层间绝缘层310，还可以包括通过这些第一层间绝缘层310相互绝缘的多个触点，触点例如包括与位线触点BL-CNT，与位线BL耦接；漏端选择栅触点SGD-CNT，与漏端选择栅SGD耦接。
上述第一层间绝缘层310的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
如图1和图2所示，阵列互联层300还可以包括一个或多个第一互联导体层320。第一互联导体层320可以包括多条连接线，例如位线BL，以及与字线WL耦接的字线连接线。
上述第一互联导体层320和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。
其中，如图1所示，上述外围互联层203可以与阵列互联层300耦接，以使半导体结构100和外围器件200耦接。
这里，由于外围互联层203与阵列互联层300耦接，因此，外围器件200中的外围电路可以与半导体结构100中的存储单元串400耦接，以实现外围电路与存储单元串400之间电信号的传输。
在一些可能的实现方式中，参见图1和图2，在外围互联层203和阵列互联层300之间可以设置有粘结界面500，通过粘结界面500，外围互联层203和阵列互联层300可以相互粘接且耦接。
随着3D NAND层数的增加，蚀刻用于引出栅极层的接触孔的工艺难度越来越高。为了降低工艺难度，提出了自对准触点(Self-align Contact，简称SCT)架构的3D NAND。
但是，随着3D NAND层数增加，SCT的数量增加，所有的SCT所需的占用的总面积增大，使得连接区的面积增大，存储区的面积相应的缩减，存储密度下降。基于此，如何在连接区的面积不增加的情况下，形成更多的引出栅极层的SCT是目前需要解决的问题。
基于此，本公开的实施例提供了一种半导体结构的制备方法，如图27所示，该制备方法包括步骤S100～S300。
S100：参阅图8，形成堆叠结构110。
上述步骤中，如图5和图8所示，堆叠结构110包括多层交替设置的第一介质层111和栅极层112。堆叠结构110具有存储区CA和连接区SS，在连接区SS，堆叠结构110还包括多层交替设置的第一介质层111和第二介质层113。
也就是说，栅极层112和第二介质层113同层设置，且栅极层112至少位于存储区CA，例如，栅极层112从存储区CA部分延伸至连接区SS。第二介质层113位于连接区SS。
上述第一介质层111的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
上述第二介质层113的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
需要说明的是，第一介质层111的材料与第二介质层113的材料不同，以使得第一介质层111与第二介质层113针对同一种蚀刻剂具有不同的刻蚀选择比。示例性地，第一介质层111的材料为二氧化硅，第二介质层113的材料为氮化硅。
其中，参阅图8，上述栅极层112包括导电层1121，导电层1121的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的至少一种。
在一些实施例中，如图8所示，栅极层112还可以包括金属化合物层1122，金属化合物层1122包覆导电层1121，金属化合物层1122，用于提高导电层1121与第一介质层111之间的附着力。其中，金属化合物层1122的材料包括氮化钛、氮化钽、碳化钨中的至少一种。
在一些实施例中，如图8所示，栅极层112还可以包括第三介质层1123，第三介质层1123包覆金属化合物层1122，以降低存储单元串400(参见图2)中的电荷流向导电层1121的风险。其中，第三介质层1123的介电常数值大于或等于7。示例性地，第三介质层1123的材料包括氧化铝、氧化铪和氧化钽中的至少一种。
其中，如图8所示，堆叠结构110可以形成于衬底170上。衬底170可用于支撑其上的堆叠结构110，在后续工艺中可以被去除掉，并形成源极层SL(参见图1)。
在一些实施例中，参阅图8，衬底170可以是复合衬底。
示例性地，如图8所示，衬底170可以包括基底171，及在基底171上依次形成牺牲氧化硅层172和牺牲多晶硅层173。
上述基底171的材料可以包括单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、IIVI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种；牺牲氧化硅层172的材料可以包括氧化硅；牺牲多晶硅层173的材料可以包括多晶硅。
此外，参阅图8，堆叠结构110与衬底170之间可以设置有其他功能层，堆叠结构110也可以直接设置于衬底170上。
示例性地，如图7所示，堆叠结构110与衬底170之间还设置有半导体层174和第四介质层175，半导体层174位于第四介质层175远离衬底170的一侧。
上述半导体层174的材料包括半导体材料，半导体材料例如为单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。第四介质层175的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
在一些实施例中，上述S100例如可以包括：形成初始堆叠结构；形成贯穿初始堆叠结构的沟道结构210(参见图1)和虚拟沟道结构220(参见图1)；形成贯穿初始堆叠结构的栅线缝隙；经由栅线缝隙，将部分第二介质层113(参见图8)置换为栅极层112(参见图8)。此外，在形成栅极层112之后，可以在栅线缝隙内形成栅线隔离结构114(参见图1)。
需要说明的是，上述初始堆叠结构包括交替设置的多层第一介质层111和多层第二介质层113。
参阅图1和图2，沟道结构210和虚拟沟道结构220例如均可以包括半导体沟道层211和存储功能层212，存储功能层212环绕半导体沟道层211设置。
上述半导体沟道层211的材料包括半导体材料，半导体材料例如为单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。
上述存储功能层212例如可以包括阻挡层2121、电荷捕获层2122和隧穿层2123，阻挡层、电荷捕获层、隧穿层以及半导体沟道层的材料可分别为氧化硅、氮化硅、氧化硅以及多晶硅，以形成“ONOP”结构。
在一些实施例中，参阅图2，沟道结构210和虚拟沟道结构220还可以包括沟道填充层213，沟道填充层213设置于半导体沟道层211远离存储功能层212的一侧，以提供机械支撑作用。
上述沟道填充层213的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
在一些实施例中，参阅图1，栅线隔离结构114包括绝缘隔离部1141，绝缘隔离部1141与堆叠结构110接触。
需要说明的是，绝缘隔离部1141的材料包括绝缘材料，绝缘材料例如可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
在此基础上，如图1所示，栅线隔离结构114还可以包括栅线填充层1142。绝缘隔离部1141内侧留有空腔，栅线填充层1142填充空腔，以提供机械支撑作用。
需要说明的是，栅线填充层1142的材料可以为导电材料，也可以为绝缘材料，本公开在此不做具体限定。
S200：参阅图9，形成接触孔180。
上述步骤中，如图5和图9所示，接触孔180位于连接区SS。其中，接触孔180包括多个子孔1800，每个子孔1800包括第一孔段181，第一孔段181贯穿至对应的栅极层112的上方且相邻的第一介质层111的上表面，且任意两个子孔1800中，一个子孔1800的第一孔段181向参考面的正投影，位于另一个子孔1800的第一孔段181向参考面的正投影内。
需要说明的是，参考面为堆叠结构110的下表面所在的平面。
在一些实施例中，参阅图9，子孔1800包括第一子孔1810和第二子孔1820，第一子孔1810包括第一孔段181，第二子孔1820包括第一孔段181。
此时，参阅图28，S200包括S210～S220。
S210：参阅图9，形成第一子孔1810的第一孔段181。
上述步骤中，第一子孔1810的第一孔段181延伸至第一子孔1810对应的栅极层112的上方且相邻的第一介质层111的上表面。
其中，可以通过涂布、曝光、显影工艺在堆叠结构110的上表面形成光阻图案。然后，基于光阻图案，通过干法/湿法刻蚀工艺刻蚀堆叠结构110，形成第一子孔1810的第一孔段181。例如，采用湿法刻蚀工艺，各向同性刻蚀堆叠结构110，形成第一子孔1810的第一孔段181。最后，将光阻图案剥离。
S220：参阅图9，对第一子孔1810的第一孔段181的底部刻蚀，形成第二子孔1820的第一孔段181。
上述步骤中，第二子孔1820的第一孔段181延伸至第二子孔1820对应的栅极层112的上方且相邻的第一介质层111的上表面。第二子孔1820的第一孔段181向参考面的正投影，位于第一子孔1810的第一孔段181向参考面的正投影内。
其中，可以通过涂布、曝光、显影工艺在堆叠结构110的上表面以及第一子孔1810的第一孔段181的底部形成光阻图案。然后，基于光阻图案，通过干法/湿法刻蚀工艺，对第一子孔1810的第一孔段181的底部刻蚀，形成第二子孔1820的第一孔段181。例如，采用湿法刻蚀工艺，各向同性刻蚀第一子孔1810的第一孔段181的底部，形成第二子孔1820的第一孔段181。最后，将光阻图案剥离。
需要说明的是，如图9所示，第一子孔1810对应的栅极层112，与第二子孔1820对应的栅极层112之间可以存在至少一层栅极层112。如图19所示，第一子孔1810对应的栅极层112，与第二子孔1820对应的栅极层112之间也可以不存在栅极层112，即第二子孔1820对应的栅极层112，为第一子孔1810对应的栅极层112的下方相邻的栅极层112。
在另一些实施例中，参阅图29，S200包括S230～S250。
其中，堆叠结构110包括N个第一介质层111，由堆叠结构110的上表面至下表面，N个第一介质层111分别为第1～第N个第一介质层111。这里，N≥2，且N为整数，即N为大于1的整数。
S230：参阅图18，形成第一初始子孔1810＇。
上述步骤中，如图18所示，第一初始子孔1810＇延伸至第2个第一介质层111的上表面。
其中，可以通过涂布、曝光、显影工艺在堆叠结构110的上表面形成光阻图案。然后，基于光阻图案，通过干法/湿法刻蚀工艺刻蚀堆叠结构110，形成第一初始子孔1810＇。例如，采用湿法刻蚀工艺，各向同性刻蚀堆叠结构110，形成第一初始子孔1810＇。最后，将光阻图案剥离。
S240：参阅图18，对第一初始子孔1810＇的底部刻蚀，形成第二初始子孔1820＇。
上述步骤中，如图18所示，第二初始子孔1820＇延伸至第3个第一介质层111的上表面。
其中，可以通过涂布、曝光、显影工艺在堆叠结构110的上表面以及第一初始子孔1810＇的底部形成光阻图案。然后，基于光阻图案，通过干法/湿法刻蚀工艺，对第一初始子孔1810＇的底部刻蚀，形成第二初始子孔1820＇。例如，采用湿法刻蚀工艺，各向同性刻蚀第一初始子孔1810＇的底部，形成第二初始子孔1820＇。最后，将光阻图案剥离。
S250：参阅图18和图19，对第一初始子孔1810＇和第二初始子孔1820＇的底部同步刻蚀，形成第一子孔1810的第一孔段181和第二子孔1820的第一孔段181。
上述步骤中，第一子孔1810的第一孔段181和第二子孔1820的第一孔段181均延伸至对应的栅极层112的上方且相邻的第一介质层111的上表面。
此外，参阅图30，上述S200还可以包括S260～S270。
S260：参阅图11，形成第一绝缘层130并去除第一子孔1810的第一孔段181和第二子孔1820的第一孔段181的底部暴露的第一介质层111。
上述步骤中，第一绝缘层130覆盖第一子孔1810的第一孔段181和第二子孔1820的第一孔段181的侧壁。
上述第一绝缘层130的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
在一些实施例中，参阅图31，S260包括S261～S262。
S261：参阅图10，形成第一绝缘薄膜130＇。
上述步骤中，第一绝缘薄膜130＇覆盖堆叠结构110、两个第一孔段181的底部暴露的两个第一介质层111的上表面以及两个第一孔段181的侧壁。
需要说明的是，两个第一孔段181为第一子孔1810的第一孔段181和第二子孔1820的第一孔段181。
S262：参阅图10和图11，去除第一绝缘薄膜130＇覆盖堆叠结构110和两个第一孔段181的底部的部分。
上述步骤中，第一绝缘薄膜130＇在两个第一孔段181中保留下来的部分，形成上述第一绝缘层130。
其中，第一绝缘薄膜130＇的材料与第一介质层111的材料可以相同，例如第一绝缘薄膜130＇的材料和第一介质层111的材料均为二氧化硅。此时，在S262的过程中，第一子孔1810的第一孔段181和第二子孔1820的第一孔段181的底部暴露的第一介质层111会同时被去除，以暴露第二介质层113。
S270：参阅图11，刻蚀两个第一孔段181的底部暴露的两个第二介质层113，形成第一子孔1810的第二孔段182和第二子孔1820的第二孔段182。
上述步骤中，第一子孔1810的第二孔段182暴露对应的栅极层112，第二子孔1820的第二孔段182暴露对应的栅极层112。
这里，可以利用两个第一孔段181作为蚀刻剂通道，同时刻蚀两个第一孔段181底部暴露的两个第二介质层113，形成第一子孔1810的第二孔段182和第二子孔1820的第二孔段182。
示例性地，可以采用干法/湿法刻蚀工艺刻蚀两个第一孔段181底部暴露的两个第二介质层113。例如，采用干法刻蚀工艺，各向异性刻蚀两个第一孔段181底部暴露的两个第二介质层113，形成第一子孔1810的第二孔段182和第二子孔1820的第二孔段182。
此外，在栅极层112包括金属化合物层1122和第三介质层1123的情况下，在S270的过程中，还依次去除栅极层112暴露于第二孔段182内的第三介质层1123和金属化合物层1122。
S300：参阅图6和图11，在接触孔180内形成导电结构120。
上述步骤中，如图5和图6所示，导电结构120包括相互绝缘的多个导电部1200，每个导电部1200贯穿部分堆叠结构110，且与栅极层112连接。其中，多个导电部1200的贯穿堆叠结构110的部分依次嵌套设置，且多个导电部1200连接的栅极层112所在的层数不同。
上述导电部1200的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的至少一种。
需要说明的是，每个栅极层112均通过一个导电部1200与相应的字线连接线电连接，即每个栅极层112与一个导电部1200对应连接。这里，导电部1200即与对应的栅极层112连接。
在一些实施例中，参阅图32，S300包括S310～S370。
其中，第一子孔1810的第二孔段182和第二子孔1820的第二孔段182之间可以至少存在一层栅极层112，第一子孔1810的第二孔段182和第二子孔1820的第二孔段182之间也可以不存在栅极层112。
图6和图11～图17中以第一子孔的第二孔段和第二子孔的第二孔段之间至少存在一层栅极层为例，对本公开实施例中S300包括S310～S370进行示例性地说明。
S310：参阅图11和图12，形成第一导电薄膜161＇。
上述步骤中，第一导电薄膜161＇覆盖堆叠结构110、第一子孔1810的第一孔段181和第二子孔1820的第一孔段181的侧壁和底壁，且填充第一子孔1810的第二孔段182和第二子孔1820的第二孔段182。其中，可采用化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)、原子层沉积(Atomic LayerDeposition，简称ALD)中的任一种薄膜沉积工艺形成第一导电薄膜161＇。
上述第一导电薄膜161＇的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的至少一种。
S320：参阅图12和图13，去除第一导电薄膜161＇覆盖堆叠结构110、第一子孔1810的第一孔段181和第二子孔1820的第一孔段181的底壁的部分。
上述步骤中，如图13所示，第一子孔1810的底部暴露位于第二子孔1820的第一绝缘层130以及连接柱160的第一部分162。第二子孔1820的底部暴露第一介质层111。
结合图6、图12和图13，第一导电薄膜161＇保留在第一子孔1810的部分形成第一导电部140。第一导电薄膜161＇保留在第二子孔1820的第一孔段181的部分形成连接柱160的第一部分162，第一部分162贯穿所述第一导电部140连接的栅极层112和第二导电部150连接的栅极层112之间的膜层，且第一部分162围成筒状结构。第一导电薄膜161＇保留在第二子孔1820的第二孔段182的部分形成第二导电部150的第二子导电部122。
其中，可以通过干法/湿法刻蚀工艺刻蚀第一导电薄膜161＇。例如，采用干法刻蚀工艺，各向异性刻蚀第一导电薄膜161＇，形成第一导电部140、连接柱160的第一部分162和第二导电部150的第二子导电部122。
S330：参阅图15，形成第二绝缘层123和第三绝缘层124。
上述步骤中，第二绝缘层123覆盖第一子孔1810的第一孔段181的侧壁，且暴露第一部分162的上端。第三绝缘层124覆盖第二子孔1820的第一孔段181的侧壁，即第二子孔1820的第一孔段181内的第一部分162围成的筒状结构的侧壁。
上述第二绝缘层123的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
上述第三绝缘层124的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
其中，第一介质层111、第一绝缘层130、第二绝缘层123和第三绝缘层124的材料可以不同，也可以相同。示例性地，第一介质层111、第一绝缘层130、第二绝缘层123和第三绝缘层124的材料相同。例如，第一介质层111、第一绝缘层130、第二绝缘层123和第三绝缘层124的材料均为二氧化硅。
在一些实施例中，参阅图33，S330包括S331～S332。
S331：参阅图14，形成第二绝缘薄膜123＇。
上述步骤中，第二绝缘薄膜123＇覆盖堆叠结构110、第一子孔1810的第一孔段181和第二子孔1820的第一孔段181的侧壁和底壁。其中，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺形成第二绝缘薄膜123＇。
S332：参阅图14和图15，去除第二绝缘薄膜123＇覆盖堆叠结构110、第一子孔1810的第一孔段181和第一子孔1810的第一孔段181的底壁的部分。
上述步骤中，如图14和图15所示，第一子孔1810的底部暴露位于第二子孔1820的第三绝缘层124以及连接柱160的第一部分162的顶部，第二子孔1820的底部暴露第一介质层111。
参阅图14和图15，第二绝缘薄膜123＇保留在第一子孔1810的第一孔段181的部分形成第二绝缘层123。第二绝缘薄膜123＇保留在第二子孔1820的第一孔段181的部分形成第三绝缘层124。
其中，可以通过干法/湿法刻蚀工艺刻蚀第二绝缘薄膜123＇。例如，采用干法刻蚀工艺，各向异性刻蚀第二绝缘薄膜123＇，形成第二绝缘层123和第三绝缘层124。
S340：参阅图15和图16，形成第二导电薄膜162＇。
上述步骤中，第二导电薄膜162＇覆盖堆叠结构110和第一子孔1810的第一孔段181的侧壁和底壁，且填充第二子孔1820的第一孔段181。其中，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺形成第二导电薄膜162＇。
上述第二导电薄膜162＇的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的至少一种。
其中，第一导电薄膜161＇和第二导电薄膜162＇的材料可以不同，也可以相同。示例性地，第一导电薄膜161＇和第二导电薄膜162＇的材料相同。例如，第一导电薄膜161＇和第二导电薄膜162＇的材料为钨。
S350：参阅图15、图16和图17，形成填充层125。
上述步骤中，填充层125位于第一子孔1810的第一孔段181内。
其中，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺形成填充薄膜，填充薄膜覆盖堆叠结构110，且部分位于第一子孔1810的第一孔段181内。然后，可以通过干法/湿法刻蚀工艺刻蚀填充薄膜。例如，采用湿法刻蚀工艺，各向同性刻蚀填充薄膜，去除填充薄膜覆盖堆叠结构110的部分，使得填充薄膜保留在第一子孔1810的第一孔段181内的部分形成填充层125。
上述填充层125的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
其中，第一介质层111、第一绝缘层130、第二绝缘层123、第三绝缘层124和填充层125的材料可以不同，也可以相同。示例性地，第一介质层111、第一绝缘层130、第二绝缘层123、第三绝缘层124和填充层125的材料相同。例如，第一介质层111、第一绝缘层130、第二绝缘层123、第三绝缘层124和填充层125的材料均为二氧化硅。
S360：参阅图16和图17，形成第三导电薄膜163＇。
上述步骤中，第三导电薄膜163＇覆盖堆叠结构110，填充第一子孔1810的第一孔段181。其中，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺形成第三导电薄膜163＇。
上述第三导电薄膜163＇的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的至少一种。
其中，第一导电薄膜161＇、第二导电薄膜162＇和第三导电薄膜163＇的材料可以不同，也可以相同。示例性地，第一导电薄膜161＇、第二导电薄膜162＇和第三导电薄膜163＇的材料相同。例如，第一导电薄膜161＇、第二导电薄膜162＇和第三导电薄膜163＇的材料为钨。
S370：参阅图6、图15和图17，去除第二导电薄膜162＇和第三导电薄膜163＇位于堆叠结构110上的部分。
上述步骤中，第二导电薄膜162＇保留在第一子孔1810的第一孔段181的部分，形成连接柱160的第二部分163。第二导电薄膜162＇保留在第二子孔1820的第一孔段181的部分形成填充柱161。第三导电薄膜保留在第一子孔1810的第一孔段181的部分形成连接柱160的第三部分164。
需要说明的是，在连接柱160的第三部分164包括第二搭接部1240和封堵部1640的情况下，第三导电薄膜163＇保留在第一子孔1810的第一孔段181的部分形成连接柱160的封堵部1640，第二搭接部1240的形成工艺具体参考下文，本公开在此不做赘述。
其中，可以通过平坦化工艺去除第二导电薄膜162＇和第三导电薄膜163＇位于堆叠结构110上的部分。例如，采用化学机械研磨工艺，去除第二导电薄膜162＇和第三导电薄膜163＇位于堆叠结构110上的部分。
在另一些实施例中，如图34所示，S300包括S380～S390。
其中，第一子孔1810的第二孔段182和第二子孔1820的第二孔段182之间可以至少存在一层栅极层112，第一子孔1810的第二孔段182和第二子孔1820的第二孔段182之间也可以不存在栅极层112。
图7和图20～图24中以第一子孔的第二孔段和第二子孔的第二孔段之间不存在栅极层为例，对本公开实施例中S300包括S380～S390进行示例性地说明。
S380：参阅图20和图21，形成第一导电薄膜161＇。
上述步骤中，第一导电薄膜161＇覆盖堆叠结构110以及第一子孔1810的第一孔段181的侧壁和底壁，且填充第一子孔1810的第二孔段182和第二子孔1820。其中，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺形成第一导电薄膜161＇。
需要说明的是，第一导电薄膜161＇的材料可以参考上文，本公开实施例在此不做赘述。
S381：参阅图20、图21和图22，去除第一导电薄膜161＇覆盖堆叠结构110和第一子孔1810的第一孔段181的底壁的部分。
上述步骤中，第一导电薄膜161＇保留在第一子孔1810的部分形成第一导电部140。第一导电薄膜161＇保留在第二子孔1820的第一孔段181的部分形成第一子柱1211，保留在第二子孔1820的第二孔段182的部分形成第二导电部150的第二子导电部122。
S390：参阅图22和图23，形成第二绝缘层123。
上述步骤中，第二绝缘层123覆盖第一子孔1810的第一孔段181的侧壁，且暴露第一子柱1211。
其中，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺形成第二绝缘薄膜，第二绝缘薄膜覆盖堆叠结构110和第一子孔1810的第一孔段181的侧壁和底壁。然后，可以通过干法/湿法刻蚀工艺刻蚀第二绝缘薄膜。例如，采用湿法刻蚀工艺，各向同性刻蚀第二绝缘薄膜，去除第二绝缘薄膜覆盖堆叠结构110和第一子孔1810的第一孔段181的底壁的部分，使得第二绝缘薄膜保留在第一子孔1810的第一孔段181侧壁的部分形成第二绝缘层123。
需要说明的是，第二绝缘层123的材料可以参考上文，本公开实施例在此不做赘述。
S391：参阅图23和图24，形成第二导电薄膜162＇。
上述步骤中，第二导电薄膜162＇覆盖堆叠结构110，且填充第一子孔1810。其中，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺形成第二导电薄膜162＇。
需要说明的是，第二导电薄膜162＇的材料可以参考上文，本公开实施例在此不做赘述。
S392：参阅图7、图23和图24，去除第二导电薄膜162＇覆盖堆叠结构110的部分。
上述步骤中，第二导电薄膜162＇保留在第一子孔1810的部分形成第二子柱1212。
需要说明的是，在第二子柱1212包括第二搭接部1240和支撑部1213的情况下，第二导电薄膜162＇保留在第一子孔1810的部分形成第二子柱1212的支撑部1213，第二搭接部1240的形成工艺具体参考下文，本公开在此不做赘述。
其中，可以通过平坦化工艺去除第二导电薄膜162＇覆盖堆叠结构110的部分。例如，采用化学机械研磨工艺，去除第二导电薄膜162＇覆盖堆叠结构110的部分。
在一些实施例中，参阅图35，上述半导体结构的制备方法还包括S400～S600。
S400：参阅图25，在堆叠结构110上形成第一覆盖层1111。
上述步骤中，参阅图7和图25，第一覆盖层1111开设有第一搭接孔141和第二搭接孔142，第一搭接孔141和第二搭接孔142不连通。第一搭接孔141至少暴露部分第一导电部140的第一子部1210，第二搭接孔142至少暴露第二导电部150的支撑部1213。
上述第一覆盖层1111的材料包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。
其中，第一覆盖层1111和第一介质层111的材料可以不同，也可以相同。示例性地，第一覆盖层1111和第一介质层111的材料相同。例如，第一覆盖层1111和第一介质层111的材料均为二氧化硅。
S500：参阅图26，形成第四导电薄膜164＇。
上述步骤中，第四导电薄膜164＇位于堆叠结构110上，且填充第一搭接孔141和第二搭接孔142。其中，可采用CVD、PVD、ALD中的任一种薄膜沉积工艺形成第四导电薄膜164＇。
上述第四导电薄膜164＇的材料可以包括导电材料，导电材料例如为钨、钴、铜、铝、掺杂硅、硅化物中的至少一种。
其中，第一导电薄膜161＇、第二导电薄膜162＇和第四导电薄膜164＇的材料可以不同，也可以相同。示例性地，第一导电薄膜161＇、第二导电薄膜162＇和第四导电薄膜164＇的材料相同。例如，第一导电薄膜161＇、第二导电薄膜162＇和第四导电薄膜164＇的材料为钨。
S600：参阅图7、图25和图26，去除第四导电薄膜164＇位于堆叠结构110上的部分。
上述步骤中，第四导电薄膜164＇保留在第一搭接孔141的部分形成第一搭接部1220，保留在第二搭接孔142的部分形成第二搭接部1240。
其中，可以通过平坦化工艺去除第四导电薄膜164＇位于堆叠结构110上的部分。例如，采用化学机械研磨工艺，去除第四导电薄膜164＇位于堆叠结构110上的部分。
本公开的一些实施例提供的半导体结构100，参阅图4B、图5和图6，包括堆叠结构110和多个导电结构120。
如图5和图6所示，堆叠结构110包括多层交替设置的第一介质层111和栅极层112。其中，堆叠结构110具有存储区CA和连接区SS，连接区SS的堆叠结构110还包括多层交替设置的第一介质层111和第二介质层113。
也就是说，栅极层112和第二介质层113同层设置，且栅极层112至少位于存储区CA，例如，栅极层112从存储区CA部分延伸至连接区SS。第二介质层113位于连接区SS。
需要说明的是，第一介质层111的材料、栅极层112的材料和第二介质层113的材料可以参考上文，本公开实施例在此不做赘述。
如图4B和图5所示，导电结构120设置于连接区SS。导电结构120包括相互绝缘的多个导电部1200。结合图6，导电部1200贯穿部分堆叠结构110，且与栅极层112连接。
其中，多个导电部1200的贯穿堆叠结构110的部分依次嵌套设置，且多个导电部1200连接的栅极层112所在的层数不同。
在这种情况下，每一个导电结构120的多个导电部1200集中设置，且可以分别与多个栅极层112电接触，从而将栅极层112引出，并与相应的字线连接线电连接。也就是说，多个栅极层112对应的多个导电部1200可以集成设置，形成一个导电结构120，使得导电结构120中的多个导电部1200所占用的面积缩减，从而减小所有的导电部1200占用的总面积，减小连接区SS的面积，提升存储密度。
示例性地，参阅图5和图6，每个导电部1200包括第一子导电部121和第二子导电部122。
其中，第一子导电部121沿堆叠结构110的堆叠方向延伸，且贯穿部分堆叠结构110，且多个导电部1200的第一子导电部121依次嵌套设置。第二子导电部122沿水平方向延伸(图1中X-Y平面)，且与该导电部1200对应连接的栅极层112同层设置，且与该栅极层112以及第一子导电部121连接。
需要说明的是，参阅图1、图6和图7，与导电部1200连接的栅极层112所在的膜层向参考面的正投影中，与其上方相邻的第二介质层113向参考面的正投影重合的部分为导电部1200的第二子导电部122，没有重合的部分为栅极层112。
此时，多个导电部1200的第一子导电部121依次嵌套，相较远离存储区CA的导电部1200，利用了相较靠近存储区CA的导电部1200的内侧区域，从而使得导电结构120中的多个导电部1200所占用的面积缩减，减小所有的导电部1200占用的总面积，减小连接区SS的面积，提升存储密度。
在一些实施例中，如图6和图7所示，上述半导体结构100还包括第一绝缘层130，第一绝缘层130设置于导电结构120与堆叠结构110之间，以避免形成导电部1200的过程中，除了对应的第二介质层113外的其他的第二介质层113被刻蚀的掉。
在一些实施例中，如图5、图6和图7所示，导电结构120中的多个导电部1200，相较靠近存储区CA的导电部1200连接的栅极层112，位于相较远离存储区CA的导电部1200连接的栅极层112的上侧。
以这种方式设置，任一导电部1200的第一子导电部121，例如通过第二子导电部122与栅极层112连接时，该第二子导电部122不会与其他导电部1200的第一子导电部121产生交叉，即导电部1200与栅极层112连接时，无需考虑不同的导电部1200之间的避让或绝缘设计，降低结构复杂度，简化工艺流程。
示例性地，如图5、图6和图7所示，多个导电部1200包括第一导电部140和第二导电部150，第一导电部140的第一子导电部121围绕第二导电部150的第一子导电部121。
此时，第一导电部140即相较靠近存储区CA的导电部1200，第二导电部150即相较远离存储区CA的导电部1200。其中，与第一导电部140连接的栅极层112，位于与第二导电部150连接的栅极层112的上方。
在一些实施例中，如图5和图6所示，导电结构120中的多个导电部1200，最靠近存储区CA的导电部1200的第一子导电部121包括第一子部1210和位于第一子部1210上的第一搭接部1220。
其中，第一搭接部1220包括相连接的第一搭接子部1221和第二搭接子部1222，第一搭接子部1221与第一子部1210连接，第二搭接子部1222位于第一子部1210靠近堆叠结构110的一侧。
例如，如图5和图6所示，第一搭接子部1221向参考面的正投影，例如可以与第一子部1210向参考面的正投影重合。第二搭接子部1222设置于第一搭接子部1221的外侧。
以这种方式设置，不同的导电结构120之间的区域，可以设置第二搭接子部1222。这样的话，第二搭接子部1222的最小尺寸例如可以大于第一搭接子部1221的最小尺寸，以便于对应的漏端选择栅触点SGD-CNT(参见图1)与第二搭接子部1222对位搭接，降低工艺难度。
在此基础上，参阅图5和图6，上述半导体结构100包括第一覆盖层1111，第一覆盖层1111位于堆叠结构110的上侧。
其中，第一搭接部1220贯穿第一覆盖层1111，第一子部1210贯穿部分堆叠结构110，以便于第一搭接部1220的形成，具体工艺过程可以参考下文，本公开实施例在此不做赘述。
可以理解的是，如图5和图6所示，导电结构120中的多个导电部1200，除了最靠近存储区CA的导电部1200，其余的导电部1200包括第二子部1230和位于第二子部1230上的第二搭接部1240，以使得其余的导电部1200能够漏出堆叠结构110的上表面。
例如，如图5和图6所示，第二搭接部1240向参考面的正投影，例如可以与第二子部1230向参考面的正投影重合。
其中，第二搭接部1240贯穿第一覆盖层1111，第二子部1230贯穿部分堆叠结构110。这里，第二搭接部1240可以与第一搭接部1220在同一工艺过程中形成，具体工艺过程可以参考下文，本公开实施例在此不做赘述。
示例性地，如图5、图6和图7所示，多个导电部1200包括第一导电部140和第二导电部150，第一导电部140的第一子导电部121围绕第二导电部150的第一子导电部121。
此时，第一导电部140即最靠近存储区CA的导电部1200。其中，第一导电部140的第一子导电部121包括第一子部1210和位于第一子部1210上的第一搭接部1220。第二导电部150的第一子导电部121包括第二子部1230和位于第二子部1230上的第二搭接部1240。
在一些实施例中，参阅图4B和图6，导电结构120中的多个导电部1200，最远离存储区CA的导电部1200的第一子导电部121向参考面的正投影为环形或圆形。例如，最远离堆叠结构110的导电部1200的第一子导电部121向参考面的正投影为圆形，以增大第一子导电部121的上表面的面积，降低与第一子导电部121对位搭接的工艺难度。其余的导电部1200向参考面的正投影为环形。
示例性地，如图4B和图6所示，多个导电部1200包括第一导电部140和第二导电部150，第一导电部140的第一子导电部121围绕第二导电部150的第一子导电部121。
此时，第二导电部150即最远离存储区CA的导电部1200。其中，第一导电部140的第一子导电部121向参考面的正投影为环形，第二导电部150的第一子导电部121向参考面的正投影为圆形。
需要说明的是，参阅图5和图6，在第一导电部140包括第一搭接部1220和第一子部1210的情况下，第一导电部140的第一子部1210向参考面的正投影为环形，第一搭接部1220的第一搭接子部1221向参考面的正投影例如可以为环形，第一搭接部1220的第二搭接子部1222向参考面的正投影例如可以为圆形。
在此基础上，参阅图4B和图6，上述多个导电部1200的第一子导电部121例如可以同轴设置，以使得任意相邻的两个导电部1200的第一子导电部121之间的距离不会太小，降低与导电部1200对位搭接的工艺难度。
在一些实施例中，如图6和图7所示，导电结构120还包括第二绝缘层123，第二绝缘层123设置于任意相邻的两个导电部1200的第一子导电部121之间，以使得相邻的两个导电部1200的第一子导电部121绝缘。
在一些实施例中，如图5、图6和图7所示，每个导电结构120包括第一导电部140和第二导电部150，第一导电部140的第一子导电部121围绕第二导电部150的第一子导电部121。
在另一些实施例中，参阅图4A，每个导电结构120包括第一导电部140、第二导电部150和第三导电部190，第一导电部140贯穿堆叠结构110(参见图6)的部分围绕第二导电部150的贯穿堆叠结构110(参见图6)的部分，第二导电部150贯穿堆叠结构110(参见图6)的部分围绕第三导电部190贯穿堆叠结构110(参见图6)的部分。
以下以每个导电结构120包括第一导电部140和第二导电部150为例，对本公开实施例进行示例性地说明。
在一些示例中，如图7所示，第二导电部150的第一子导电部121包括第一子柱1211和第二子柱1212。
这里，与第一导电部140连接的栅极层112，和与第二导电部150连接的栅极层112之间可以至少存在一层栅极层112；与第一导电部140连接的栅极层112，和与第二导电部150连接的栅极层112之间也可以不存在栅极层112。图7中以与第一导电部连接的栅极层，和与第二导电部连接的栅极层之间不存在栅极层为例对本公实施例进行示例性地说明。
参阅图7，第一子柱1211贯穿第一导电部140连接的栅极层112和第二导电部150连接的栅极层112之间的膜层。第二子柱1212由堆叠结构110的上表面延伸至第一子柱1211，且与第一子柱1211电连接。
其中，参阅图7，在第一子导电部121包括第二搭接部1240的情况下，第二子柱1212包括第二搭接部1240和支撑部1213，第二搭接部1240位于支撑部1213的上方，支撑部1213与第一子柱1211连接。
此时，第一子柱1211和支撑部1213组成上面提到的第二子部1230。
这里，上述第一绝缘层130位于第一导电部140的第一子导电部121与堆叠结构110之间。上述第二绝缘层123位于第一导电部140的第一子导电部121和第二导电部150的第一子导电部121之间。
在另一些示例中，如图6所示，上述第二导电部150的第一子导电部121包括连接柱160和填充柱161。
这里，与第一导电部140连接的栅极层112，和与第二导电部150连接的栅极层112之间可以至少存在一层栅极层112；与第一导电部140连接的栅极层112，和与第二导电部150连接的栅极层112之间也可以不存在栅极层112。图6中以与第一导电部连接的栅极层，和与第二导电部连接的栅极层之间至少存在一层栅极层为例对本公实施例进行示例性地说明。
其中，连接柱160贯穿部分堆叠结构110，且与第二子导电部122连接；连接柱160围成单侧具有第一开口OP的筒状结构，且第一开口朝向堆叠结构110的下侧。填充柱161位于连接柱160围成的筒状结构内。填充柱161包括柱体1611和固定部1612，柱体1611与连接柱160间隔设置，且固定部1612位于柱体1611的上端，且固定部1612与柱体1611以及连接柱160连接。
示例性地，如图6所示，连接柱160包括第一部分162、第二部分163和第三部分164。
如图6所示，第一部分162贯穿第一导电部140连接的栅极层112和第二导电部150连接的栅极层112之间的第一介质层111和第二介质层113。第一部分162围成筒状结构，柱体1611位于第一部分162围成的筒状结构内。
如图6所示，第二部分163与填充柱161一体成型，第二部分163由堆叠结构110的上表面延伸至第一部分162的上端，且第二部分163围成筒状结构。这里，第二部分163与填充柱161一体成型，指的是第二部分163与填充柱161可以在同一工艺步骤中同步形成。
如图6所示，第三部分164封堵第二部分163围成的筒状结构的上侧的开口，以增大连接柱160暴露于堆叠结构110的上表面的面积，降低与第二导电部150的第一子导电部121对位搭接的工艺难度。
其中，参阅图6，在第一子导电部121包括第二搭接部1240的情况下，第三部分164包括第二搭接部1240和封堵部1640。封堵部1640位于第二部分163围成的筒状结构内，且封堵第二部分163围成的筒状结构。第二搭接部1240位于第二部分163和封堵部1640的上方。
此时，填充柱161、第一部分162、第二部分163和封堵部1640组成上面提到的第二子部1230。
这里，如图6所示，上述第一绝缘层130位于第一导电部140的第一子导电部121与堆叠结构110之间，以及位于第二导电部150的连接柱160的第一部分162与堆叠结构110之间。上述第二绝缘层123位于第一导电部140的第一子导电部121与第二导电部150的第二部分163之间。
此外，上述第二导电部150例如还可以包括第三绝缘层124，第三绝缘层124位于柱体1611与连接柱160之间。这里，第三绝缘层124可以与第二绝缘层123在同一工艺步骤中同步形成。
在一些实施例中，如图6所示，该第二导电部150还可以包括填充层125，填充层125位于固定部1612和连接柱160之间。以这种方式设置，可以降低第二导电部150中导电材料的占比，降低制备过程中用于承载堆叠结构110的衬底上的负荷，降低衬底弯曲变形的风险，增加半导体结构100的结构稳定性。
在一些实施例中，如图4B和图5所示，上述半导体结构100还包括栅线隔离结构114，栅线隔离结构114贯穿堆叠结构110。这里，栅线隔离结构114例如可以沿第二方向X延伸。
需要说明的是，栅线隔离结构114的材料可以参考上文，本公开实施例在此不做赘述。
图36为根据一些实施例的存储系统的框图。图37为根据另一些实施例的存储系统的框图。
请参见图36和图37，本公开的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20，和如上的一些实施例的三维存储器10，控制器20耦合至三维存储器10，以控制三维存储器10存储数据。
其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(Embedded Multi Media Card，简称eMMC)封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。
在一些实施例中，参见图36，存储系统1000包括控制器20和一个三维存储器10，存储系统1000可以被集成到三维存储器卡中。
其中，三维存储器卡包括PC卡(PCMCIA，个人计算机三维存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、三维存储器、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。
在另一些实施例中，参见图37，存储系统1000包括控制器20和多个三维存储器10，存储系统1000集成到固态硬盘(Solid State Drives，简称SSD)中。
在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
在另一些实施例中，控制器20被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。
当然，控制器20还可以执行任何其他合适的功能，例如格式化三维存储器10；例如控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
电子设备可以包括上文所述的存储系统1000，还可以包括中央处理器CPU(Central Processing Unit，中央处理器)和缓存器(cache)等中的至少一种。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
堆叠结构，包括多层交替设置的第一介质层和栅极层；所述堆叠结构具有存储区和连接区，所述连接区的所述堆叠结构还包括多层交替设置的所述第一介质层和第二介质层；
多个导电结构，设置于所述连接区；所述导电结构包括相互绝缘的多个导电部，每个导电部贯穿部分所述堆叠结构，且与所述栅极层连接；所述多个导电部的贯穿所述堆叠结构的部分依次嵌套设置。
2.根据权利要求1所述的半导体结构，其特征在于，所述导电部包括：
第一子导电部，贯穿部分所述堆叠结构，且所述多个导电部的第一子导电部依次嵌套设置；
第二子导电部，与所述栅极层同层设置，且所述第二子导电部与所述栅极层和所述第一子导电部连接。
3.根据权利要求2所述的半导体结构，其特征在于，所述导电结构中的多个导电部，相较靠近所述存储区的导电部连接的栅极层，位于相较远离所述存储区的导电部连接的栅极层的上侧。
4.根据权利要求2所述的半导体结构，其特征在于，所述导电结构中的多个导电部，最靠近所述存储区的导电部的第一子导电部包括第一子部和第一搭接部，所述第一搭接部与所述第一子部连接。
5.根据权利要求2所述的半导体结构，其特征在于，所述导电结构中的多个导电部，最远离所述存储区的导电部的第一子导电部向参考面的正投影为环形或圆形；其余的导电部的第一子导电部向所述参考面的正投影为环形；所述参考面为所述堆叠结构的下表面所在的平面。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括第一绝缘层，所述第一绝缘层设置于所述导电结构与所述堆叠结构之间；
和/或，所述导电结构还包括第二绝缘层，所述第二绝缘层设置于任意相邻的两个导电部之间。
7.根据权利要求2～6中任一项所述的半导体结构，其特征在于，所述多个导电部包括第一导电部和第二导电部，所述第一导电部的第一子导电部围绕所述第二导电部的第一子导电部。
8.根据权利要求7所述的半导体结构，其特征在于，所述第二导电部的第一子导电部包括：
连接柱，贯穿部分所述堆叠结构，且与所述第二子导电部连接；所述连接柱围成单侧具有第一开口的筒状结构，且所述第一开口朝向所述堆叠结构的下侧；
填充柱，位于所述连接柱围成的筒状结构内；所述填充柱包括柱体和固定部，所述柱体与所述连接柱间隔设置；所述固定部位于所述柱体的上端，且所述固定部与所述柱体以及所述连接柱连接。
9.根据权利要求8所述的半导体结构，其特征在于，所述连接柱包括：
第一部分，贯穿所述第一导电部连接的栅极层同层设置的第二介质层和所述第二导电部连接的栅极层同层设置的第二介质层之间的膜层；所述第一部分围成筒状结构，所述柱体位于所述第一部分围成的筒状结构内；
第二部分，所述第二部分向参考面的正投影与所述第一部分向所述参考面的正投影部分重叠；所述参考面为所述堆叠结构的下表面所在的平面；所述第二部分由所述堆叠结构的上表面，延伸至所述第一部分的上端；所述第二部分围成筒状结构；
第三部分，封堵所述第二部分围成的筒状结构的上侧的开口。
10.根据权利要求8所述的半导体结构，其特征在于，所述第二导电部还包括第三绝缘层，所述第三绝缘层位于所述柱体与所述连接柱之间。
11.根据权利要求8所述的半导体结构，其特征在于，所述第二导电部还包括填充层，所述填充层位于所述固定部和所述连接柱之间。
12.根据权利要求11所述的半导体结构，其特征在于，所述第二导电部的第一子导电部包括：
第一子柱，贯穿所述第一导电部连接的栅极层同层设置的第二介质层和所述第二导电部连接的栅极层同层设置的第二介质层之间的膜层；
第二子柱，由所述堆叠结构的上表面，延伸至所述第一子柱。
13.一种半导体结构的制备方法，其特征在于，包括：
形成堆叠结构；所述堆叠结构包括多层交替设置的第一介质层和栅极层；所述堆叠结构具有存储区和连接区，所述连接区的所述堆叠结构还包括多层交替设置的所述第一介质层和第二介质层；
形成接触孔；所述接触孔位于所述连接区；
在所述接触孔内形成导电结构；所述导电结构包括相互绝缘的多个导电部，每个导电部贯穿部分所述堆叠结构，且与所述栅极层连接。
14.根据权利要求13所述的制备方法，其特征在于，所述形成接触孔，包括：
形成第一子孔的第一孔段；所述第一子孔的第一孔段延伸至对应的栅极层的上方且相邻的第一介质层的上表面；
对所述第一子孔的第一孔段的底部刻蚀，形成第二子孔的第一孔段；所述第二子孔的第一孔段延伸至对应栅极层的上方且相邻的第一介质层的上表面。
15.根据权利要求13所述的制备方法，其特征在于，所述堆叠结构包括N个第一介质层，N为大于1的整数；由所述堆叠结构的上表面至下表面，所述N个第一介质层分别为第1～第N个第一介质层；
所述形成接触孔，包括：
形成第一初始子孔；所述第一初始子孔延伸至第2个第一介质层的上表面；
对所述第一初始子孔的底部刻蚀，形成第二初始子孔；所述第二初始子孔延伸至第3个第一介质层的上表面；
对所述第一初始子孔和所述第二初始子孔的底部同步刻蚀，形成第一子孔的第一孔段和第二子孔的第一孔段；所述第一子孔和所述第二子孔的第一孔段均延伸至对应栅极层的上方且相邻的第一介质层的上表面。
16.根据权利要求14或15所述的制备方法，其特征在于，所述形成接触孔，还包括：
形成第一绝缘层并去除所述第一子孔和所述第二子孔的第一孔段的底部暴露的第一介质层；所述第一绝缘层覆盖所述第一子孔的第一孔段和所述第二子孔的第一孔段的侧壁；
刻蚀两个第一孔段的底部暴露的两个第二介质层，形成所述第一子孔的第二孔段和所述第二子孔的第二孔段，所述第一子孔和所述第二子孔的第二孔段均暴露对应的栅极层。
17.根据权利要求16所述的制备方法，其特征在于，所述在所述接触孔内形成导电结构，包括：
形成第一导电薄膜；所述第一导电薄膜覆盖所述堆叠结构、所述第一子孔和所述第二子孔的第一孔段的侧壁和底壁，且填充所述第一子孔和所述第二子孔的第二孔段；
去除所述第一导电薄膜覆盖所述堆叠结构、所述第一子孔和所述第二子孔的第一孔段的底壁的部分；
形成第二绝缘层和第三绝缘层；所述第二绝缘层覆盖所述第一子孔的第一孔段的侧壁；所述第三绝缘层覆盖所述第二子孔的第一孔段的侧壁；
形成第二导电薄膜；所述第二导电薄膜覆盖所述堆叠结构和所述第一子孔的第一孔段的侧壁和底壁，且填充所述第二子孔的第一孔段；
形成填充层；所述填充层位于所述第一子孔的第一孔段内；
形成第三导电薄膜；所述第三导电薄膜覆盖所述堆叠结构，填充所述第一子孔的第一孔段；
去除所述第二导电薄膜和所述第三导电薄膜覆盖所述堆叠结构的部分。
18.根据权利要求16所述的制备方法，其特征在于，所述在所述接触孔内形成导电结构，包括：
形成第一导电薄膜；所述第一导电薄膜覆盖所述堆叠结构以及所述第一子孔的第一孔段的侧壁和底壁，且填充所述第一子孔的第二孔段和所述第二子孔；
去除所述第一导电薄膜覆盖所述堆叠结构和所述第一子孔的第一孔段的底壁的部分；
形成第二绝缘层；所述第二绝缘层覆盖所述第一子孔的第一孔段的侧壁；
形成第二导电薄膜；所述第二导电薄膜覆盖所述堆叠结构，且填充所述第一子孔；
去除所述第二导电薄膜覆盖所述堆叠结构的部分。
19.一种三维存储器，其特征在于，包括：
半导体结构，所述半导体结构为如权利要求1～12中任一项所述的半导体结构；
外围器件，与所述半导体结构连接。
20.一种存储系统，其特征在于，包括：
三维存储器，所述三维存储器为如权利要求19所述的三维存储器；
控制器，耦合至所述三维存储器，以控制所述三维存储器存储数据。
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