CN114361170A - 半导体结构及其制备方法、三维存储器 - Google Patents

Abstract

本公开提供了一种半导体结构及其制备方法、三维存储器、存储系统、电子设备，涉及半导体芯片技术领域，旨在降低工艺难度。半导体结构的制备方法包括：在衬底的第一侧形成叠层结构；形成沟道孔；在沟道孔内形成第一沟道结构，第一沟道结构包括：存储功能层和第一沟道层以及插塞，第一沟道结构包括第一部分和第二部分，第一部分为第一沟道结构位于衬底中的部分，第一部分至少包括存储功能层的底壁以及第一沟道层的底壁，第二部分为第一沟道结构位于叠层结构中的部分；去除衬底以及第一部分，暴露出第二部分的部分表面；经由部分表面，对第一沟道层进行处理，得到第二沟道层；形成源极层。所制备的半导体结构用以实现数据的读取和写入操作。

Description

半导体结构及其制备方法、三维存储器

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统、电子设备。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。

现有的存储器的制备方法中，工艺难度较大。

发明内容

本公开的实施例提供一种半导体结构及其制备方法、三维存储器、存储系统、电子设备，旨在降低工艺难度。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种半导体结构的制备方法，所述半导体结构的制备方法包括：在衬底的第一侧形成叠层结构，所述叠层结构包括交替叠置的第一膜层和第二膜层；形成贯穿所述叠层结构、且延伸入所述衬底中的沟道孔；在所述沟道孔内形成第一沟道结构，所述第一沟道结构包括：依次形成在所述沟道孔内的存储功能层和第一沟道层，以及封盖所述沟道孔的开口的插塞，其中，所述第一沟道结构包括第一部分和第二部分，所述第一部分为所述第一沟道结构位于所述衬底中的部分，所述第一部分至少包括所述存储功能层的底壁以及所述第一沟道层的底壁，所述第二部分为所述第一沟道结构位于所述叠层结构中的部分；去除所述衬底以及所述第一部分，暴露出所述第二部分的部分表面；经由所述部分表面，对所述第一沟道层进行处理，得到第二沟道层；以及，形成源极层，所述源极层至少与所述第二沟道层远离所述插塞的端面接触。

本公开的上述实施例提供的半导体结构的制备方法，在衬底的第一侧形成叠层结构后，在叠层结构中形成了延伸至衬底中的沟道孔，因此，设置于沟道孔内的第一沟道结构能够延伸至衬底中。本公开会将第一沟道结构位于衬底中的部位去除，因此，第一沟道结构可以进入到衬底中的任意深度，进而沟道孔可以刻蚀到衬底的任意深度，以此降低工艺难度。

在一些实施例中，所述第一沟道层与所述插塞围设出第一空腔；所述经由所述部分表面，对所述第一沟道层进行处理，得到第二沟道层的步骤，包括：通过暴露出的所述第一空腔，对所述第一沟道层的内壁进行减薄，得到所述第二沟道层。

在一些实施例中，所述第一沟道结构还包括：位于所述第一空腔内的第一绝缘材料；所述经由所述部分表面，对所述第一沟道层进行处理，得到沟道层的步骤，还包括：通过所述第一空腔的开口，去除所述第一绝缘材料，以暴露出所述第一空腔。

在一些实施例中，所述第二沟道层限定出第二空腔；在形成所述源极层之前，还包括：在所述第二空腔内填充第二绝缘材料。

在一些实施例中，在形成所述源极层之前，还包括：对所述第二沟道层远离所述插塞的端部进行离子掺杂，所述离子掺杂的类型与所述源极层的掺杂类型相同。

在一些实施例中，所述在衬底的第一侧形成叠层结构的步骤，包括：在所述衬底的所述第一侧形成第一叠层结构。

所述形成贯穿所述叠层结构、且延伸入所述衬底中的沟道孔的步骤，包括：形成贯穿所述第一叠层结构、且延伸入所述衬底中的第一沟道孔，并在所述第一沟道孔内填充沟道牺牲材料。

所述在衬底的第一侧形成叠层结构的步骤，还包括：在所述第一叠层结构背离所述衬底的一侧形成第二叠层结构。

所述形成贯穿所述叠层结构、且延伸入所述衬底中的沟道孔的步骤，还包括：形成贯穿所述第二叠层结构的第二沟道孔。

通过所述第二沟道孔去除所述沟道牺牲材料，以使所述第一沟道孔与所述第二沟道孔连通，形成所述沟道孔。

在一些实施例中，在形成所述第一沟道孔的同时，还形成贯穿所述第一叠层结构、且延伸入所述衬底中的第三沟道孔；在所述第一沟道孔内填充沟道牺牲材料的同时，还在所述第三沟道孔内填充沟道牺牲材料。

在形成所述第二沟道孔的同时，还在所述第二叠层结构中形成第四沟道孔，所述第四沟道孔在所述衬底上的正投影与所述第三沟道孔在所述衬底上的正投影至少部分地重叠，且所述第四沟道孔与所述第三沟道孔不连通；在所述沟道孔内形成所述第一沟道结构的同时，还在所述第四沟道孔内形成虚拟沟道结构。

在一些实施例中，在所述第一沟道孔和所述第三沟道孔内填充沟道牺牲材料之前，还在所述第一沟道孔和所述第三沟道孔内形成阻隔层，所述阻隔层包括第三绝缘材料；在去除所述第一部分的同时，还去除了通过所述第三沟道孔延伸入所述衬底中的所述沟道牺牲材料和所述第三绝缘材料，以使得所述第三沟道孔内的沟道牺牲材料暴露。

在形成所述源极层之前，所述制备方法还包括：去除所述第三沟道孔内的所述沟道牺牲材料；在所述第三沟道孔内填充第四绝缘材料。

在一些实施例中，所述第二沟道层限定出第二空腔；在形成所述源极层之前，还包括：在所述第二空腔内填充所述第四绝缘材料；其中，所述第二空腔内的所述第四绝缘材料和所述第三沟道孔内的所述第四绝缘材料通过同一道工艺填充。

在一些实施例中，在所述在衬底的第一侧形成叠层结构的步骤之前，还包括：在所述衬底的所述第一侧形成刻蚀停止层。

在一些实施例中，所述叠层结构中最靠近所述衬底的膜层为刻蚀停止层，或者，所述叠层结构中最靠近所述衬底的膜层在栅极替换过程中被替换为刻蚀停止层。

在一些实施例中，所述去除所述衬底以及所述第一部分，暴露出所述第二部分的部分表面的步骤，包括：刻蚀所述衬底至所述刻蚀停止层，以暴露出所述第一部分；研磨所述第一部分至所述刻蚀停止层，以暴露出所述部分表面。

另一方面，提供一种半导体结构，所述半导体结构采用以上任一项所述的半导体结构的制备方法制作得到。

又一方面，提供一种三维存储器，所述三维存储器包括如上的一些实施例所述的半导体结构，以及外围器件，该外围器件与所述半导体结构电连接。

又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。

又一方面，提供一种电子设备，包括如上所述的存储系统。在一些实施例中，所述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。

可以理解地，本公开的上述实施例提供的半导体结构、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的制备方法的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程等的限制。

图1A为根据一些实施例的三维存储器的立体结构示意图；

图1B为图1A所示的三维存储器中一个存储单元串沿剖面线AA’的剖面图；

图1C为存储单元串的等效电路图；

图1D为根据一些实施例的三维存储器的剖面图；

图2A为根据一些实施例的半导体结构的制备方法的流程图；

图2B为根据另一些实施例的半导体结构的制备方法的流程图；

图2C为根据又一些实施例的半导体结构的制备方法的流程图；

图2D为根据再一些实施例的半导体结构的制备方法的流程图；

图2E为根据另一些实施例的半导体结构的制备方法的流程图；

图3A～图3I为根据一些实施例的半导体结构的制备方法的步骤图；

图4为根据又一些实施例的半导体结构的制备方法的流程图；

图5A～图5F为根据另一些实施例的半导体结构的制备方法的步骤图；

图6A～图6E为根据又一些实施例的半导体结构的制备方法的步骤图；

图7A为根据再一些实施例的半导体结构的制备方法的流程图；

图7B为根据另一些实施例的半导体结构的制备方法的流程图；

图7C为根据又一些实施例的半导体结构的制备方法的流程图；

图8A～图8M为根据再一些实施例的半导体结构的制备方法的步骤图；

图9A为根据一些实施例的半导体结构的示意图；

图9B为根据另一些实施例的半导体结构的示意图；

图10A～图10B为根据另一些实施例的半导体结构的制备方法的步骤图；

图11为根据又一些实施例的半导体结构的制备方法的步骤图；

图12A为根据一些实施例的三维存储器的示意图；

图12B为根据另一些实施例的三维存储器的示意图；

图12C为根据又一些实施例的三维存储器的示意图；

图12D为根据再一些实施例的三维存储器的示意图；

图13为根据一些实施例的存储系统的框图；

图14为根据另一些实施例的存储系统的框图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

在本公开的描述中，需要理解的是，术语“上”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。

本文中“被配置为”的使用意味着开放和包容性的语言，其不排除被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。

术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。

图1A为本公开一些实施例提供的三维存储器的立体结构示意图，图1B为图1A中三维存储器的一个存储单元串沿剖面线AA的截面图，图1C为图1B中存储单元串的等效电路图，图1D为本公开一些实施例提供的三维存储器的剖面图。

参见图1A、图1B和图1D，三维存储器10可以包括半导体结构200以及与半导体结构200耦接的外围器件100。其中，半导体结构200包括源极层SL以及设置在源极层SL一侧的存储叠层结构300。

半导体结构200可以包括阵列设置存储单元晶体管串(其还可以被称为“存储单元串”，例如NAND存储单元串)400。源极层SL可以与多个存储单元串400的源端耦接。

具体地，参见图1B和图1C，存储单元串400可以包括多个晶体管T，一个晶体管T(例如图1C中的T1～T6)可以被设置为一个存储单元，这些晶体管T连接在一起，形成了存储单元串400。一晶体管T(例如每个晶体管T)可以由第二沟道层44和围绕该第二沟道层的一条栅线G形成。其中，该栅线G被配置为控制该晶体管T的导通状态。

需要说明的是，图1A～图1C中晶体管T的数目仅是示意性的，本公开实施例提供的三维存储器的存储单元串400还可以包括其他数量的晶体管T，例如4、16、32、64、128、196及以上。

进一步地，沿第三方向Z，多条栅线G中位于最下方的栅线G(例如多个栅线G中最靠近源极层SL的栅线G)被构造为源端选择栅SGS，源端选择栅SGS被配置为控制晶体管T6的导通状态，进而控制存储单元串400中源端通道的导通状态。多个栅线G中位于最上方的栅线G(例如多个栅线G中最远离源极层SL的栅线G)被构造为漏端选择栅SGD，漏端选择栅SGD被配置为控制晶体管T1的导通状态，进而控制存储单元串400中漏端通道的导通状态。多个栅线G中位于中间的栅线G可以被构造为多条字线WL，例如包括字线WL0、字线WL1、字线WL2、字线WL3。通过在字线WL上写入不同的电压，可以完成存储单元串400中各个存储单元(例如晶体管T)的数据写入、读取、和擦除。

需要说明的是，上述三维存储器10在X-Y平面中延伸，第一方向X和第二方向Y例如是半导体结构200所在平面(例如源极层SL所在平面)中的两个正交方向：第一方向X例如为字线WL的延伸方向，第二方向Y例如为位线BL的延伸方向。第三方向Z垂直于半导体结构200所在平面，即垂直于X-Y平面。

如本公开所使用的，一个部件(例如层、结构或器件)是在半导体器件(例如三维存储器)的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底或源极层在第三方向Z上位于半导体器件的最低平面中时，在第三方向Z上相对于半导体器件的衬底或源极层确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。

本公开一些实施例提供了一种半导体结构的制备方法，如图2A所示，该半导体结构的制备方法包括步骤S1～S6。

参见图2A和图3A，S1、在衬底500的第一侧形成叠层结构310，叠层结构310包括交替叠置的第一膜层31和第二膜层32。

在步骤S1中，叠层结构310可以为初始叠层结构，也可以为存储叠层结构300。在一些示例中，初始叠层结构包括交替设置栅替换层和栅介质层，栅介质层和栅替换层分别为上述第一膜层31和第二膜层32。其中，后续可以在初始叠层结构中设置栅线缝隙，通过栅线缝隙将栅替换层替换为栅线层36，进而形成存储叠层结构300。其中，每层栅线层36可以被栅线缝隙分隔成多条栅线G。

此外，在另一些示例中，可以通过沉积工艺在衬底500上形成交替叠置的栅线层36和栅介质层，以此形成存储叠层结构300，其中，栅介质层和栅线层36分别为上述第一膜层31和第二膜层32。

在一些示例中，衬底500可以为单层衬底，衬底500可以由半导体材料制成，示例性的，半导体材料可以为如硅(Si)、锗(Ge)、SiGe半导体、化合物半导体、合金半导体等，在其他一些示例中，单层衬底也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。此外，在其他一些示例中，衬底500还可以为复合衬底，具体地，参见图5A，复合衬底包括基底51、第一牺牲层52和停止层53。其中，基底51可以包括非结晶硅、多结晶硅、单晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料；基底51也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。第一牺牲层52的材料可以为绝缘材料，例如氧化硅、氮化硅等。停止层53的材料可以为半导体材料，例如非结晶、多结晶、或单晶硅中的一种或多种的组合。

参见图2A和图3B，S2、形成贯穿叠层结构310、且延伸入衬底500中的沟道孔33。

在步骤S2中，沟道孔33可以沿z方向贯穿叠层结构310。示例性的，可以通过干法刻蚀工艺或湿法刻蚀工艺在叠层结构310上形成沟道孔33。其中，沟道孔33能够延伸进入到衬底500中。

在此需要说明的是，形成沟道孔33时，叠层结构310可以为初始叠层结构也可以为存储叠层结构300，在去除衬底500以及第一部分4011时，叠层结构310为存储叠层结构300。

参见图2A和图3C，S3、在沟道孔33内形成第一沟道结构401，第一沟道结构401包括：依次形成在沟道孔33内的存储功能层41和第一沟道层42，以及封盖沟道孔33的开口的插塞43。

在步骤S3中，存储功能层41包括在沟道孔33内依次形成的阻挡层411、电荷存储层412和隧穿层413。可以采用薄膜沉积工艺在沟道孔33的内壁形成阻挡层411、电荷存储层412、隧穿层413以及第一沟道层42，薄膜沉积工艺例如为化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺中的一种或多种的组合。在一些示例中，阻挡层411的材料可以包括绝缘材料，绝缘材料例如包括氧化硅、氮化硅或氮氧化硅中的一种或多种的组合。在一些示例中，阻挡层411的材料为氧化硅。电荷存储层412的材料可以包括氮化硅、氮氧化硅、硅中的一种或多种的组合。而隧穿层413的材料可以包括绝缘材料，绝缘材料例如为氧化硅、氮化硅或氮氧化硅中的一种或多种的组合。在一些示例中，隧穿层413的材料为氧化硅。其中，第一沟道层42的材料可以与插塞43的材料相同。

在一些实施例中，在形成第一沟道层42后，可以在第一沟道层42远离衬底500的一侧形成插塞43，该插塞43封堵于沟道孔33的开口，并且可以与第一沟道层42导电连接。

其中，第一沟道结构401与插塞43可以限定出第一空腔421，在其他一些实施例中，参见图6A，第一沟道结构401还包括填充在第一空腔421内的第一绝缘材料45。在第一空腔421内填充第一绝缘材料45之后，可以在沟道孔33远离衬底500的一侧形成插塞43。其中，参见图3C至图3E，第一沟道结构401包括第一部分4011和第二部分4012，第一部分4011为第一沟道结构401位于衬底500中的部分，第一部分401至少包括存储功能层41的底壁414以及第一沟道层42的底壁422，第二部分4012为第一沟道结构401位于叠层结构310中的部分。

参见图3B，沟道孔33包括底壁3301和侧壁3302，其中，沟道孔33的侧壁3302沿第三方向Z延伸，而沟道孔33的底壁3301形成于衬底500中，且在X-Y平面内延伸。

参见图3C，存储功能层41包括底壁414和侧壁，其中，存储功能层41的侧壁形成于沟道孔33的侧壁3302上，其沿第三方向Z延伸。而存储功能层41的底壁414形成于沟道孔33的底壁3301上。第一沟道层42形成于存储功能层41的底壁414远离沟道孔33底壁3301的部分为第一沟道层42的底壁422，因此，存储功能层41的底壁414以及第一沟道层42的底壁422均在平行于X-Y平面内延伸。此外，第一沟道层42的底壁422以及存储功能层41的底壁414均与插塞43相对设置。

其中，第一部分401至少包括存储功能层41的底壁414以及第一沟道层42的底壁422。在一些示例中，第一部分401仅包括存储功能层41的底壁414以及第一沟道层42的底壁422。在其他一些示例中，参见图3E，第一部分401不仅包括存储功能层41的底壁414以及第一沟道层42的底壁422，还包括存储功能层41的部分侧壁，以及第一沟道层42的部分侧壁。

参见图2A、图3E和图3F，S4、去除衬底500以及第一部分4011，暴露出第二部分4012的部分表面。

在步骤S4中，去除衬底500以及第一部分4011时，可以通过研磨工艺去除衬底500以及第一部分，此时，衬底500与第一部分4011可以同时被去除。研磨工艺可以为CMP(Chemical Mechanical Polish，化学机械研磨)工艺。为了方便操作，参见图3D和图6B，可以在去除衬底500和第一部分4011之前，将半导体结构200翻转。

在其他一些实施例中，可以分步去除衬底500和第一部分4011。具体地，参见图3E，首先可以去除衬底500，使得第一部分4011暴露。参见图3F，而后可以去除第一部分4011，以使得第二部分4012的本部分表面暴露。在一些示例中，衬底500为复合衬底，则可以分步去除衬底500中的多个膜层。

在步骤S4中，将第一部分4011去除后，第二部分4012的部分表面暴露。其中，第二部分4012所暴露的部分表面至少包括第一部分4011与第二部分4012的分界面。具体地，在步骤S4中，第一沟道层42的底壁422被去除，导致第一沟道结构401远离插塞43的一端出现端面，且第一沟道层42与插塞43所围成的第一空腔421出现开口，该开口由第一沟道层42远离插塞43的一端围成。同时，存储功能层41的底壁414也被去除，存储功能层41远离插塞43的一端也会出现端面。其中，第一沟道层42远离插塞43一侧的端面以及存储功能层41远离插塞43一侧的端面均属于第一部分4011与第二部分4012的分界面。

在一些示例中，为了对第一沟道结构401进行支撑，可以在第一空腔421内填充第一绝缘材料45，参见图6D，在步骤S4中，第一空腔421内的第一绝缘材料45远离插塞43的一端出现端面，且被暴露。第一绝缘材料45远离插塞45一端的端面同样属于第一部分4011与第二部分4012的分界面。

在其他一些示例中，第一空腔421内未填充第一绝缘材料45，参见图3F，在步骤S4中，第一空腔421的腔壁被暴露，此时，部分表面还包括第一空腔421的腔壁。

参见图2A和图3G，S5、经由部分表面，对第一沟道层42进行处理，得到第二沟道层44。

在步骤S4中，采用研磨工艺去除第一部分4011，研磨时所使用的研磨液中的钠离子和钾离子会对第一沟道层42产生影响，影响第一沟道层42的性能。在步骤S5中，可以经由第二部分4012的部分表面对第一沟道层42进行处理，将第一沟道层42中被研磨液影响的部分去除，以此得到性能良好的第二沟道层44。此时，存储功能层41、插塞43以及第二沟道层44形成第二沟道结构402。

参见图2A和图3I，S6、形成源极层SL，源极层SL至少与第二沟道层44远离插塞43的端面接触。

在步骤S6中形成源极层SL，其中源极层SL形成于原形成有衬底500的位置上，示例性的，参见图3A，衬底500可以位于叠层结构310的第一表面3101，因此，参见图3I，源极层SL可以形成于叠层结构310的第一表面3101。源极层SL可以与第二沟道结构402远离插塞43的端面接触，进而使得第二沟道层44能够与源极层SL导电连接。

在一些示例中，源极层SL可以包括半导体材料，半导体材料例如为单晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。源极层SL可以部分或全部被掺杂。示例性地，源极层SL可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层SL还可以包括非掺杂区。

在一种实现方式中，如图4所示，形成半导体结构200时，可以包括以下步骤S1’～S5’。

参见图4，S1’、在衬底500的一侧形成初始叠层结构。参见图5A，衬底500为复合衬底，复合衬底包括依次设置的基底51、第一牺牲层52和停止层53。

参见图4，S2’、在初始叠层结构中形成沟道孔33，并在沟道孔33中形成第二沟道结构402。其中，需要说明的是衬底500中的停止层53，用于控制沟道孔33的刻蚀深度，以使得沟道孔33能够停止在停止层53中。但是由于工艺的限制，并不能保证初始叠层结构中的所有沟道孔33停止于停止层53中，部分沟道孔33会进入到第一牺牲层52或基底51中，进而使得部分第二沟道结构402进入到第一牺牲层52或基底51中。

参见图4、图5A～图5D，S3’、去除衬底500，以使得第二沟道结构402延伸入衬底500中部位暴露。

参见图4和图5E，S4’、去除第二沟道结构402中的存储功能层41延伸入衬底500中的部位，进而使得第二沟道层44暴露。

在此需要说明的是，第二沟道层44位于衬底500中的部位保留，并未去除。

参见图4和图5F，S5’、形成源极层SL。此时源极层SL设置于原形成有衬底500的位置，源极层SL能够覆盖在暴露的第二沟道层44的表面。

其中，需要说明的是，在步骤S3’中，在去除衬底500时，参见图5B，首先需要去除掉衬底500中位于最外侧的基底51，在去除基底51时，首先需要使用一道研磨工艺对基底51的表面进行研磨，而后采用刻蚀工艺将基底51全部去除。由于在去除基底51时会使用研磨工艺，若第二沟道结构402延伸入基底51中，去除基底51时会导致第二沟道结构402的部分被去除，第二沟道结构402被去除的部分可以包括第二沟道层44和/或存储功能层41，其中，若仅存储功能层41被去除，则会导致第二沟道层44外露，若去除的部分包括第二沟道层44和存储功能层41，则会导致第二沟道层44被打开，破坏了第二沟道层44的完整性。而后，参见图5C，需要去除第一牺牲层52，由于第二沟道结构402中的存储功能层41的阻挡层411、电荷存储层412、隧穿层413分别由氧化物、氮化物以及氧化物制成，其中氮化物和氧化物的刻蚀速率大致相同，因此，若第二沟道结构402延伸入第一牺牲层52，那么在去除第一牺牲层52时，则会导致第二沟道结构402的存储功能层41一同被去除，进而导致第二沟道结构402中的第二沟道层44外露。

接下来，参见图5D，需要去除停止层53。针对延伸进入到第一牺牲层52以及基底51中的第二沟道结构402，由于在去除基底51或第一牺牲层52时，会导致上述第二沟道结构402中的第二沟道层44暴露，而停止层53和第二沟道层44通常由多晶硅制成，因此，在去除衬底500中的停止层53时，会将已经暴露的第二沟道层44去除，破坏第二沟道层44的完整性。

综上，为了保证在去除衬底500的过程中，保证第二沟道层44的完整性，避免在去除衬底500的过程中，将第二沟道层44位于衬底500中的部位破坏，在形成沟道孔33时，需要控制沟道孔33进入衬底500中的深度，避免沟道孔33的刻蚀深度过大，以此避免第二沟道结构402进入到第一牺牲层52或基底51中。除此之外，在上述实现方式中，若第二沟道结构402无法进入到停止层53中，则会导致去除停止层53后，第二沟道结构402无法显露，进而无法使得第二沟道结构中的第二沟道层44外露，因此在上述实现方式中，还需要控制沟道孔33能够进入到衬底500的停止层53中，进而才能在步骤S3’中，保证第二沟道结构402能够暴露，进而保证在步骤S4’中将存储功能层41去除，保证第二沟道层44暴露出来。

综上，在上述实现方式中，在形成沟道孔33时，既需要保证沟道孔33能够进入到停止层53，还需要保证沟道孔33不能够进入到第一牺牲层52和基底51中。因此，形成沟道孔33的工艺难度较大。

而本公开中，在步骤S4中，会将第一部分4011去除，无需像上述实现方式一样，保留第二沟道层44位于衬底500中的部位，因此，本公开中沟道孔33可以延伸进入到衬底500中的任意深度。以衬底500为复合衬底为例，本公开中，沟道孔33可以延伸进入到停止层53、第一牺牲层52以及基底51中，无需控制沟道孔33停止在停止层53中，以保证第二沟道层44的完整性。因此，本公开实施例中，在制作沟道孔33时只需要控制沟道孔33能够进入到衬底500中即可，不需要既控制沟道孔33能够进入到停止层53的同时，还要控制沟道孔33不能够进入到第一牺牲层52和基底51中，因此本公开能够放大工艺窗口，以此能够降低工艺难度。

除复合衬底外，本公开中的衬底500还可以为单层衬底，进而能够将衬底500一次性去除，简化工艺过程。

此外，本公开实施例中，在衬底500以及第一部分4011被去除后，在步骤S5中，对第一沟道层42进行处理，进而得到第二沟道层44，以此得到第二沟道结构402，因此第二沟道结构402是在衬底500去除之后形成的。除此之外在对第一沟道层42进行处理时，可以将被研磨液所影响的第一沟道层42去除，以此得到性能良好的第二沟道结构402，因此，本公开不仅能够降低沟道孔33的工艺难度，还可以保证第二沟道结构402具有良好的性能。

在一些实施例中，参见图2B、图3F和图3G，第一沟道层42与插塞43围设出第一空腔421；步骤S5、经由部分表面，对第一沟道层42进行处理，得到第二沟道层44的步骤，包括：S51、通过暴露出的第一空腔421，对第一沟道层42的内壁进行减薄，得到第二沟道层44。

参见图3C，在S3中形成了第一沟道结构401，第一沟道结构401中的第一沟道层42能够与插塞43围成第一空腔421，第一空腔421为密封腔，其中，第一沟道层42的底壁422和侧壁用于形成第一空腔421的腔壁。在步骤S4中，参见图3F，去除第一部分4011后，第一空腔421出现开口，并且第一空腔421内壁暴露，第二部分4012的部分表面包括第一空腔421的内壁。在步骤S51中，参见图3G，可以通过第一空腔421的内壁对第一沟道层42进行减薄。具体地，可以采用湿法刻蚀对第一沟道层42进行减薄处理，以此去除掉第一沟道层42被研磨液影响的部分，得到性能良好的第二沟道层44，以此保证第二沟道层44的性能，进而保证第二沟道结构402的性能。其中，需要说明的是，在对第一沟道层42进行刻蚀时，同样会对插塞43进行刻蚀，以此去除插塞43中被研磨液所影响的部分。在上述实施方式中，第一空腔421内未填充其他材料，在第一空腔421暴露之后，可以直接对第一沟道层42进行处理，工艺过程较为简单。

在上述实施例中，插塞43与第一沟道层42所围成的第一空腔421内未填充其他材料。而在其他一些实施例中，参见图6A、图6B和图6C，可以在第一空腔421内填充第一绝缘材料45。具体地，第一沟道结构401还包括：位于第一空腔421内的第一绝缘材料45；参见图2C、图6D和图6E，步骤S5、经由部分表面，对第一沟道层42进行处理，得到第二沟道层44的步骤，还包括：S52、通过第一空腔421的开口，去除第一绝缘材料45，以暴露出第一空腔421。

其中，在一些示例中，第一部分401仅包括存储功能层41的底壁414以及第一沟道层42的底壁422，此时，第一部分401不包括第一绝缘材料45。在其他一些示例中，参见图3E，第一部分401不仅包括存储功能层41的底壁414以及第一沟道层42的底壁422，还包括存储功能层41的部分侧壁，以及第一沟道层42的部分侧壁，此时，第一部分401还包括部分第一绝缘材料45。

参见图6A，在步骤S3形成第一沟道结构401时，在沟道孔33中依次形成存储功能层41和第一沟道层42之后，第一沟道层42能够围成第一凹槽，而后在第一凹槽中填充第一绝缘材料45。之后在沟道孔33远离衬底500的一侧形成插塞43，插塞43封堵于第一凹槽的槽口，插塞43与第一沟道层42围成第一空腔421。其中，第一空腔421内的第一绝缘材料45能够对第一沟道结构401以及半导体结构200进行支撑。

在对第一沟道层42进行减薄之前，需要将第一空腔421内的第一绝缘材料45去除。在步骤S4将第一部分4011去除后，参见图6D，第一沟道层42与插塞43所围成的第一空腔421形成开口，第一绝缘材料45远离插塞43的一侧出现端面，其中，第二部分4012的部分表面包括第一沟道层42远离插塞43一侧的端面、存储功能层41远离插塞43一侧的端面，以及第一绝缘材料45远离插塞43一侧的端面。在步骤S52中，参见图6E，可以先通过第一绝缘材料45远离插塞43一侧的端面将第一绝缘材料45去除。第一绝缘材料45被去除后，第一空腔421的内壁暴露，进而，参见图3G，便可以通过第一空腔421的内壁对第一沟道层42进行减薄，以此形成第二沟道层44。在一些示例中，可以采用湿法刻蚀将第一绝缘材料45去除。

在一些实施例中，参见图2D、图3G和图3H，第二沟道层44限定出第二空腔441；在步骤S6形成源极层SL之前，还包括：S53、在第二空腔441内填充第二绝缘材料46。

在步骤S5中，参见图3G，对第一沟道层42进行处理后得到了第二沟道层44，第二沟道层44可以限定出第二空腔441。而后在步骤S53中，参见图3H，将第二绝缘材料46填充于第二空腔441内，第二空腔441内的第二绝缘材料46可以形成支撑部，对第二沟道层44进行支撑。

在一些实施例中，参见图2E，在S6、形成源极层SL之前，还包括：S54、对第二沟道层44远离插塞43的端部进行离子掺杂，离子掺杂的类型与源极层SL的掺杂类型相同。

在步骤S54中，当源极层SL掺杂N型离子掺杂剂时，至少对第二沟道层44远离插塞的端面掺杂N型离子掺杂剂。当源极层SL掺杂P型离子掺杂剂时，至少对第二沟道层44远离插塞的端面掺杂P型离子掺杂剂。由于第二沟道层44与源极层SL离子掺杂的类型相同，因此有助于提高源极层SL与第二沟道层44之间的导电性能。

本公开实施例中，在叠层结构310中第一膜层31与第二膜层32的层叠数量较少的情况下，可以通过一道工艺形成沟道孔33，且沟道孔33能够延伸至衬底500中。当叠层结构310中的第一膜层31与第二膜层32的数量较多的情况下，需要通过多道工艺形成沟道孔33，参见图8A～图8M，以下以沟道孔33包括第一沟道孔331和第二沟道孔332来进行具体说明。在一些实施例中，参见图7A，步骤S1、在衬底500的第一侧形成叠层结构310的步骤，包括：S11、在衬底500的第一侧形成第一叠层结构311。

其中，叠层结构310包括第一叠层结构311和第二叠层结构312，在形成叠层结构310时，首先在衬底500的第一侧形成第一叠层结构311，第一叠层结构311中包括交替叠置的第一膜层31和第二膜层32。

步骤S2、形成贯穿叠层结构310、且延伸入衬底500中的沟道孔33的步骤，包括：参见图7A和图8A和图8B，S21、形成贯穿第一叠层结构311、且延伸入衬底500中的第一沟道孔331，并在第一沟道孔331内填充沟道牺牲材料35。

参见图8A，在步骤S11形成第一叠层结构311后，形成第一沟道孔331，第一沟道孔331可以贯穿第一叠层结构311并延伸进入到衬底500中。参见图8B，而后在第一沟道孔331中填充沟道牺牲材料35，而沟道牺牲材料35可以为碳或者多晶硅等材质制成。其中，沟道牺牲材料35在后续工艺中可以被去除。步骤S21中，在第一沟道孔331内填充沟道牺牲材料35，可以避免后续形成第二叠层结构312时，第二叠层结构312落入第一沟道孔331中。

步骤S1、在衬底500的第一侧形成叠层结构310的步骤，还包括：参见图7A和图8C，S12、在第一叠层结构311背离衬底500的一侧形成第二叠层结构312。

参见图8B，第一叠层结构311包括第二表面3111，第二表面3111位于第一叠层结构311背离衬底500的一侧。在第一沟道孔331内填充沟道牺牲材料35后，可以执行步骤S12，参见图8C，在第一叠层结构311背离衬底500的一侧形成第二叠层结构312，第二叠层结构312中包括交替叠置的第一膜层31和第二膜层32。其中，第二叠层结构312、第一叠层结构311和衬底500在第三方向Z上堆叠设置，第二叠层结构312形成于第二表面3111。

步骤S2、形成贯穿叠层结构310、且延伸入衬底500中的沟道孔33的步骤，还包括：参见图7A和图8D，S22、形成贯穿第二叠层结构312的第二沟道孔332。

参见图8D，在步骤S22中所形成的第二沟道孔332可以延伸到第一沟道孔331中的沟道牺牲材料35远离衬底500一侧的表面。其中，第二沟道孔332在衬底500上的正投影与第一沟道孔331在衬底500上的正投影至少部分重叠，以此保证第一沟道孔331与第二沟道孔332可以连通。

参见图7A和图8E，S23、通过第二沟道孔332去除沟道牺牲材料35，以使第一沟道孔331与第二沟道孔332连通，形成沟道孔33。

在步骤S23中，可以通过第二沟道孔332去除第一沟道孔331内的沟道牺牲材料35，此时，第一沟道孔331暴露，与第二沟道孔332连通，进而形成沟道孔33。其中，在一些实施例中，沟道牺牲材料35为碳，该沟道牺牲材料35可以通过灰化工艺去除。

在一些实施例中，参见图8A，在形成第一沟道孔331的同时，还形成贯穿第一叠层结构311、且延伸入衬底500中的第三沟道孔333。参见图8B，在第一沟道孔331内填充沟道牺牲材料35的同时，还在第三沟道孔333内填充沟道牺牲材料35。参见图8D，在形成第二沟道孔332的同时，还在第二叠层结构312中形成第四沟道孔334，第四沟道孔334在衬底500上的正投影与第三沟道孔333在衬底500上的正投影至少部分重叠，且第四沟道孔334与第三沟道孔333不连通。参见图8F，在沟道孔33内形成第一沟道结构401的同时，还在第四沟道孔334内形成虚拟沟道结构34。

其中，第三沟道孔333与第一沟道孔331均形成于第一叠层结构311中，且第一沟道孔331与第三沟道孔333可以在同一道刻蚀工艺中形成。此外，在第一沟道孔331内填充沟道牺牲材料35的同时，将沟道牺牲材料35填充于第三沟道孔333内。

而第四沟道孔334与第二沟道孔332均形成于第二叠层结构312中，第四沟道孔334与第三沟道孔333至少部分重叠，但第四沟道孔334未延伸至第三沟道孔333内的沟道牺牲材料35的表面。因此，参见图8E，在去除第一沟道孔331内的沟道牺牲材料35时，无法将第三沟道孔333内的沟道牺牲材料35去除。

参见图8F，在沟道孔33内形成第一沟道结构401时，同时也会在第四沟道孔334内形成虚拟沟道结构34。具体地，在形成存储功能层41时，存储功能层41可以同时形成在第二沟道孔332以及第四沟道孔334内，同样的，形成第一沟道层42时，第一沟道层42可以同时形成在第二沟道孔332以及第四沟道孔334内。由于第四沟道孔334内的虚拟沟道结构34无法连接于源极层SL，因此，第四沟道孔334内的虚拟沟道结构34不具有电性功能。

在一些实施例中，在第一沟道孔331和第三沟道孔333内填充沟道牺牲材料35之前，参见图8B，还在第一沟道孔331和第三沟道孔333内形成阻隔层，阻隔层包括第三绝缘材料48；在去除第一部分4011的同时，参见图8I，还去除了通过第三沟道孔333延伸入衬底500中的沟道牺牲材料35和第三绝缘材料48，以使得第三沟道孔333内的沟道牺牲材料35暴露。

其中，参见图7B，步骤S4、去除衬底500以及第一部分4011，暴露出第二部分4012的部分表面，具体包括：以下步骤S41～S42。

S41、去除衬底500。参见图8H，衬底500被去除之后，第一部分4011以及第三沟道孔333中的第三绝缘材料48暴露。

S42、去除第一部分4011。其中，可以采用CMP工艺将第一部分4011去除。

在一些实施例中，半导体结构的制备方法还包括：S43、去除通过第三沟道孔333延伸入衬底500中的沟道牺牲材料35和第三绝缘材料48。其中，步骤S43和步骤S42可以同时进行。即在步骤S42的同时，采用CMP工艺将第三沟道孔333中的沟道牺牲材料35和第三绝缘材料48延伸入衬底500中的部位去除，此时，能够使得沟道牺牲材料35暴露。其中，在执行步骤S42之前，为了方便操作，参见图8G，可以将半导体结构200翻转。

参见图7B，在形成源极层SL之前，制备方法还包括：以下步骤S44和S55。

参见图8J，S44、去除第三沟道孔333内的沟道牺牲材料35。

在步骤S44中，沟道牺牲材料35被去除，此时，第三沟道孔333内留有一层第三绝缘材料48。其中，在一些实施例中，沟道牺牲材料35可以为碳，由于碳对后续的工艺会产生不良影响，因此，一旦沟道牺牲材料35暴露，就应该将其去除。其中，可以采用灰化工艺将第三沟道孔333内的沟道牺牲材料35去除。因此，步骤S44可以在步骤S42和S43之后，在步骤S5之前。在步骤S44后将沟道牺牲材料35去除之后，可以执行步骤S5，参见图8K，对第一沟道层42进行减薄，以此得到第二沟道层44。

在一些实施例中，衬底500为复合衬底，而沟道牺牲材料35为炭。第三沟道孔333进入衬底500的深度即为沟道孔33进入到衬底500的深度。在一些实现方式中，由于需要控制第三沟道孔333刻蚀到停止层53，且不能进入到第一牺牲层52和基底51中，因此，需要控制第三沟道孔333具有较小的刻蚀深度，在此需要说明的是，在本领域中，刻蚀深度越小，其工艺难度越大，因此，第三沟道孔333的刻蚀深度难以控制，导致第三沟道孔333刻蚀到停止层53、第一牺牲层52以及基底51中的任一层，即第三沟道孔333中的沟道牺牲材料35会延伸到停止层53、第一牺牲层52以及基底51中的任一层。

由于部分第三沟道孔333能够延伸至基底51中，因此基底51被去除后，部分第三沟道孔333中的沟道牺牲材料35被暴露，此时需要一道灰化工艺将第一次暴露的沟道牺牲材料35去除。

而后去除第一牺牲层52时，延伸至第一牺牲层52中第三沟道孔333的沟道牺牲材料35被暴露，此时，再次需要一道灰化工艺将第二次暴露出来的沟道牺牲材料35去除。

接下来去除停止层53时，延伸至停止层53中第三沟道孔333的沟道牺牲材料35被暴露，此时，再次需要一道灰化工艺将第三次暴露出来的沟道牺牲材料35去除。

此外，参见图5A，衬底500与叠层结构310之间还可以形成有刻蚀停止层6，而刻蚀停止层6包括叠层设置的氧化物层61和半导体层62，氧化物层61与衬底500相邻，而半导体层62与叠层结构310相邻。在刻蚀深度较小的情况下，由于工艺难度较大，部分沟道孔33会停止在氧化物层61中，部分第三沟道孔333中的沟道牺牲材料35延伸至氧化物层61中。在去除停止层53之后需要去除第一沟道结构401中的存储功能层41，在去除存储功能层41时，会同时将氧化物层61去除，此时，延伸至氧化物层61中的第三沟道孔333中的沟道牺牲材料35被暴露，因此再次需要一道灰化工艺将第四次暴露出来的沟道牺牲材料35去除。

综上，当衬底500为复合衬底时需要四次灰化工艺将沟道牺牲材料35去除。

而本公开中，由于无需控制第一沟道结构401进入衬底500中的深度，因此无需控制沟道孔33的深度，即无需控制第三沟道孔333的刻蚀深度。因此，本公开中可以使得第三沟道孔333具有较大的刻蚀深度，使得第三沟道孔333能够延伸至基底51中，因此，在去除基底51后，就能够使得第三沟道孔333中的沟道牺牲材料35全部暴露，进而可以通过一次灰化工艺将第三沟道孔333中的沟道牺牲材料35一次性去除，简化了工艺过程。

此外，在一些实施例中，衬底500为单层衬底，因此可以通过一道蚀刻工艺将衬底500去除，因此，通过第三沟道孔333延伸入衬底500中的沟道牺牲材料45以及第三绝缘材料48可以一次性暴露，而后，可以通过CMP工艺将沟道牺牲材料45以及第三绝缘材料48位于衬底500中的部位去除，进而使得第三沟道孔333内的沟道牺牲材料45一次性暴露，进而可以使得沟道牺牲材料45通过一次灰化工艺将第三沟道孔333内的沟道牺牲材料45去除。

参见图7B和图8L，S55、在第三沟道孔333内填充第四绝缘材料47。

在步骤S55中，第四绝缘材料47可以对第三沟道孔333进行填充，避免源极层SL落入第三沟道孔333内。在一些实施例中，第二沟道层44限定出第二空腔441；在步骤S6、形成源极层SL之前，还包括：S56、在第二空腔441内填充第四绝缘材料47。其中，第二空腔441内的第四绝缘材料47和第三沟道孔333内的第四绝缘材料47通过同一道工艺填充。

填充于第二空腔441内的材料可以与填充于第三沟道孔333内的材料相同，因此可以采用同一道沉积工艺形成，即步骤S55与步骤S56同时进行。此外，需要说明的是，在本公开实施例中，步骤S56与步骤S53为同一步骤，第二绝缘材料46与第四绝缘材料47为同一材料。在一些示例中，第一绝缘材料45、第二绝缘材料46、第三绝缘材料48和第四绝缘材料47均可以为氧化物，例如氧化硅。

在步骤S55在第三沟道孔333以及第二空腔441内填充第四绝缘材料47之后，可以执行步骤S6，参见图8M，形成源极层SL。

在一些实施例中，在步骤S1、在衬底500的第一侧形成叠层结构310的步骤之前，还包括：在衬底500的第一侧形成刻蚀停止层6。

参见图9A，通过上述制备方法所形成的半导体结构200中包括刻蚀停止层6，刻蚀停止层位于叠层结构310与源极层SL之间。其中，在一些实施例中，在衬底500上形成叠层结构310时，可以先制作栅介质层，而后制作栅替换层，即叠层结构310与衬底500相邻的膜层为栅介质层，其由绝缘材料制成，而栅替换层在后续工艺中可以被替换为栅线层36，其中，栅线层36用于形成上述栅线G。为了方便叙述，可以将与衬底500相邻的栅介质层定义为第一栅介质层。若叠层结构310与衬底500之间未设置刻蚀停止层6，那么在衬底500被去除之后，叠层结构310中与衬底500相邻的第一栅介质层则会暴露，进而在去除第一绝缘材料45时，则会将第一栅介质层一同去除。而本公开的一些实施例中，在衬底500的第一侧形成刻蚀停止层6，在刻蚀停止层6背离衬底500的一侧形成叠层结构310，因此，在衬底500被去除后，刻蚀停止层6暴露，在去除第一空腔421内的第一绝缘材料45时，刻蚀停止层6可以对叠层结构310中的第一栅介质层进行保护，以此避免叠层结构310中的第一栅介质层被去除。

在一些实施例中，为了对第二沟道结构402进行支撑，需要在步骤S55中，在第二沟道层44所限定的第二空腔441内填充第四绝缘材料47，同时，需要进行步骤S55、在第三沟道孔333内填充第四绝缘材料47。步骤S55和S56均属于S57，而步骤S57可以包括以下步骤S571和S572。

参见图10A，S571、沉积第四绝缘材料47，第四绝缘材料47填充于第二空腔441和第三沟道孔333内，且覆盖于刻蚀停止层6远离叠层结构310一面。其中，可以通过沉积工艺在刻蚀停止层6远离叠层结构310的一侧沉积第四绝缘材料47。

参见图10B，S572、去除覆盖在刻蚀停止层6远离叠层结构310一面的第四绝缘材料47。其中，可以通过CMP工艺去除覆盖在刻蚀停止层6远离叠层结构310一面的第四绝缘材料47，进而使得第三沟道孔333内的第四绝缘材料47朝向源极层SL的表面与刻蚀停止层6朝向源极层SL的表面平齐，进而为源极层SL的设置提供平整的表面。

在上述一些实施例中，刻蚀停止层6为独立于叠层结构310之外的结构。除此之外，在其他一些实施例中，叠层结构310中最靠近衬底500的膜层为刻蚀停止层6，或者，叠层结构310中最靠近衬底500的膜层在栅极替换过程中被替换为刻蚀停止层6。

其中，叠层结构310中包括多层第一膜层31和多层第二膜层32，第一膜层31可以为栅介质层，第二膜层32可以为栅线层36，其中，与衬底500相邻的栅线层36为第一栅线层361，而叠层结构310中与衬底500距离最近的栅介质层为第一栅介质层，第一栅线层361可以作为刻蚀停止层6。在去除第一空腔421内的第一绝缘材料45时，第一栅线层361可以对第一栅介质层进行保护，避免第一栅介质层被刻蚀。具体地，在一些实施中，在形成叠层结构310时，可以先通过沉积工艺在衬底500上形成第一栅线层361，而后形成第一栅介质层，接下来继续形成其他栅线层36以及栅介质层。其中，栅线层36和栅介质层的数量可以为32、64、128等，在此不进行具体的限定。

此外，在其他一些实施例中，在形成初始叠层结构时，可以先通过沉积工艺在衬底500上形成第一栅替换层、而后形成第一栅介质层，而后继续形成其他栅替换层和栅介质层。其中，栅替换层(包括第一栅替换层)可以在后续工艺中被替换为栅线层36，进而形成存储叠层结构300，该存储叠层结构300即为以上实施例中的叠层结构310，第一栅替换层可以被替换为第一栅线层361，第一栅线层361可以作为刻蚀停止层6，对第一栅介质层进行保护。参见图9B，形成源极层SL后，源极层SL与第一栅线层361相邻设置。其中，参见图11，栅极替换具体包括以下步骤S31～S33。

步骤S4、去除衬底500以及第一部分4011，暴露出第二部分4012的部分表面，之前还包括：S31、形成栅线缝隙，栅线缝隙贯穿叠层结构310。其中，可以通过栅线缝隙可以通过刻蚀工艺形成。

S32、通过栅线缝隙去除牺牲层，形成牺牲间隙。其中，通过栅线缝隙，采用各向同性刻蚀去除初始叠层结构中的栅替换层，从而形成栅线缝隙。各向同性刻蚀可以采用选择性的湿法刻蚀或气相刻蚀。

S33、在牺牲间隙内形成栅线层。可以在栅线缝隙内沉积金属层，该金属层即可以作为栅线层36，进而初始叠层结构形成存储叠层结构300。

此外，在一些实施例中，半导体结构200还包括栅线隔离结构71，参见图11，步骤S33、在牺牲间隙内形成栅极层之后，还包括：S34、在栅线缝隙内形成栅线隔离结构71，参见图12A，栅线隔离结构71贯穿叠层结构310，栅线隔离结构71包括：依次设置于栅线缝隙中的绝缘隔离部711和导电部712，绝缘隔离部711可以由绝缘材料形成，示例性的，绝缘材料可以为氧化硅、氮化硅、金属氧化物、有机硅酸盐玻璃中的一种或多种的组合。而导电部712由导电材料形成，示例性的，导电材料可以为钨、钴、铜、铝、掺杂硅、硅化物中的一种或多种的组合。

在一些实施例中，在步骤S4、去除衬底500以及第一部分4011，暴露出第二部分4012的部分表面的步骤的同时，参见图12A，还能够去除栅线隔离结构71位于衬底500中的部位，进而使得栅线隔离结构71中的导电部712暴露，进而在形成源极层SL之后，可以使得导电部712与源极层SL电连接。此外，在其他一些实施例中，在去除第一部分4011时，可以保留栅线隔离结构71位于衬底500中的部位，此时，栅线隔离结构71中的导电部712与源极层SL之间设置由绝缘隔离部711，因此导电部712与源极层SL绝缘连接。

在一些实施例中，半导体结构200包括存储阵列区A1、连接区A2和贯穿阵列区A3，连接区A2用于连接贯穿阵列区A3和存储阵列区A1。其中，存储单元串400设置于存储阵列区A1内，而连接区A2中的叠层结构310呈阶梯状。在S4、去除衬底500以及第一部分4011，暴露出第二部分4012的部分表面的步骤之前，参见图11，还包括：S35、在贯穿阵列区A3内形成贯穿阵列触点73，贯穿阵列触点73贯穿贯穿阵列区A3，且延伸入衬底500中。在步骤S4中，去除第一部分4011的同时，可以将贯穿阵列触点73位于衬底500中的部位去除，当然也可以将贯穿阵列触点73位于衬底500中的部位保留，在此不进行具体的限定，其中，贯穿阵列触点73的端部可以与源极层SL电连接，以此形成如图12B所示的半导体结构。

在一些实施例中，沟道孔33的数量为多个，多个沟道孔33包括初始沟道孔33和虚设沟道孔，其中，虚设沟道孔设置于连接区A2，第一沟道结构401形成于初始沟道孔33内，虚设沟道结构72形成于虚设沟道孔33内，其中，参见图12B，虚设沟道结构72贯穿叠层结构310并延伸入衬底500中，其中虚设沟道结构72可以由绝缘材料制成，示例性的，绝缘材料可以为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。虚设沟道结构72中可以包括一个或多个空气间隙，空气间隙可以减小结构应力。其中，虚设沟道结构72用于给叠层结构310提供机械支撑作用。其中，在一些实施例中，在步骤S4中，去除第一部分4011的同时，可以将虚设沟道结构72位于衬底500中的部位去除。在其他一些实施例中，在步骤S4，去除第一部分4011时，可以保留虚设沟道结构72位于衬底500中的部位。

在一些实施例中，参见图7C，步骤S4、去除衬底500以及第一部分4011，暴露出所述第二部分4012的部分表面的步骤，包括：以下步骤S45～S46。

S45、刻蚀衬底500至刻蚀停止层6，以暴露出第一部分4011。其中，在衬底500为单层衬底的情况下，可通过一道刻蚀工艺将衬底500去除，在衬底500为复合衬底的情况下，可通过多道刻蚀工艺将衬底500中的多个膜层依次去除。

S46、研磨第一部分4011至刻蚀停止层6，以暴露出第二部分4012的部分表面。其中，可以采用CMP工艺将其去除。

本公开一些实施例提供了一种半导体结构，该半导体结构采用以上任一实施例所提供的半导体结构的制备方法制作得到。

参见图1D、图3I、图8M、图12A和图12B，半导体结构200包括源极层SL和设置在源极层SL一侧的存储叠层结构300，其中，存储叠层结构300包括交替叠置的栅线层36和栅介质层。存储叠层结构300中设置有第二沟道结构402、栅线隔离结构71、虚设沟道结构72和贯穿阵列触点73。在一些实施例中，第二沟道结构402朝向源极层SL的一端的端面与存储叠层结构300朝向源极层SL的一面平齐。在另一些实施例中，第二沟道结构402朝向源极层SL的一端的端面与刻蚀停止层6朝向源极层SL的一面平齐。在一些实施例中，栅线隔离结构71、虚设沟道结构72和贯穿阵列触点73朝向源极层SL的一端的端面与存储叠层结构300或刻蚀停止层6朝向源极层SL的一面平齐。

在一些实施例中，参见图12C和图12D，存储叠层结构300包括第一存储叠层结构301和第二存储叠层结构302，其中，第一存储叠层结构301中设置有第四绝缘材料所形成的填充部，填充部贯穿第一存储叠层结构301，且填充部朝向源极层SL的端部与存储叠层结构800或刻蚀停止层6朝向源极层SL的一侧平齐。而第二存储叠层结构302中设置有虚拟沟道结构34，而虚拟沟道结构34未贯穿第二存储叠层结构302。其中，需要说明的是，在上述半导体结构的制备方法中，在第一叠层结构311中的第一膜层31为栅介质层，而第二膜层32位栅线层36的情况下，第一叠层结构311为第一存储叠层结构301，同理，在第二叠层结构312中的第一膜层31为栅介质层，而第二膜层32位栅线层36的情况下，第二叠层结构312为第二存储叠层结构302。在第一叠层结构311和第二叠层钢结构302中的第一膜层31为栅介质层，而第二膜层32为栅替换层的情况下，第一叠层结构311和第二叠层结构312中的栅替换层被替换为栅线层36之后，第一叠层结构311成为第一存储叠层结构301，第二叠层结构312成为第二存储叠层结构302。

在一些实施例中，参见图1D，半导体结构200还可以包括阵列互联层290。阵列互联层290可以与存储单元串400耦接。阵列互联层290可以包括存储单元串400的漏端(即位线BL)，漏端可以与至少一个存储单元串400中各个晶体管T的第二沟道层耦接。

阵列互联层290可以包括一个或多个第一层间绝缘层292，还可以包括通过这些第一层间绝缘层292相互绝缘的多个触点，触点例如包括位线触点BL-CNT，与位线BL耦接；漏端选择栅触点SGD-CNT，与漏端选择栅SGD耦接。阵列互联层290还可以包括一个或多个第一互联导体层291。第一互联导体层291可以包括多条连接线，例如位线BL，以及与字线WL耦接的字线连接线WL-CL。第一互联导体层291和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层292的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。

本公开一些实施例提供了一种三维存储器10，参见图1D，该三维存储器10包括：半导体结构200和外围器件100，半导体结构200为以上任一实施例所提供的半导体结构；外围器件100与半导体结构200电连接。

在一些实施例中，外围器件100可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(Programmable LogicDevice，简称PLD)或存储电路(例如静态随机存取存储器(Static Random-Access Memory，简称SRAM))。

具体地，在一些实施例中，参见图1D，外围器件100可以包括基板110、设置在基板110上的晶体管120以及设置在基板110上的外围互联层130。外围电路可以包括晶体管120。

其中，基板110的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。

外围互联层130与晶体管120耦接，以实现在晶体管120与外围互联层130之间传输电信号。外围互联层130可以包括一个或多个第二层间绝缘层131，还可以包括一个或多个第二互联导体层132。不同第二互联导体层132之间可以通过触点耦接。第二互联导体层132和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层131的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。

外围互联层130可以与阵列互联层290耦接，使得半导体结构200和外围器件100可以耦接。具体地，由于外围互联层130与阵列互联层290耦接，因此，外围器件100中的外围电路可以与半导体结构100中的存储单元串400耦接，以实现外围电路与存储单元串400之间电信号的传输。在一些可能的实现方式中，在外围互联层130和阵列互联层290之间可以设置有粘结界面800，通过粘结界面800，外围互联层130和阵列互联层290可以相互粘接且耦接。

图13为根据一些实施例的存储系统的框图。图14为根据另一些实施例的存储系统的框图。

请参见图13和图14，本公开的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20和以上一些实施例的三维存储器10，控制器20耦合至三维存储器10，以控制三维存储器10存储数据。

其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(Embedded Multi Media Card，简称eMMC)封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。

在一些实施例中，参见图13，存储系统1000包括控制器20和一个三维存储器10，存储系统1000可以被集成到存储器卡中。

其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。

在另一些实施例中，参见图14，存储系统1000包括控制器20和多个三维存储器10，存储系统1000集成到固态硬盘(Solid State Drives，简称SSD)中。

在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。在另一些实施例中，控制器20被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。

在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器,20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。

当然，控制器20还可以执行任何其他合适的功能，例如格式化三维存储器10；例如控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。

需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。

本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。

电子设备可以包括上文所述的存储系统1000，还可以包括中央处理器CPU(Central Processing Unit，中央处理器)和缓存器(cache)等中的至少一种。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：

在衬底的第一侧形成叠层结构，所述叠层结构包括交替叠置的第一膜层和第二膜层；

形成贯穿所述叠层结构、且延伸入所述衬底中的沟道孔；

在所述沟道孔内形成第一沟道结构，所述第一沟道结构包括：依次形成在所述沟道孔内的存储功能层和第一沟道层，以及封盖所述沟道孔的开口的插塞，其中，所述第一沟道结构包括第一部分和第二部分，所述第一部分为所述第一沟道结构位于所述衬底中的部分，所述第一部分至少包括所述存储功能层的底壁以及所述第一沟道层的底壁，所述第二部分为所述第一沟道结构位于所述叠层结构中的部分；

去除所述衬底以及所述第一部分，暴露出所述第二部分的部分表面；

经由所述部分表面，对所述第一沟道层进行处理，得到第二沟道层；以及，

形成源极层，所述源极层至少与所述第二沟道层远离所述插塞的端面接触。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一沟道层与所述插塞围设出第一空腔；

所述经由所述部分表面，对所述第一沟道层进行处理，得到第二沟道层的步骤，包括：

通过暴露出的所述第一空腔，对所述第一沟道层的内壁进行减薄，得到所述第二沟道层。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一沟道结构还包括：位于所述第一空腔内的第一绝缘材料；

所述经由所述部分表面，对所述第一沟道层进行处理，得到沟道层的步骤，还包括：

通过所述第一空腔的开口，去除所述第一绝缘材料，以暴露出所述第一空腔。

4.根据权利要求1～3中任一项所述的半导体结构的制备方法，其特征在于，所述第二沟道层限定出第二空腔；在形成所述源极层之前，还包括：

在所述第二空腔内填充第二绝缘材料。

5.根据权利要求1～3中任一项所述的半导体结构的制备方法，其特征在于，在形成所述源极层之前，还包括：

对所述第二沟道层远离所述插塞的端部进行离子掺杂，所述离子掺杂的类型与所述源极层的掺杂类型相同。

6.根据权利要求1～3中任一项所述的半导体结构的制备方法，其特征在于，

所述在衬底的第一侧形成叠层结构的步骤，包括：在所述衬底的所述第一侧形成第一叠层结构；

所述形成贯穿所述叠层结构、且延伸入所述衬底中的沟道孔的步骤，包括：形成贯穿所述第一叠层结构、且延伸入所述衬底中的第一沟道孔，并在所述第一沟道孔内填充沟道牺牲材料；

所述在衬底的第一侧形成叠层结构的步骤，还包括：在所述第一叠层结构背离所述衬底的一侧形成第二叠层结构；

所述形成贯穿所述叠层结构、且延伸入所述衬底中的沟道孔的步骤，还包括：形成贯穿所述第二叠层结构的第二沟道孔；

通过所述第二沟道孔去除所述沟道牺牲材料，以使所述第一沟道孔与所述第二沟道孔连通，形成所述沟道孔。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，

在形成所述第一沟道孔的同时，还形成贯穿所述第一叠层结构、且延伸入所述衬底中的第三沟道孔；

在所述第一沟道孔内填充沟道牺牲材料的同时，还在所述第三沟道孔内填充沟道牺牲材料；

在形成所述第二沟道孔的同时，还在所述第二叠层结构中形成第四沟道孔，所述第四沟道孔在所述衬底上的正投影与所述第三沟道孔在所述衬底上的正投影至少部分地重叠，且所述第四沟道孔与所述第三沟道孔不连通；

在所述沟道孔内形成所述第一沟道结构的同时，还在所述第四沟道孔内形成虚拟沟道结构。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，

在所述第一沟道孔和所述第三沟道孔内填充沟道牺牲材料之前，还在所述第一沟道孔和所述第三沟道孔内形成阻隔层，所述阻隔层包括第三绝缘材料；

在去除所述第一部分的同时，还去除了通过所述第三沟道孔延伸入所述衬底中的所述沟道牺牲材料和所述第三绝缘材料，以使得所述第三沟道孔内的沟道牺牲材料暴露；

在形成所述源极层之前，所述制备方法还包括：

去除所述第三沟道孔内的所述沟道牺牲材料；

在所述第三沟道孔内填充第四绝缘材料。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，

所述第二沟道层限定出第二空腔；在形成所述源极层之前，还包括：

在所述第二空腔内填充所述第四绝缘材料；

其中，所述第二空腔内的所述第四绝缘材料和所述第三沟道孔内的所述第四绝缘材料通过同一道工艺填充。

10.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述在衬底的第一侧形成叠层结构的步骤之前，还包括：

在所述衬底的所述第一侧形成刻蚀停止层。

11.根据权利要求1所述的半导体结构的制备方法，其特征在于，

所述叠层结构中最靠近所述衬底的膜层为刻蚀停止层，或者，所述叠层结构中最靠近所述衬底的膜层在栅极替换过程中被替换为刻蚀停止层。

12.根据权利要求10或11所述的半导体结构的制备方法，其特征在于，

所述去除所述衬底以及所述第一部分，暴露出所述第二部分的部分表面的步骤，包括：

刻蚀所述衬底至所述刻蚀停止层，以暴露出所述第一部分；

研磨所述第一部分至所述刻蚀停止层，以暴露出所述部分表面。

13.一种半导体结构，其特征在于，

所述半导体结构采用如权利要求1～12中任一项所述的半导体结构的制备方法制作得到。

14.一种三维存储器，其特征在于，包括：

半导体结构，所述半导体结构为权利要求13所述的半导体结构；

外围器件，与所述半导体结构电连接。

15.一种存储系统，其特征在于，包括：

三维存储器，所述三维存储器为如权利要求14所述的三维存储器；

控制器，耦合至所述三维存储器，以控制所述三维存储器存储数据。

16.一种电子设备，其特征在于，包括如权利要求15所述的存储系统。

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