CN114551457A - 半导体结构及其制备方法、三维存储器、存储系统 - Google Patents

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CN114551457A CN202210141495.4A CN202210141495A CN114551457A CN 114551457 A CN114551457 A CN 114551457A CN 202210141495 A CN202210141495 A CN 202210141495A CN 114551457 A CN114551457 A CN 114551457A
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高庭庭
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Abstract

本公开提供了一种半导体结构及其制备方法、三维存储器、存储系统、电子设备，涉及半导体芯片技术领域，旨在提高三维存储器的稳定性。该制备方法包括：在衬底的一侧形成初始叠层结构，初始叠层结构包括交替叠置的栅替换层和初始栅介质层；形成沟道孔；在沟道孔内形成初始沟道结构，初始沟道结构包括依次设置的阻挡层和初始电荷存储层，其中，阻挡层与初始栅介质层在同一工艺条件下的刻蚀速率不同；去除初始栅介质层，以形成第一缝隙；通过第一缝隙对初始电荷存储层的目标部位进行绝缘处理，以使目标部位转化为隔离部；在第一缝隙内填充绝缘材料。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

半导体结构及其制备方法、三维存储器、存储系统
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统、电子设备。
背景技术
随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。
为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。
随着三维存储器中存储单元的叠层层数越来越高，存储单元之间的距离越来越小，现有的三维存储器的制备方法，会导致三维存储器的稳定性降低。
发明内容
本公开的实施例提供一种半导体结构及其制备方法、三维存储器、存储系统、电子设备，旨在提高三维存储器的稳定性。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种半导体结构的制备方法。所述半导体结构的制备方法包括：在衬底的一侧形成初始叠层结构，所述初始叠层结构包括交替叠置的栅替换层和初始栅介质层；形成沟道孔，所述沟道孔至少贯穿所述初始叠层结构；在所述沟道孔内形成初始沟道结构，所述初始沟道结构包括依次设置于所述沟道孔内的阻挡层和初始电荷存储层，其中，所述阻挡层与所述初始栅介质层在同一工艺条件下的刻蚀速率不同。去除所述初始栅介质层，以形成第一缝隙；通过所述第一缝隙对所述初始电荷存储层的目标部位进行绝缘处理，以使所述目标部位转化为隔离部，其中，所述隔离部将所述初始电荷存储层分隔为多个电荷存储部，一个电荷存储部在垂直于所述初始沟道结构长度方向的方向上的投影至少覆盖一层所述栅替换层所在的区域的部分；在所述第一缝隙内填充介质材料。
本公开的上述实施例提供的半导体结构的制备方法，本公开可以通过第一缝隙对初始电荷存储层中的目标部位进行绝缘处理，以此形成隔离部，通过隔离部使得相邻的两个电荷存储部电绝缘，进而避免相邻的两个电荷存储部之间发生电荷迁移，提高了三维存储器的稳定性。此外，本公开使初始沟道结构均形成于沟道孔内，不会造成沟道孔扩孔，以此提高了三维存储器的存储密度。
在一些实施例中，所述初始叠层结构还包括：设置于所述初始栅介质层沿垂直于所述衬底方向的两侧的间隔层。
在一些实施例中，所述间隔层的材料与所述阻挡层的材料相同。
在一些实施例中，在所述第一缝隙内填充所述介质材料后，所述第一缝隙内形成有空气间隙。
在一些实施例中，所述通过所述第一缝隙对所述初始电荷存储层的目标部位进行绝缘处理，以使所述目标部位转化为隔离部的步骤，包括：采用氧化工艺，通过所述第一缝隙，对所述初始电荷存储层的所述目标部位进行氧化，以使所述目标部位转化为所述隔离部。
在一些实施例中，所述初始栅介质层包括氮碳化硅和多晶硅中的任意一种或两种。
在一些实施例中，所述间隔层的材料包括氧化物。
在一些实施例中，在所述经由所述栅极隔槽，去除所述初始栅介质层，以形成第一缝隙的步骤之前，所述制备方法还包括：经由所述栅极隔槽去除所述栅替换层，以形成第二缝隙；在所述第二缝隙内依次形成保护层和栅线层。
另一方面，提供一种半导体结构，该半导体结构包括基底、存储叠层结构和沟道结构。存储叠层结构设置于所述基底的一侧，所述存储叠层结构包括交替叠置的栅线层和栅介质层。所述沟道结构贯穿所述存储叠层结构，所述沟道结构包括电荷存储层，其中，所述电荷存储层包括交替设置的电荷存储部和隔离部，一个电荷存储部在垂直于所述沟道结构长度方向的方向上的投影至少覆盖一层所述栅线层的部分。
在一些实施例中，所述栅介质层包括两层间隔层，以及设置于所述两层间隔层之间的介质材料。
在一些实施例中，所述栅介质层中的两层间隔层之间还设置有空气间隙。
在一些实施例中，一个所述隔离部在垂直于所述沟道结构的长度方向的方向上的投影至少覆盖一层所述栅介质层中的介质材料。
又一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体结构，以及外围器件，该外围器件与所述半导体结构电连接。
又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
又一方面，提供一种电子设备，包括如上所述的存储系统。
可以理解地，本公开的上述实施例提供的半导体结构的制备方法、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1A为根据一些实施例的半导体结构的制备方法的流程图；
图1B为根据另一些实施例的半导体结构的制备方法的流程图；
图2A～图2L为根据一些实施例的半导体结构的制备方法的步骤图；
图3A为根据一些实施例的半导体结构的剖视图；
图3B～图3C为根据又一些实施例的半导体结构的制备方法的步骤图；
图4A～图4K为根据另一些实施例的半导体结构的制备方法的步骤图；
图5A为根据一些实施例的三维存储器的立体结构示意图；
图5B为根据一些实施例的三维存储器的剖视图；
图5C为图5A所示的三维存储器中一个存储单元串沿剖面线AA’的剖面图；
图5D为存储单元串的等效电路图；
图6A为根据一些实施例的存储系统的框图；
图6B为根据另一些实施例的存储系统的框图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“上”、“下”、“内”、等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
在本公开的内容中，“在……上”、“上方”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。
本公开一些实施例提供了一种半导体结构的制备方法，参见图1A，该半导体结构的制备方法包括步骤S1～S6。
S1、在衬底1的一侧形成初始叠层结构10，初始叠层结构10包括交替叠置的栅替换层11和初始栅介质层12。
参见图2A和图4A，在步骤S1中，可以通过薄膜沉积工艺在衬底1上形成交替叠置的栅替换层11和初始栅介质层12，即栅替换层11与初始栅介质层12在第一方向Z上交替叠置。
“交替叠置”指的是，参见图4A，在衬底1上形成一层初始栅介质层12后，在该初始栅介质层12上形成一层栅替换层11，而后在该栅替换层11上形成一层初始栅介质层12，以此类推……。在一种可能的实现方式中，参见图2A，初始叠层结构10还包括：设置于初始栅介质层12沿垂直于衬底11方向的两侧的间隔层13，在形成初始叠层结构10时，在衬底1上依次形成间隔层13、初始栅介质层12、间隔层13和栅替换层11，而后重复上述步骤。
示例性的，薄膜沉积工艺例如为化学气相沉积法(Chemical Vapor Deposition，CVD)、物理气相沉积法(Physical Vapor Deposition，PVD)、或原子层沉积法(AtomicLayer Deposition，ALD)和电镀工艺中的一种或多种的组合。其中，栅替换层11在后续工艺中可以被替换为栅线层110。在一些示例中，栅替换层11可以由氮化物形成，示例性的，栅替换层11可以由氮化硅形成，此外，栅替换层11还可以由多晶硅形成。
在一些示例中，衬底1可以为单层衬底，衬底1可以由半导体材料制成，示例性的，半导体材料可以为如硅(Si)、锗(Ge)、SiGe等化合物半导体以及合金半导体等。在其他一些示例中，单层衬底也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。此外，在其他一些示例中，衬底1还可以为复合衬底，具体地，复合衬底包括基底层、牺牲层和停止层，初始叠层结构10可以形成于停止层远离牺牲层的一侧。其中，基底层可以包括非结晶硅、多结晶硅、单晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料；基底层也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。牺牲层的材料可以为氧化硅、氮化硅等。停止层的材料可以为半导体材料，例如非结晶硅、多结晶硅、或单晶硅中的一种或多种的组合。
S2、形成沟道孔14，沟道孔14贯穿初始叠层结构10。
参见图2B和图4B，在步骤S2中，可以通过干法刻蚀工艺或湿法刻蚀工艺在初始叠层结构10上形成沟道孔14，沟道孔14可以沿第一方向Z贯穿初始叠层结构10，沟道孔14的数量为多个。在一些实施例中，沟道孔14可以延伸至衬底1内。
S3、在沟道孔14内形成初始沟道结构20，初始沟道结构20包括依次设置于沟道孔14内的阻挡层22和初始电荷存储层21。
其中，参见图2C和图4C，初始沟道结构20包括依次设置于沟道孔14内的阻挡层22、初始电荷存储层21、隧穿层23和沟道层24，其中，沟道层24可以围成一腔室，该腔室内可以填充氧化物，以形成支撑部25，支撑部25可以对初始沟道结构20提供支撑。其中，阻挡层22的材料与初始栅介质层12的材料可以相同也可以不同。示例性的，阻挡层22可以由氧化物形成，例如，氧化物可以为SiO2(二氧化硅)等。而初始电荷存储层21可以由氮化物形成，例如，氮化物可以为SiN(氮化硅)等。隧穿层23可以由氧化物形成，例如，氧化物可以为SiO2。
在一些可选的实施例中，阻挡层22与初始栅介质层12在同一工艺条件下的刻蚀速率不同，即阻挡层22与初始栅介质层12的材料不同，示例性地，阻挡层22的材料可以为氧化物，初始栅介质层12的材料可以包括氮碳化硅(NDC)或多晶硅中的任意一种或两种。
S4、去除初始栅介质层12，以形成第一缝隙15。
在一些可选的实施例中，在去除初始栅介质层12，以形成第一缝隙15之前，还包括形成栅极隔槽，栅极隔槽至少贯穿初始叠层结构10。其中，可以通过刻蚀工艺形成栅极隔槽。通过栅极隔槽可以将栅替换层11替换为栅线层110，且栅极隔槽可以将栅线层110分隔成多条栅线G。之后经由栅极隔槽去除初始栅介质层12，以形成第一缝隙15。可以理解的是，此处非限定性的描述，在一些可选的实施例中，本领域技术人员可以通过其他可实现的途径去除初始栅介质层12。
参见图2G和图4G，由于初始栅介质层12的刻蚀速率与阻挡层22的刻蚀速率不同，因此，在步骤S5中去除初始栅介质层12时，不会损坏阻挡层22，有利于提高初始沟道结构的稳定性。
参见图2G和图4G，初始栅介质层12被去除后，形成第一缝隙15，阻挡层22背离初始电荷存储层21的一侧的部分表面暴露于第一缝隙15。
S5、通过第一缝隙15对初始电荷存储层21的目标部位211进行绝缘处理，以使目标部位211转化为隔离部212，其中，隔离部212将初始电荷存储层21分隔为多个电荷存储部213，一个电荷存储部213在垂直于初始沟道结构20长度方向的方向上的投影至少覆盖一层栅替换层11所在的区域的部分。
其中，需要说明的是，栅替换层11被去除后形成了第一缝隙15，因此，栅替换层11所在区域即为第一缝隙15，因此，一个电荷存储部213在垂直于初始沟道结构20长度方向的方向上的投影至少覆盖一个第一缝隙15。参见图2I和图4G，初始电荷存储层21中的目标部位211的数量可以为多个，多个目标部位211与多个第一缝隙15一一对应。
在步骤S5中，多个目标部位211经过绝缘处理，可以转化为多个隔离部212。参见图2J和图4H，一个隔离部212在垂直于初始沟道结构20长度方向的方向上投影至少覆盖一个第一缝隙15，其中，为了方便叙述，可以将垂直于初始沟道结构20长度方向的方形定义为投影方向，其中，垂直于初始沟道结构20长度方向的方向即是垂直于沟道孔14深度方向的方向，沟道孔14的深度方向为第一方向Z，因此，投影方向垂直于第一方向Z，参见图2J和图4H，箭头A所指的方向为投影方向A。目标部位211(参考图2I)进行绝缘处理后所形成的隔离部212，在投影方向A上投影至少覆盖一层初始栅介质层12所在的区域的部分。
其中，步骤S5中，参见图2J和图4H，目标部位211转为成隔离部212，进而初始电荷存储层21转化成电荷存储层210。多个隔离部212可以将初始电荷存储层21分隔为多个电荷存储部213，隔离部212与电荷存储部213交替设置。
其中，一个电荷存储部213在投影方向A上的投影至少覆盖一层栅替换层11所在的区域的部分。在一些示例中，一个电荷存储部213在投影方向A上的投影可以仅覆盖一层栅替换层11所在区域的部分，即一个电荷存储部213在投影方向A上的投影未将一层栅替换层11所在的区域完全覆盖,如图4H。在其他一些示例中，一个电荷存储部213在投影方向A上的投影可以覆盖栅替换层11所在区域的全部，如图2J。栅替换层11在后续工艺中可以被替换为栅线层110，多个电荷存储部213可以与多层栅线层110一一对应，即一个电荷存储部213对应一层栅线层110。
在一些示例中，栅线层110被栅极隔槽分隔成多条栅线G。初始电荷存储层21中的目标部位211转化成隔离部212，以形成沟道结构200。沟道结构200和围绕该沟道结构200的一条栅线G可以形成一存储单元，其中，需要说明的是，一个存储单元中包括一个电荷存储部213。存储单元中的电荷存储部213用于存储电子，以使得该存储单元具有相应的阈值电压。
在一种实现方式中，为了使得半导体结构300中具有更多的膜层，可以减小半导体结构300中各个膜层的厚度，示例性的，在制作半导体结构时，会减小初始栅介质层12和栅替换层11的厚度，而栅替换层11在后续工艺中可以被替换为栅线层110，此时，一条栅线G与被该条栅线G围绕的部分沟道结构可以形成一存储单元610，其中，可以理解的是，被一条栅线G围绕的部分沟道结构沿投影方向A上的投影可以覆盖一条栅线G。一个存储单元610中包括电荷存储层210的部分，电荷存储层210位于存储单元610中的部分为电荷存储部213。由于膜层厚度减小，导致同一存储单元串中相邻的两个存储单元610之间的距离减小，相邻的两个电荷存储部213之间的距离减小。其中，需要说明的是，上述电荷存储层210即为上述一些实施例所提供的初始电荷存储层21。参见图3A，电荷存储层210中对应于初始栅介质层12中的部分与电荷存储部213的材料相同，电荷存储层210中对应于初始栅介质层12的部分并没有进行电绝缘处理。而随着相邻的两个电荷存储部213之间的距离减小，导致相邻的两个存储单元610中的电荷存储部213之间能够产生耦合，相邻的两个存储单元610中的电荷存储部213之间会发生严重的电荷迁移，使得存储单元610所对应的阈值电压发生改变，导致三维存储器400无法准确保留写入的数据。
而本公开的实施例中，在步骤S6中，隔离部212可以将相邻的两个电荷存储部213隔离，进而使得相邻的两个电荷存储部213电绝缘，以此能够避免相邻的两个存储单元中的电荷存储部213之间发生电荷迁移，提高三维存储器400的稳定性。
S6、在第一缝隙15的至少部分空间内填充介质材料140。参见图2K、图2L和图4I、图4J，在步骤S6中，将介质材料140填充于第一缝隙15内，对半导体结构300进行支撑。在一些示例中，介质材料140可以为绝缘材料，示例性的，绝缘材料可以为SiO2(二氧化硅)等氧化物，除此之外介质材料还可以包括SIOCN(氮碳氧化硅)。
可以理解的是，在第一缝隙15的至少部分空间内填充介质材料140包括两种不同情况，第一种是在第一缝隙15的全部空间内填充介质材料140，如图2L和4J，该情况下第一缝隙的填充比较严实，能起到更好的支撑和栅线G之间的电绝缘效果。第二种情况则是在第一缝隙15的部分空间内填充介质材料140，在第一缝隙15内形成有空气间隙150，如图2K和4I，该情况下，在相邻的两层栅线层110之间形成空气间隙150，空气的电介质常数较小，因此，相邻的两层栅线G之间所形成的电容器的电容值较小，降低了栅线G之间的耦合效应，进而能够缓解RC Delay的现象。
在另一种实现方式中，参见图3B，初始叠层结构10中包括交替叠置的初始栅介质层12和栅替换层11，在初始叠层结构10中形成沟道孔14之后，会去除栅替换层11靠近沟道孔14的部分，以此形成第二凹陷17。而后，参见图3C，在沟道孔14中形成初始沟道结构20，其中初始沟道结构20包括依次设置于沟道孔14中的阻挡层22、电荷存储层210、隧穿层23、沟道层24和支撑部25，其中，需要说明的是，阻挡层22、电荷存储层210和隧穿层23形成于第二凹陷17中，而沟道层24和支撑部25形成于沟道孔14内。其中，电荷存储层210被初始栅介质层12分隔成多个电荷存储部213，相邻的两个电荷存储部213之间可以通过初始栅介质层12进行电绝缘。其中，需要说明的是，在该实现方式中，半导体结构300中的沟道结构200即为上述初始沟道结构20。在该实现方式中，会对栅替换层11进行刻蚀，将电荷存储部213形成于刻蚀栅替换层11的部分之后所形成的第二凹陷17内，使得一个沟道结构200在衬底1上的正投影所覆盖的面积大于一个沟道孔14在衬底1上的正投影所覆盖的面积，进而导致沟道孔14的扩孔。而沟道结构200在衬底1上的正投影的面积越大，在单位面积内所设置的沟道结构200的数量越少，进而降低了三维存储器400的存储密度。
本公开的一些实施例中初始沟道结构20中的阻挡层22、初始电荷存储层21、隧穿层23以及沟道层24均形成于沟道孔14内，无需像上述实现方式一样，刻蚀栅替换层11，将沟道结构200的部分结构(即图3C中的阻挡层22、电荷存储层210和隧穿层23)设置在第二凹陷17内。因此，本公开的一些实施例中，沟道结构200在衬底1上的正投影与沟道孔14在衬底1上的正投影重合，沟道结构200不会设置于沟道孔14的外部，因此本公开所提供的一些实施例不会像上述实现方式一样，造成沟道孔14扩孔，进而能够提高三维存储器400的存储密度。此外，本公开可以通过第一缝隙15对初始电荷存储层21中的目标部位211进行绝缘处理，以此形成隔离部212，通过隔离部212使得相邻的两个电荷存储部213电绝缘，进而避免相邻的两个电荷存储部213之间发生电荷迁移。综上，本公开既能够使得相邻的两个电荷存储部213之间电绝缘，避免相邻两个电荷存储部213发生电荷迁移，保证三维存储器400保留数据的准确性，还不需要对栅替换层11进行刻蚀，不会造成沟道孔14扩孔，以此提高了三维存储器400的存储密度。
在一些实施例中，参见图2A～图2C，初始叠层结构10还包括：设置于初始栅介质层12沿垂直于衬底1方向的两侧的间隔层13。
参见图2A，垂直于衬底1的方向即为第一方向Z，每层初始栅介质层12在第一方向Z的两侧均设置有间隔层13，初始栅介质层12相背的两侧各设置有一层间隔层13，且相邻的初始栅介质层12和栅替换层11之间设置有间隔层13。
参见图2G，在步骤S4中，去除初始栅介质层12后，所形成第一缝隙15位于相邻的两层间隔层13之间。
在一些可选的实施例中，间隔层13与初始栅介质层12在同一工艺条件下的刻蚀速率不同，因此，参见图2G，在去除初始栅介质层12时，间隔层13能够保留，因此栅线层110的两侧均被间隔层13覆盖，不会受到去除初始栅介质层12的刻蚀剂的影响，保证了栅线层110的稳定性和可靠性。
在步骤S5中，通过第一缝隙15对目标部位211进行绝缘处理时，第一缝隙15在第一方向Z上的尺寸越大，所形成的隔离部212在第一方向Z的尺寸越大。在一些实施例中，在初始栅介质层12的两侧形成了间隔层13，会使得初始栅介质层12在第一方向Z上的厚度减小，进而使得第一缝隙15在第一方向Z上的尺寸减小，进而减小了隔离部212在第一方向Z上的尺寸。而隔离部212在第一方向Z上的尺寸越小，所形成的电荷存储部213在第一方向Z上的尺寸越大，以此保证电荷存储部213中存储的电量。
在一些实施例中，间隔层13的材料与阻挡层22的材料相同。
其中，间隔层13的材料可以为氧化硅等氧化物，除此之外，还可以为氮碳氧化硅。同样的阻挡层22的材料也可以为氧化硅等氧化物，除此之外，还可以为氮碳氧化硅。
在一些实施例中，参见图2K和图4I，在第一缝隙15的部分空间内填充介质材料140后，第一缝隙15内形成有空气间隙150。
其中，在一些示例中，初始叠层结构10中未设置有间隔层13，且栅替换层11被替换为栅线层110在形成第一缝隙15之后，此时，介质材料140填充于相邻的栅替换层11之间，而后，栅替换层11可以被替换为栅线层110，因此，介质材料140以及空气间隙150均设置于相邻的两层栅线层110之间。在一些示例中，栅替换层11被替换为栅线层110在形成第一缝隙15之前，参见图4I，介质材料140填充于相邻的两层栅线层110之间，进而空气间隙150可以形成于相邻的两层栅线层110之间。
在其他的一些示例中，参见图2K，初始叠层结构10中还包括间隔层13，因此介质材料140填充于相邻的两层间隔层13之间，空气间隙150形成于相邻的两层间隔层13之间，同时也位于相邻的两层栅线层110之间。
在一些实施例中，在形成介质材料140时，可以先通过步骤S4将介质层12去除，以形成第一缝隙15，而后跳过步骤S5，不通过第一缝隙15对目标部位211进行绝缘处理，而是直接在第一缝隙15内填充介质材料140，同时，在两层间隔层13之间形成空气间隙150，如图2G～图2H。其中，两层间隔层13位于相邻的两层栅线层110之间，进而空气间隙150形成于相邻的两层栅线层110之间。在另一些实施例中，初始叠层结构10中不包括间隔层13，此时，参见图4K，介质材料140形成于相邻的两层栅线层110之间，进而空气间隙形成于相邻的层栅线层110之间。
综上，相邻的两层栅线层110之间设置有空气间隙150。
在一种实现方式中，在制作半导体结构时，为了使得半导体结构300具有更多的膜层，可以减小半导体结构300中各个膜层的厚度，会对栅替换层11以及初始栅介质层12进行减薄，其中，栅替换层11在后续工艺中可以被替换为栅线层110，而栅线层110可以被栅极隔槽分隔成多条栅线G，而随着初始栅介质层12以及栅替换层11的减薄，会导致相邻的两层栅线G之间的距离缩小。而相邻的两层栅线G可以形成一电容器，由于相邻的两层栅线G之间的距离缩小，会导致相邻两层栅线G所形成的电容器的电容值增大，使得RC Delay(电容-电阻延迟)现象严重。
而本公开的一些实施例中，在相邻的两层栅线层110之间形成空气间隙150，空气的电介质常数较小，因此，相邻的两层栅线G之间所形成的电容器的电容值较小，进而能够缓解RC Delay的现象。
在一些实施例中，步骤S5、通过第一缝隙15对初始电荷存储层21的目标部位211进行绝缘处理，以使目标部位211转化为隔离部212的步骤，包括：参见图1B，S51、采用氧化工艺，通过第一缝隙15，对初始电荷存储层21的目标部位211进行氧化，以使目标部位211转化为隔离部212。
其中，参见图2I和图4G，初始电荷存储层21中包括预设部位214，预设部位214在投影方向A上的投影恰好覆盖初始栅介质层12所在的区域，其中，初始栅介质层12所在的区域即为第一缝隙15，因此预设部位214在第一方向Z上的尺寸与第一缝隙15在第一方向Z上的尺寸相等。
在一些示例中，第一缝隙15延伸至阻挡层22的表面，在通过第一缝隙15对初始电荷存储层21进行氧化时，氧能够渗透阻挡层22进入到预设部位214，使得预设部位214被氧化。此外，参见图2J和图4H，氧还能够沿第一方向Z渗透，使得初始电荷存储层21中除预设部位214之外的部分被氧化，进而导致初始电荷存储层21中转化成隔离部212的部分在第一方向Z上的尺寸大于预设部位214在第一方向Z上的尺寸，即目标部位211、隔离部212在第一方向Z上的尺寸要大于预设部位214在第一方向Z上的尺寸，而预设部位214在第一方向Z的尺寸与第一缝隙15在第一方向Z的尺寸相同，因此，初始栅介质层12在第一方向Z的尺寸小于隔离部212在第一方向Z上的尺寸，也就是说，隔离部212在投影方向A上的投影所覆盖的区域将第一缝隙15完全覆盖。
此外，氧渗透阻挡层22对目标部位211进行氧化，所形成的隔离部212能够具有较好的形貌。
在一些实施例中，初始叠层结构10中未设置有间隔层13，在一些示例中，形成第一缝隙15之前，栅替换层11已经被替换为栅线层110，此时，第一缝隙15形成于相邻的两层栅线层110之间。在其他一些示例中，栅替换层11被替换为栅线层110在形成第一缝隙15之后，此时，第一缝隙15形成于相邻两层栅替换层11之间。通过第一缝隙15对初始电荷存储层21进行氧化时，参见图4H，所形成的隔离部212在第一方向Z上的尺寸要大于第一缝隙15在第一方向Z上的尺寸，因此，电荷存储部213在第一方向Z上的尺寸要小于栅线层110在第一方向Z上的尺寸，此时，一个电荷存储部213在投影方向A上的投影覆盖一层栅替换层11所在的区域的部分，即一个电荷存储部213在投影方向A上的投影覆盖一层栅线层110的部分。
在一些实施例中，初始栅介质层12包括氮碳化硅和多晶硅中的任意一种或两种。
在一些实施例中，间隔层13的材料包括氧化物。
其中，间隔层13的材料可以为SiOX、SIOCN等氧化物，间隔层13的材料与阻挡层22的材料可以相同。初始栅介质层12材料与间隔层13、阻挡层22的材料不同，因此在去除初始栅介质层12时，不会对间隔层13以及阻挡层22造成损坏。
氮碳化硅与氧化硅、氮碳氧化硅的刻蚀速率不同，多晶硅与氮碳化硅与氧化硅、氮碳氧化硅的刻蚀速率不同，因此，初始栅介质层12为氮炭氧化硅和多晶硅中的任意一种或两种，而间隔层13和阻挡层22为氧化硅或氮碳氧化硅时，在步骤S4中刻蚀初始栅介质层12时，不会将间隔层13和阻挡层22一同刻蚀，间隔层13和阻挡层22可以保留。
在一些实施例中，参见图1A，在步骤S4、去除初始栅介质层12，以形成第一缝隙15的步骤之前，制备方法还包括以下步骤S30～S32。
S30、形成栅极隔槽，栅极隔槽至少贯穿初始叠层结构10。其中，栅极隔槽可以通过刻蚀工艺形成。
S31、经由栅极隔槽去除栅替换层11，以形成第二缝隙16。
参见图2D和图4D，在步骤S31中，可以通过栅极隔槽，采用各向同性刻蚀去除初始叠层结构10中的栅替换层11，从而形成第二缝隙16。其中，各向同性刻蚀可以采用选择性的湿法刻蚀或气相刻蚀。
此外，初始栅介质层12与栅替换层11在同一工艺条件下的刻蚀速率不同，进而在去除栅替换层11时，不会损伤初始栅介质层12。
S32、在第二缝隙16内依次形成保护层111和栅线层110。
在步骤S32中，首先，参见图2E和图4E，通过沉积工艺，在第二缝隙16形成保护层111。而后，参见图2F和图4F，在第二缝隙16内形成栅线层110。其中，保护层111可以为高K电介质层，在一些示例中，高K电介质层可以包括氧化铝、氧化铪、氧化锆或氧化钛中的任意一种或多种材料。而栅线层110可以由金属材料制成，示例性的，金属材料可以为钨(W)等。
其中，在栅替换层11被替换成栅线层110之后，再对目标部位211进行氧化，保护层111可以对栅线层110进行保护，避免栅线层110被氧化，影响栅线层110的导电性能。
此外，在栅替换层11被替换成栅线层110之后，再对目标部位211进行氧化，可以避免栅替换层11靠近间隔层13的部分被氧化。若栅替换层11被氧化，那么在去除栅替换层11时，栅替换层11中被氧化的部分则无法被去除，导致第二缝隙16在第一方向Z上的尺寸减小，进而使得第二缝隙16内所形成的栅线层110在第一方向Z上的尺寸减小。因此，在步骤S4和S5之前形成保护层111和栅线层110，能够保证第二缝隙16在第一方向Z上的尺寸，进而保证栅线层110的在第一方向Z上尺寸。
在一些示例中，初始叠层结构10中还包括间隔层13，保护层111可以形成于间隔层13与栅线层110之间，以及栅线层110与阻挡层22之间。在对目标部位211进行氧化时，间隔层13同样能够对栅线层110进行保护，避免栅线层110被氧化，影响栅线层110的导电性。
在其他一些示例中，参见图4F，初始叠层结构10中不包括间隔层13，保护层111可以形成于初始栅介质层12与栅线层110之间，以及栅线层110与阻挡层22之间。其中，初始栅介质层12在后续工艺中可以被去除，以形成第一缝隙15。
以上介绍了在步骤S4和S5之前执行步骤S31和S32的制备方法，而在其他一些实施方式中，在步骤S5之后执行步骤S31和S32，即栅替换层11被替换为栅线层110，在形成第一缝隙15之后。
示例性的，在步骤S4中，由于此时栅替换层11还未被替换为栅线层110，因此，在步骤S4中形成的第一缝隙15形成于相邻两层栅替换层11之间。
示例性的，在步骤S5中，在第一缝隙15中填充的介质材料140位于相邻的两层栅替换层11之间。
在步骤S5和S6之后，依次执行步骤S31和步骤S32，示例性的，在步骤S31中所形成的第二缝隙16位于相邻的两层介质材料140之间。而后在步骤S32中，将保护层111和栅线层110依次形成于第二缝隙16中。
在一些实施例中，初始沟道结构20延伸入衬底1中。在步骤S7之后，可以将衬底1去除，以使得初始沟道结构20延伸入衬底1中的部位暴露；而后依次去除位于衬底1中的初始沟道结构20的部分中的阻挡层22、初始电荷存储层21和隧穿层23，以使得沟道层24暴露；而后，在原形成有衬底1的位置形成源极层SL，源极层SL能够覆盖沟道层24，源极层SL能够与沟道层24接触，进而二者之间能够电连接。通过上述一些实施例所提供的半导体结构制作方法所形成的半导体结构300的结构图，请参阅图5B。
其中，源极层SL可以包括半导体材料，半导体材料例如为单晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。源极层SL可以部分或全部被掺杂。示例性地，源极层SL可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层SL还可以包括非掺杂区。
在一些实施例中，参见图5B，可以在栅极隔槽内形成栅隔离结构160，栅隔离结构160包括依次设置于栅极隔槽中的绝缘隔离部161和导电部162，绝缘隔离部161和导电部162均延伸入衬底1中。绝缘隔离部161可以由氧化硅、氮化硅、金属氧化物、有机硅酸盐玻璃中的一种或多种的组合。而导电部162由导电材料形成，示例性的，导电材料可以为钨、钴、铜、铝、掺杂硅、硅化物中的一种或多种的组合。
在一些实施例中，在去除衬底1后，栅隔离结构160的绝缘隔离部161延伸入衬底1中的部位可以暴露，而后可以将栅隔离结构160的绝缘隔离部161延伸入衬底1中的部位去除，在形成源极层SL后，参见图5B，源极层SL可以与导电部162接触，进而使得导电部162与源极层SL电连接。
本公开一些实施例提供了一种半导体结构300，由以上实施例所提供的半导体结构300的制备方法制成。参见图2K、图2L、图4I和图4J，该半导体结构300包括：基底、存储叠层结构100和沟道结构200。存储叠层结构100设置于基底的一侧，存储叠层结构100包括交替叠置的栅线层110和栅介质层120。沟道结构200贯穿存储叠层结构100，沟道结构200包括电荷存储层210，其中，电荷存储层210包括交替设置的电荷存储部213和隔离部212，一个电荷存储部213在垂直于沟道结构200长度方向的方向上的投影至少覆盖一层栅线层110的部分。
其中，在制备半导体结构300时，可以将初始叠层结构10设置于衬底1上，在后续的工艺中，可以将衬底1去除，并在原设置有衬底1的位置形成源极层SL，参见图5A和图5B，源极层SL为上述基底。在其他一些实施例中，衬底1不会被去除，衬底1即为上述基底。
初始叠层结构10包括交替叠置的栅替换层11和初始栅介质层12，其中，初始栅介质层12可以在后续工艺中被去除，以形成第一缝隙15，而后可以在第一缝隙15内填充介质材料140，以此形成栅介质层120。而栅替换层11可以被替换为栅线层110，进而形成存储叠层结构100，存储叠层结构100包括交替叠置的栅线层110和栅介质层120。其中，栅线层110可以由导电材料形成，示例性的，导电材料可以为钨。
沟道结构200中包括电荷存储层210。其中，参见图2K、图2L、图4I和图4J，电荷存储层210包括交替设置的电荷存储部213和隔离部212。相邻的两个电荷存储部213之间可以通过隔离部212进行电绝缘，以此能够避免相邻的两个存储单元中的电荷存储部213之间发生电荷迁移，提高三维存储器400的可靠性。
垂直于沟道结构200长度方向的方向为投影方向A，一个电荷存储部213在投影方向A上的投影至少覆盖一层栅线层110的部分，具体可以包括以下多种示例。在一些示例中，一个电荷存储部213在投影方向A上的投影可以将一层栅线层110完全覆盖，也就是说，电荷存储部213在第一方向Z上的尺寸大于或等于一层栅线层110在第一方向Z上的尺寸。在其他一些示例中，一个电荷存储部213在投影方向A上的投影覆盖一层栅线层110的部分，也就是说一个电荷存储部213在第一方向Z上的尺寸小于一层栅线层110在第一方向Z上的尺寸。
参见图5C，沟道结构200包括依次设置的阻挡层22、电荷存储层210、隧穿层23和沟道层24，其中，沟道层24所围成的腔室内可以填充氧化物，以形成支撑部25，对沟道结构200提供支撑。
在一些实施例中，参见图2K，栅介质层120包括两层间隔层13，以及设置于两层间隔层13之间的介质材料140。
其中，参见图2J，在半导体结构300的制备过程中，初始栅介质层12被去除后，可以形成第一缝隙15，通过第一缝隙15可以对目标部位211进行绝缘处理以形成隔离部212。其中，第一缝隙15在第一方向Z上的尺寸越小，所形成的隔离部212在第一方向Z上的尺寸越小，对应的，所形成的电荷存储部213在第一方向Z上的尺寸越大。初始栅介质层12被去除后能够形成第一缝隙15，因此，初始栅介质层12在第一方向Z上的尺寸决定了第一缝隙15在第一方向Z上的尺寸。
在一些实施例中，通过在初始叠层结构10中形成间隔层13，以减小初始栅介质层12在第一方向Z上的尺寸，进而减小第一缝隙15在第一方向Z上的尺寸，以此能够减小隔离部212在第一方向Z上的尺寸，增大电荷存储部213在第一方向Z上的尺寸。
在其他一些实施例中，参见图4J，半导体结构300中不包括间隔层13，栅介质层120由介质材料140形成。
其中，栅介质层120在第一方向Z上的尺寸可以小于栅线层110在第一方向Z上的尺寸。
在一些实施例中，参见图2K和图5C，栅介质层120中的两层间隔层13之间还设置有空气间隙150。
其中，参见图5B，存储叠层结构100中还包括栅隔离结构160，栅隔离结构160贯穿存储叠层结构100，栅线层110可以被栅隔离结构160分隔成多条栅线G，相邻的两层栅线G可以形成一电容器。在一种实现方式中，为了使得半导体结构300具有更多膜层，会对栅线层110和栅介质层120进行减薄，导致相邻的两层栅线G之间的距离缩小，进而使得相邻两层栅线G所形成的电容器的电容值增大，使得RC Delay(电容-电阻延迟)现象严重。
而本公开的一些实施例中，在相邻的两层栅线层110之间形成空气间隙150，空气的电介质常数较小，因此，相邻的两层栅线G之间所形成的电容器的电容值较小，进而能够缓解RC Delay的现象。
在另一些实施例中，参见图2L，介质材料140可以将第一缝隙15填满，因此在半导体结构300中未形成空气间隙150。在该情况下，相邻两层间隔层213之间填充的比较严实，能起到更好的支撑和栅线G之间的电绝缘效果。
在其他一些实施例中，参见图4I，栅介质层120中不包括间隔层13，空气间隙150形成于相邻的两层栅线层110之间。
在其他的一些实施例中，参见图4J，栅介质层120中不包括间隔层13，且相邻的两层栅线层110之间未形成由空气间隙，在该情况下，相邻两层栅线层110之间填充的比较严实，能起到更好的支撑和栅线G之间的电绝缘效果。
参见图2K和图4I，在一些实施例中，一个隔离部212在垂直于沟道结构200的长度方向的方向上的投影至少覆盖一层栅介质层120中的介质材料140。其中，垂直于沟道结构200长度方向的方向为投影方向A。
在一些示例中，一个隔离部212在投影方向A上的投影恰好覆盖介质材料140。
在其他一些示例中，一个隔离部212在投影方向A上的投影能够覆盖介质材料140以及至少部分间隔层13。初始电荷存储层21中的预设部位214经过绝缘处理可以转化为隔离部212，具体地，参见图2I，初始电荷存储层21中还包括预设部位214，预设部位214在投影方向A上的投影恰好覆盖初始栅介质层12所在的区域即第一缝隙15，初始栅介质层12在后续工艺中被替换为介质材料140，因此，预设部位214在投影方向A上的投影恰好覆盖介质材料140所在的区域。在通过第一缝隙15初始电荷存储层21进行氧化时，氧能够渗透阻挡层22进入到预设部位214，使得预设部位214被氧化。此外，氧还能够沿第一方向Z渗透，使得初始电荷存储层21中除预设部位214之外的部分被氧化，因此，所形成的隔离部212在第一方向Z上的尺寸大于预设部位214，因此，参见图2K，隔离部212在第一方向Z上在投影方向A上的投影不仅能够将介质材料140覆盖，还能够覆盖至少部分间隔层13。
在另一些示例中，参见图4I，一个隔离部212在投影方向A上的投影能够覆盖介质材料140以及栅线层110的部分。
以上基于半导体结构300包括沟道结构200，而沟道结构200中的电荷存储层21包括交替设置的电荷存储部213和隔离部212对半导体结构300进行了介绍，在其他一些实施例中，参见图2H和图4K，半导体结构300包括初始沟道结构20，而初始沟道结构20包括阻挡层22、初始电荷存储层21、隧穿层23、沟道层24和支撑部25，其中需要说明的是，初始电荷存储层21中不包括隔离部。
在一些示例中，参见图2H，存储叠层结构100包括交替叠置的栅线层110和栅介质层120，栅介质层120包括栅介质层120包括两层间隔层13，以及设置于两层间隔层13之间的介质材料140，其中，两层间隔层13之间还形成有空气间隙150。
在另一些示例中，参见图4K，存储叠层结构100包括交替叠置的栅线层110和栅介质层120，其中，栅介质层120中仅包括介质材料140，而不包括间隔层12，相邻的两层栅线层110之间形成有空气间隙150。
在一些实施例中，参见图2K和图5C，在栅线层110与间隔层13之间、以及栅线层110与阻挡层22之间还形成有保护层111，示例性的，保护层111可以为高K电介质层。
在一些实施例中，参见图5B，半导体结构300还包括栅隔离结构160，栅隔离结构160包括依次设置的绝缘隔离部161和导电部162，其中，导电部162与源极层SL接触。在其他一些实施例中，导电部162与源极层SL之间通过绝缘隔离部161与源极层SL隔离设置。
本公开的一些实施例提供了一种三维存储器400。参见图5A和图5B，三维存储器400可以包括半导体结构300，以及与半导体结构300耦接的外围器件500。其中，半导体结构300包括存储叠层结构100以及设置于存储叠层结构100一侧的基底，外围器件500可以设置在存储叠层结构100的远离基底的一侧。
参见图5A和图5B，半导体结构300可以包括阵列设置的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)600。源极层SL可以与多个存储单元串600的源端耦接。
具体地，参见图5C和图5D，存储单元串600可以包括多个晶体管T，示例性的，存储单元串600中包括晶体管T1～晶体管T6，一个晶体管T可以被设置为一个存储单元，这些晶体管T连接在一起，形成了存储单元串600。一晶体管T(例如每个晶体管T)可以由沟道结构200和围绕该沟道结构200的一条栅线G形成。其中，该栅线G被配置为控制该晶体管的导通状态。
需要说明的是，图5A～图5D中晶体管的数目仅是示意性的，本公开实施例提供的三维存储器400的存储单元串600还可以包括其他数量的晶体管，例如4、16、32、64、128以及更多，在此不一一列举。
进一步地，沿第一方向Z，多条栅线G中位于最下方的栅线(例如多个栅线G中最靠近源极层SL的栅线)被构造为源端选择栅SGS，源端选择栅SGS被配置为控制晶体管T6的导通状态，进而控制存储单元串600中源端通道的导通状态。多个栅线G中位于最上方的栅线(例如多个栅线G中最远离源极层SL的栅线)被构造为漏端选择栅SGD，漏端选择栅SGD被配置为控制晶体管T1的导通状态，进而控制存储单元串600中漏端通道的导通状态。多个栅线G中位于中间的栅线可以被构造为多条字线WL，例如包括字线WL0、字线WL1、字线WL2、字线WL3。通过在字线WL上写入不同的电压，可以完成存储单元串600中各个存储单元(例如晶体管T)的数据写入、读取、和擦除。
需要说明的是，上述三维存储器400在X-Y平面中延伸，第二方向X和第三方向Y例如是半导体结构300所在平面(例如源极层SL所在平面)中的两个正交方向：第二方向X例如为字线WL的延伸方向，第三方向Y例如为位线BL的延伸方向。第一方向Z垂直于半导体结构300所在平面，即垂直于X-Y平面。
如本公开所使用的，一个部件(例如层、结构或器件)是在半导体器件(例如三维存储器)的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底1或源极层SL在第一方向Z上位于半导体器件的最低平面中时，在第一方向Z上相对于半导体器件的衬底1或源极层SL确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
其中，为了更清楚地示出器件的结构，在图5B中，展示了阵列区CA的视图和阶梯区SS的视图，阵列区CA的视图基于左侧坐标系，阶梯区SS的视图基于右侧坐标系，即阵列区CA的视图展示了沿Y方向的截面结构，阶梯区SS的视图展示了沿X方向的截面结构。
继续参见图5A和图5B，在一些实施例中，半导体结构300还可以包括阵列互联层390。阵列互联层390可以与存储单元串600耦接。阵列互联层390可以包括存储单元串600的漏端(即位线BL)，漏端可以与至少一个存储单元串600中各个晶体管T的半导体沟道耦接。
阵列互联层390可以包括一个或多个第一层间绝缘层392，还可以包括通过这些第一层间绝缘层392相互绝缘的多个触点，触点例如包括位线触点BL-CNT，与位线BL耦接；漏端选择栅触点SGD-CNT，与漏端选择栅SGD耦接。阵列互联层390还可以包括一个或多个第一互联导体层391。第一互联导体层391可以包括多条连接线，例如位线BL，以及与字线WL耦接的字线连接线WL-CL。第一互联导体层391和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层392的材料为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
外围器件500可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(Programmable Logic Device，简称PLD)或存储电路(例如静态随机存取存储器(Static Random-Access Memory，简称SRAM))。
具体地，在一些实施例中，外围器件500可以包括基板510、设置在基板510上的晶体管520以及设置在基板510上的外围互联层530。外围电路可以包括晶体管520。
其中，基板510的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
外围互联层530与晶体管520耦接，以实现在晶体管520与外围互联层530之间传输电信号。外围互联层530可以包括一个或多个第二层间绝缘层531，还可以包括一个或多个第二互联导体层532。不同第二互联导体层532之间可以通过触点耦接。第二互联导体层532和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层531的材料为介质材料140，介质材料140例如为氧化硅、氮化硅、以及高介电常数介质材料140中的一种或多种的组合，也可以是其他合适的材料。
外围互联层530可以与阵列互联层390耦接，使得半导体结构300和外围器件500可以耦接。具体地，由于外围互联层530与阵列互联层390耦接，因此，外围器件500中的外围电路可以与半导体结构300中的存储单元串600耦接，以实现外围电路与存储单元串600之间电信号的传输。在一些可能的实现方式中，在外围互联层530和阵列互联层390之间可以设置有粘结界面900，通过粘结界面900，外围互联层530和阵列互联层390可以相互粘接且耦接。
图6A为根据一些实施例的存储系统700的框图。图6B为根据另一些实施例的存储系统700的框图。
请参见图6A和图6B，本公开的一些实施例还提供了一种存储系统700。该存储系统700包括控制器800，和如上的一些实施例的三维存储器400，控制器800耦合至三维存储器400，以控制三维存储器400存储数据。
其中，存储系统700可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(EmbeddedMulti Media Card，简称eMMC)封装)中。也就是说，存储系统700可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。
在一些实施例中，参见图6A，存储系统700包括控制器800和一个三维存储器400，存储系统700可以被集成到存储器卡中。
其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。
在另一些实施例中，参见图6B，存储系统700包括控制器800和多个三维存储器400，存储系统700集成到固态硬盘(Solid State Drives，简称SSD)中。
在存储系统700中，在一些实施例中，控制器800被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
在另一些实施例中，控制器800被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
在一些实施例中，控制器800可以被配置为管理存储在三维存储器400中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器800还可以被配置为控制三维存储器400的操作，例如读取、擦除和编程操作。在一些实施例中，控制器800还可以被配置为管理关于存储在或要存储在三维存储器400中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器800还被配置为处理关于从三维存储器400读取的或者被写入到三维存储器400的数据的纠错码。
当然，控制器800还可以执行任何其他合适的功能，例如格式化三维存储器400；例如控制器800可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
电子设备可以包括上文所述的存储系统700，还可以包括中央处理器CPU(CentralProcessing Unit，中央处理器)和缓存器(cache)等中的至少一种。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，
在衬底的一侧形成初始叠层结构，所述初始叠层结构包括交替叠置的栅替换层和初始栅介质层；
形成沟道孔，所述沟道孔贯穿所述初始叠层结构；
在所述沟道孔内形成初始沟道结构，所述初始沟道结构包括依次设置于所述沟道孔内的阻挡层和初始电荷存储层，其中，所述阻挡层与所述初始栅介质层在同一工艺条件下的刻蚀速率不同；
去除所述初始栅介质层，以形成第一缝隙；
通过所述第一缝隙对所述初始电荷存储层的目标部位进行绝缘处理，以使所述目标部位转化为隔离部，其中，所述隔离部将所述初始电荷存储层分隔为多个电荷存储部，一个电荷存储部在垂直于所述初始沟道结构长度方向的方向上的投影至少覆盖一层所述栅替换层所在的区域的部分；
在所述第一缝隙的至少部分空间内填充介质材料。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，
所述初始叠层结构还包括：设置于所述初始栅介质层沿垂直于所述衬底方向的两侧的间隔层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，
所述间隔层的材料与所述阻挡层的材料相同。
4.根据权利要求1至3任一项所述的半导体结构的制备方法，其特征在于，
在所述第一缝隙内填充所述介质材料后，所述第一缝隙内形成有空气间隙。
5.根据权利要求1至3任一项所述的半导体结构的制备方法，其特征在于，
所述通过所述第一缝隙对所述初始电荷存储层的目标部位进行绝缘处理，以使所述目标部位转化为隔离部的步骤，包括：
采用氧化工艺，通过所述第一缝隙，对所述初始电荷存储层的所述目标部位进行氧化，以使所述目标部位转化为所述隔离部。
6.根据权利要求1至3任一项所述的半导体结构的制备方法，其特征在于，
所述初始栅介质层包括氮碳化硅和多晶硅中的任意一种或两种。
7.根据权利要求2或3所述的半导体结构的制备方法，其特征在于，
所述间隔层的材料包括氧化物。
8.根据权利要求1至3任一项所述的半导体结构的制备方法，其特征在于，
在所述经由所述栅极隔槽，去除所述初始栅介质层，以形成第一缝隙的步骤之前，所述制备方法还包括：
经由所述栅极隔槽去除所述栅替换层，以形成第二缝隙；
在所述第二缝隙内依次形成保护层和栅线层。
9.一种半导体结构，其特征在于，包括：
基底；
存储叠层结构，设置于所述基底的一侧，所述存储叠层结构包括交替叠置的栅线层和栅介质层；
沟道结构，所述沟道结构贯穿所述存储叠层结构，所述沟道结构包括电荷存储层，其中，所述电荷存储层包括交替设置的电荷存储部和隔离部，一个电荷存储部在垂直于所述沟道结构长度方向的方向上的投影至少覆盖一层所述栅线层的部分。
10.根据权利要求9所述的半导体结构，其特征在于，
所述栅介质层包括两层间隔层，以及设置于所述两层间隔层之间的介质材料。
11.根据权利要求10所述的半导体结构，其特征在于，
所述栅介质层中的两层间隔层之间还设置有空气间隙。
12.根据权利要求11所述的半导体结构，其特征在于，
一个所述隔离部在垂直于所述沟道结构的长度方向的方向上的投影至少覆盖一层所述栅介质层中的介质材料。
13.一种三维存储器，其特征在于，包括：
半导体结构，所述半导体结构为如权利要求9～12中任一项所述的半导体结构；
外围器件，与所述半导体结构电连接。
14.一种存储系统，其特征在于，包括：
三维存储器，所述三维存储器为如权利要求13所述的三维存储器；
控制器，耦合至所述三维存储器，以控制所述三维存储器存储数据。
15.一种电子设备，其特征在于，包括如权利要求14所述的存储系统。
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