CN115241274A - 三维存储器及其制备方法、存储系统、电子设备 - Google Patents

三维存储器及其制备方法、存储系统、电子设备 Download PDF

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Abstract

本公开提供了一种三维存储器及其制备方法、存储系统、电子设备，涉及半导体芯片技术领域，旨在解决栅线层与源极层存在漏电风险问题。所述三维存储器包括源极层、叠层结构、多个第一沟道结构、多个第二沟道结构和第一电介质图案。叠层结构位于源极层的一侧，包括交替叠置的栅介质层和栅线层。第一电介质图案位于源极层和叠层结构之间，且位于多个第一沟道结构与源极层之间。第一电介质图案在参考面上的正投影，覆盖第一沟道结构在参考面上的正投影。多个第一沟道结构与源极层电绝缘，多个第二沟道结构与源极层电连接。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

三维存储器及其制备方法、存储系统、电子设备
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种三维存储器及其制备方法、存储系统、电子设备。
背景技术
随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。
为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在半导体图案之上来提高存储密度。提升三维存储器的可靠性，是急需解决的问题。
发明内容
本公开的实施例提供一种三维存储器及其制备方法、存储系统、电子设备，旨在解决沟道结构导致的栅线层与源极层存在漏电风险的问题。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种三维存储器。所述三维存储器包括源极层、叠层结构、多个第一沟道结构、多个第二沟道结构和第一电介质图案。叠层结构位于源极层的一侧，包括交替叠置的栅介质层和栅线层。第一电介质图案位于源极层和叠层结构之间，且位于多个第一沟道结构和源极层之间，第一电介质图案在参考面上的正投影，覆盖第一沟道结构在参考面上的正投影。多个第一沟道结构贯穿叠层结构，且与源极层电绝缘，多个第二沟道结构贯穿叠层结构，且与源极层电连接。其中，参考面与第一电介质图案所在平面平行。
本公开的上述实施例提供的三维存储器，包括第一电介质图案，第一电介质图案位于源极层和叠层之间。第一电介质图案在参考面上的正投影覆盖第一沟道结构，第一沟道结构比如可以是容易导致栅线层与源极层漏电的部分沟道结构。第一电介质图案位于第一沟道结构与源极层之间，可以将第一沟道结构与源极层隔开，进而使第一沟道结构与源极层电绝缘，从而降低第一沟道结构导致栅线层与源极层之间产生漏电的风险，提升三维存储器的可靠性。第二沟道结构贯穿叠层结构与源极层电连接，第二沟道结构和叠层结构的栅线层一起形成三维存储器的存储单元，使三维存储器能够实现数据存储功能。
在一些实施例中，三维存储器具有引线区、存储阵列区以及位于引线区和存储阵列区之间的过渡区。第一沟道结构位于过渡区，且延伸至第一电介质图案远离源极层的一侧。多个第二沟道结构位于存储阵列区，第二沟道结构延伸至所述源极层内。
在一些实施例中，第一电介质图案包括位于过渡区的第一子图案和位于引线区的第二子图案；其中，多个第一沟道结构在参考面上的正投影，位于第一子图案在参考面上的正投影的范围内。
在一些实施例中，第一沟道结构包括第一沟道层和第一功能层。第一沟道层贯穿叠层结构，且第一沟道层靠近第一电介质图案的一端伸出叠层结构。第一功能层贯穿并伸出叠层结构，第一功能层覆盖第一沟道层的表面。
在一些实施例中，第二沟道结构包括第二沟道层和第二功能层。第二沟道层贯穿叠层结构，且部分延伸至源极层并与源极层接触。第二功能层位于叠层结构内，覆盖第二沟道层位于叠层结构内的部分的表面。
在一些实施例中，三维存储器还包括半导体图案。半导体图案位于第一电介质图案与叠层结构之间，多个第一沟道结构在参考面上的正投影，落入半导体图案在参考面上的正投影。半导体图案在参考面上的正投影，落入第一电介质图案在参考面上的正投影重叠。其中，第一沟道结构延伸至半导体图案内。
在一些实施例中，三维存储器还包括第二电介质图案，第二电介质图案位于半导体图案与叠层结构之间，第二电介质图案在参考面上的正投影，与第一电介质图案在参考面上的正投影重叠。其中，第一沟道结构还贯穿第二电介质图案。
在一些实施例中，三维存储器还包括第一半导体层。第一半导体层位于第二电介质图案与叠层结构之间，且位于源极层与叠层结构之间。第一半导体层在参考面上的正投影，与叠层结构在参考面上的正投影重叠。其中，多个第一沟道和多个第二沟道结构还贯穿第一半导体层。
在一些实施例中，三维存储器还包括互联层。互联层位于叠层结构远离源极层的一侧。第一沟道结构与互联层电绝缘，第二沟道结构与互联层电连接。
在一些实施例中，第一电介质图案的材料包括氮化硅、氮氧化硅和氧化硅中的至少一种。
在一些实施例中，三维存储器还包括多个第三沟道结构。多个第三沟道结构贯穿叠层结构，延伸至电介质图案远离源极层的一侧。第三沟道结构包括绝缘材料。
另一方面，提供一种三维存储器的制备方法。所述制备方法包括：制作半导体结构；半导体结构包括第二半导体层、设置于第二半导体层上的叠层结构、以及贯穿叠层结构并延伸至第二半导体层内的多个第一沟道结构和多个初始第二沟道结构。初始第二沟道结构包括贯穿并伸出叠层结构的第二沟道层，及覆盖第二沟道层的表面的初始第二功能层。在第二半导体层远离叠层结构的一侧形成第一电介质图案；电介质图案在叠层结构上的正投影，覆盖第一沟道结构。去除第二半导体层未被第一电介质图案覆盖的部分，形成半导体图案；半导体图案露出初始第二沟道结构。去除初始第二功能层延伸至第二半导体层内的部分，形成第二沟道结构。在第一电介质图案远离叠层结构的一侧形成源极层；源极层覆盖第一电介质图案、以及第二沟道结构，且与第二沟道结构电连接。
在一些实施例中，半导体结构具有引线区、存储阵列区以及位于引线区和存储阵列区之间的过渡区。形成第一电介质图案包括：第二半导体层远离叠层结构的一侧形成第一电介质层；第一电介质层位于引线区、存储阵列区和过渡区。去除第一电介质层中位于存储阵列区的部分，形成第一电介质图案。
在一些实施例中，在第一电介质图案远离叠层结构的一侧形成源极层包括：在第一电介质图案远离叠层结构的一侧形成初始源极层；初始源极层的材料包括半导体材料。对初始源极层进行激光退火，形成源极层。
又一方面，提供一种存储系统。所述存储系统包括三维存储器和控制器。三维存储器为上述任一实施例中所述的三维存储器。控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
又一方面，提供一种电子设备，包括上述实施例所述的存储系统。
可以理解地，本公开的上述实施例提供的三维存储器的制备方法、存储系统及电子设备，其所能达到的有益效果可参考上文中三维存储器的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的三维存储器的平面结构图；
图2为沿图1中剖面线A-A的一种剖视图；
图3为沿图1中剖面线A-A的另一种剖视图；
图4为根据一些实施例的三维存储器的截面结构图；
图5A为根据一些实施例的存储系统的一种结构框图；
图5B为根据一些实施例的存储系统的另一种结构框图；
图6A～图6D为根据一些实施例的三维存储器的制备方法流程图；
图7A～图7J为根据一些实施例的三维存储器制备过程中的截面结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
本文中“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开的实施例提供一种三维存储器1000，参阅图1和图2，图1为三维存储器1000的平面结构图，其中图中未展示互联层80和外围器件200；图2为沿图1所示的三维存储器的剖面线A-A的一种剖视图。三维存储器1000包括源极层10、叠层结构20、多个沟道结构30和第一电介质图案40。其中，多个沟道结构30包括多个第一沟道结构301和多个第二沟道结构302。
叠层结构20位于源极层10的一侧，包括交替叠置的栅介质层21和栅线层22。
栅介质层21的材料可以包括绝缘材料。绝缘材料例如为氧化硅(比如二氧化硅)、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的一种或多种的组合。各个栅介质层21的材料可以相同，也可以不同。示例性地，各个栅介质层21的材料相同，且均为氧化硅。
栅线层22的材料可以包括导电材料。导电材料例如可以为钨、钴、铜、铝、掺杂晶体硅或者硅化物中的任意一种或者多种组合的导电材料。
本公开的实施例中，对叠层结构20包括的栅介质层21和栅线层22的数量不做具体限定。例如，叠层结构20中栅介质层21和栅线层22的数量可以为8层、64层、128层等。可以理解的是，比如叠层结构20中栅介质层21和栅线层22的数量为64层，是指叠层结构20包括64层栅介质层21和64层栅线层22。叠层结构20的层数越多，三维存储器1000的集成度越高。
第一电介质图案40位于源极层10和叠层结构20之间，且位于第一沟道结构301与源极层10之间。第一电介质图案40在参考面上的正投影，覆盖多个第一沟道结构301(全部的第一沟道结构301)在参考面上的正投影。参考面与叠层结构20所在的平面平行，即第一电介质图案40在叠层结构20上的正投影覆盖多个第一沟道结构301，且不覆盖(露出或暴露)多个第二沟道结构302(全部的第二沟道结构302)。
需要理解的是，参考面与叠层结构20所在平面平行是指：参考面与叠层结构20的栅介质层21和栅线层22平行，即图2中与第一方向X和第二方向Y平行，且与第三方向Z垂直的平面。在一些实施例中，参考面可以平行于源极层10；或者，可以理解的，在一些实施例中，参考面可以垂直于沟道结构30的延伸方向。
示例性地，第一电介质图案40的材料可以包括绝缘材料。绝缘材料例如为氮化硅、氮氧化硅和氧化硅(比如二氧化硅)中的一种或多种的组合。根据三维存储器1000的制备工艺，第一电介质图案40的材料的选择可以不同，其具体材料选择参见下文S420(对初始源极层10＇进行激光退火处理，形成源极层10)。
多个沟道结构30贯穿叠层结构20，且第一沟道结构301延伸至第一电介质图案40远离源极层10的一侧，与源极层10电绝缘。第二沟道结构302延伸至源极层10，且与源极层10电连接。
其中，第一沟道结构301能够降低栅线层22与源极层10之间产生漏电的风险，提升三维存储器的可靠性和产品良率。
第二沟道结构302和栅线层22一起构成存储单元，使三维存储器1000实现数据存储的功能。
需要说明的是，图2中仅示例性地展示了两个沟道结构30，两个沟道结构30包括一个第一沟道结构301和一个第二沟道结构302。
参阅图1和图2，三维存储器1000可以具有引线区101、过渡区102和存储阵列区103，其中，过渡区102位于引线区101和存储阵列区103之间。其中，引线区101是指用于设置接触柱CT的区域，接触柱CT与栅线层22相连，用于向栅线层22传输电信号。示例性地，引线区101可以设有台阶结构。
参阅图2，多个第一沟道结构301位于过渡区102，即位于过渡区102内的沟道结构30为第一沟道结构301。第一沟道结构301在参考面上的正投影，位于第一电介质图案40在参考面上的正投影的范围内，第一沟道结构301延伸至第一电介质图案40远离源极层10的一侧，且与源极层10电绝缘。即第一电介质图案40至少位于过渡区102内的沟道结构30与源极层10之间，以使第一电介质图案40将第一沟道结构301与源极层10隔开，降低第一沟道结构301将栅线层22与源极层10电连接的风险，降低第一沟道结构301导致的栅线层22与源极层10产生漏电的风险。
需要说明的是，靠近引线区101的部分沟道结构30(过渡区102内的第一沟道结构301)由于工艺问题，可能会导致栅线层22与源极层10之间发生漏电问题。因此，第一电介质图案40至少位于过渡区102。参阅图1，过渡区102可以包括多列第一沟道结构301，每列包括沿第二方向Y间隔排布的多个第一沟道结构301，多列第一沟道结构301沿第一方向X分布。
参阅图1和图2，多个第二沟道结构302位于存储阵列区103，第二沟道结构302延伸至源极层10并与源极层10电连接。多个第二沟道结构302和栅线层22一起构成三维存储器1000的存储单元，使三维存储器1000能够实现数据存储的功能。
在一些实施例中，参阅图2，第一电介质图案40包括位于过渡区102的第一子图案41和位于引线区101的第二子图案42。其中，多个第一沟道结构301在参考面上的正投影，位于第一子图案41在参考面上的正投影的范围内。这样，有利于简化三维存储器1000的制备工艺，提升三维存储器1000的制备效率，并降低三维存储器1000的制备成本(参阅下文S220形成第一电介质团40)。
在一些实施例中，参阅图2，第一沟道结构301可以包括第一沟道层31和第一功能层32。第一沟道层31贯穿叠层结构20，且第一沟道层31靠近第一电介质图案40的一端伸出叠层结构20。第一功能层32贯穿并伸出叠层结构20，第一功能层32覆盖第一沟道层31的表面。示例性地，第一功能层32覆盖第一沟道层31的位于叠层结构20内的部分的表面，以及覆盖第一沟道层31伸出叠层结构20的部分的表面。
示例性地，第一沟道层31的材料可以包括半导体材料。比如，半导体材料可以包括多晶硅。第一功能层32可以包括阻挡层321、电荷捕获层322和隧穿层323。阻挡层321、电荷捕获层322和隧穿层323的材料可以分别为氧化硅、氮化硅、氧化硅。第一沟道层31和第一功能层32形成“SONO”结构。
参阅图2，第二沟道结构302包括第二沟道层33和第二功能层34。第二沟道层33贯穿叠层结构20，且部分伸入源极层10与源极层10接触。第二功能层34位于叠层结构20内，覆盖第二沟道层33位于叠层结构20内的表面。即第二功能层34不覆盖第二沟道层33伸出叠层结构20的部分的表面，或者说，第二功能层34露出第二沟道层33伸出叠层结构20的部分，以使第二沟道层33能够与源极层10接触。
可以理解的是，第一沟道层31和第二沟道层33的结构和材料可以相同，第二功能层34也可以包括阻挡层321、电荷捕获层322和隧穿层323。阻挡层321、电荷捕获层322和隧穿层323的材料可以分别为氧化硅、氮化硅、氧化硅。第二沟道层33和第二功能层34形成“SONO”结构。
在一些实施例中，三维存储器1000还包括多个第三沟道结构303，参阅图1和图2，第三沟道结构303位于引线区101内，第三沟道结构303贯穿叠层结构20，延伸至电介质图案40远离源极层10的一侧。
示例性地，第三沟道结构303伸出叠层结构20的长度，可以与第一沟道结构301伸出叠层结构20的长度大致相等。第三沟道结构303被配置为对叠层结构20提供机械支撑力，降低制备叠层结构20过程中，叠层结构20产生变形的风险和产生的变形量。
第三沟道结构303包括绝缘材料。示例性地，绝缘材料可以包括氧化硅(比如二氧化硅)、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的一种或多种的组合。比如，第三沟道结构303的材料可以为氧化硅。
在一些实施例中，参阅图2，三维存储器1000还包括半导体图案50。半导体图案50位于第一电介质图案40与叠层结构20之间，半导体图案50在参考面上的正投影，落入第一电介质图案40在参考面上的正投影；半导体图案50位于引线区101和过渡区102。
示例性地，参阅图2，半导体图案50靠近存储阵列区103的边缘包括凹槽51，凹槽51是通过刻蚀去除第二半导体层50＇形成半导体图案50的过程中(参见下文中步骤S300)，刻蚀液刻蚀第二半导体层50＇形成的。由于凹槽51的存在，半导体图案50靠近存储阵列区103的边缘，相较于第一电介质图案40靠近存储阵列区103的边缘内缩，因此，半导体图案50在参考面上的正投影，落入第一电介质图案40在参考面上的正投影。形成源极层10的过程中，源极层10填充凹槽51。
其中，与源极层10电绝缘的沟道结构30(第一沟道结构301)，延伸至半导体图案50内。
半导体图案50能够降低三维存储器在引线区101出现漏电和缺陷的风险。而且，半导体图案50可以提升第一沟道层31与源极层10的绝缘性。
示例性地，半导体图案50的材料可以包括多晶硅。
参阅图3，三维存储器1000还包括第二电介质图案60。第二电介质图案60位于半导体图案50与叠层结构20之间，第二电介质图案60在源极层10上的正投影，与第一电介质图案40在参考面上的正投影重叠。即第二电介质图案60位于引线区101和过渡区102。其中，与源极层10电绝缘的沟道结构(第一沟道结构301)还贯穿第二电介质图案60。可以理解的是，为了简化附图，除附图2之外的其他附图，均为展示半导体图案50上形成的凹槽51。
示例性地，第二电介质图案60的材料包括绝缘材料。比如，第二电介质图案60的材料可以为氧化硅。
在一些实施例中，参阅图3，三维存储器还包括第一半导体层70。第一半导体层70位于第二电介质图案60与叠层结构20之间，且位于源极层10与叠层结构20之间。第一半导体层70在参考面上的正投影，与叠层结构20在参考面上的正投影重叠，即第一半导体层70在叠层结构20上的正投影覆盖叠层结构20，也可以说第一半导体层70为整层结构。多个沟道结构30(全部的沟道结构30，即全部的第一沟道结构301和全部的第二沟道结构302)还贯穿第一半导体层70。
可以理解的是，第一半导体层70中位于源极层10与叠层结构20之间的部分，在源极层10形成的过程中，形成与源极层10相同的材料(参见下文S420形成源极层10)，也可以理解为第一半导体层70中位于源极层10与叠层结构20之间的部分形成了源极层10的一部分(如图7I所示)，或者也可以理解为第一半导体层70和源极层10分别为两层结构(如图7H所示)。
在一些实施例中，参阅图4，三维存储器1000还包括互联层80(也称为阵列互联层)。互联层80位于叠层结构20远离源极层10的一侧，且与源极层10电绝缘的沟道结构30(第一沟道结构301)与互联层80电绝缘；与源极层10电连接的沟道结构30(第二沟道结构302)与互联层80电连接。
互联层80可以包括一个或多个第一层间绝缘层81，还可以包括通过这些第一层间绝缘层81相互绝缘的多个第一触点(Via)83。
互联层80还可以包括一个或多个第一互联导体层82，第一互联导体层82可以包括多条连接线，例如位线，以及与栅线层22耦接的字线连接线。
第一互联导体层82和第一触点83的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层81的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
在一些实施例中，参阅图4，三维存储器1000还包括外围器件200。外围器件200可以包括外围电路。外围电路被配置为控制和感测阵列器件；其中，阵列器件是指包括源极层10和源极层10与外围器件200之间的所有结构(比如包括叠层结构20、沟道结构30、第一电介质图案40、半导体图案50、第二电介质图案60、第一半导体层70和互联层80)的总和。外围电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(Programmable Logic Device，简称PLD)或存储电路(例如静态随机存取存储器(Static Random-Access Memory，简称SRAM))。
具体地，在一些实施例中，外围器件200可以包括基板210、设置在基板210上的晶体管220以及设置在基板210上的外围互联层230。外围电路可以包括晶体管220。
其中，基板210的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
外围互联层230与晶体管220耦接，以实现在晶体管220与外围互联层230之间传输电信号。外围互联层230可以包括一个或多个第二层间绝缘层231，还可以包括一个或多个第二互联导体层232。不同第二互联导体层232之间可以通过第二触点233耦接。第二互联导体层232和第二触点233的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层231的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
外围互联层230可以与互联层80耦接，使得外围器件200可以通过外围互联层230和互联层80与叠层结构20中的存储单元串(沟道结构30)耦接，以实现外围电路与存储单元串之间电信号的传输。在一些可能的实现方式中，在外围互联层230和互联层80之间可以设置有键合界面，通过键合界面，外围互联层230和互联层80可以相互键合(粘接且耦接)。
参阅图5A和图5B，图5A为根据一些实施例的存储系统2000的框图,图5B为根据另一些实施例的存储系统2000的框图。
请参见图5A和图5B，本公开的一些实施例还提供了一种存储系统2000。该存储系统2000包括控制器2100，和如上的一些实施例的三维存储器1000，控制器2100耦合至三维存储器1000，以控制三维存储器1000存储数据。
其中，存储系统2000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(Embedded Multi Media Card，简称eMMC)封装)中。也就是说，存储系统2000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。
在一些实施例中，参见图5A，存储系统2000包括控制器2100和一个三维存储器1000，存储系统2000可以被集成到存储器卡中。
其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。
在另一些实施例中，参见图5B，存储系统2000包括控制器2100和多个三维存储器1000，存储系统2000集成到固态硬盘(Solid State Drives，简称SSD)中。
在存储系统2000中，在一些实施例中，控制器2100被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
在另一些实施例中，控制器2100被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
在一些实施例中，控制器2100可以被配置为管理存储在三维存储器1000中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器2100还可以被配置为控制三维存储器1000的操作，例如读取、擦除和编程操作。在一些实施例中，控制器2100还可以被配置为管理关于存储在或要存储在三维存储器1000中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器,20还被配置为处理关于从三维存储器1000读取的或者被写入到三维存储器1000的数据的纠错码。
当然，控制器2100还可以执行任何其他合适的功能，例如格式化三维存储器1000；例如控制器2100可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
电子设备可以包括上文所述的存储系统2000，还可以包括中央处理器CPU(Central Processing Unit，中央处理器)和缓存器(cache)等中的至少一种。
为了解决上述技术问题，本公开的一些实施例还提供一种三维存储器1000的制备方法。参阅图6A～图6D，以及图7A～图7J。其中，图6A～图6D为三维存储器1000的制备方法的流程图，图7A～图7J为制备过程中，三维存储器1000的截面结构图。参阅图6A，所述制备方法包括S100～S500。
S100，制作半导体结构110。参阅图7B，半导体结构110包括第二半导体层50＇、设置于第二半导体层50＇上的叠层结构20、以及贯穿叠层结构20并延伸至第二半导体层50＇内的多个沟道结构30(第一沟道结构301和第二沟道结构302)。
在一些实施例中，在三维存储器1000包括第一半导体层70和第二电介质图案60的情况下。参阅图6B，S100制作半导体结构可以包括S110～S150。
S110，参阅图7A，在衬底90上依次形成第二电介质层60＇、第一半导体层70以及初始叠层结构20＇。
其中，衬底90可用于支撑其上的器件结构。示例性地，衬底90可为复合衬底。具体地，衬底90包括基底91，以及采用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在基底91上依次形成氧化硅层92和第二半导体层50＇(后续形成半导体图案50)，以形成衬底90。
其中，基底91可包括单晶硅(Si)、单晶锗(Ge)、III-V族化合物半导体材料、IIVI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。氧化硅层92的材料可为氧化硅，第二半导体层50＇材料可为多晶硅。
第二电介质层60＇和第一半导体层70依次形成于衬底90的远离基底91表面。第二电介质层60＇和第一半导体层70可以采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺形成。第二电介质层60＇可选用例如氧化硅制备。第一半导体层70可选用例如多晶硅制备。第二电介质层60＇和第一半导体层70还被配置为形成第二沟道结构302过程中的刻蚀停止层，因此两者选用与后续待刻蚀材料达到预定刻蚀选择比的材料制备。
初始叠层结构20＇包括交替叠置栅介质层21和栅牺牲层22＇。初始叠层结构20＇的形成方法可包括诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺。
需要理解的是，叠层结构20的形成过程可以先形成栅线牺牲层22＇，然后通过置换工序将栅线牺牲层22＇替换形成栅线层22(参见下文中S130)，或者可以直接通过交替沉积栅介质层21和栅线层22形成。本公开的实施例中，对此不作具体限定。其中，本公开的实施例，以先形成栅线牺牲层22＇，然后通过置换工序将栅线牺牲层22＇替换形成栅线层22为例进行说明。
在三维存储器1000包括引线区101，且引线区101设置有台阶结构的情况下，S100形成半导体结构的过程还包括S120。
S120，参阅图7B，在叠层结构20上形成台阶结构。
其中，台阶结构可通过向叠层结构20的多个栅极介质层21和多个栅牺牲层22＇执行多次“修整-蚀刻(trim-etch)”循环工艺而形成。形成台阶结构的区域即为引线区101。
S130，参阅图7B，形成接触柱CT、多个沟道结构30(包括多个第一沟道结构301和多个初始第二沟道结构302＇)、第三沟道结构303、栅线层22和栅线隔离结构GL。
在一些实施例中，参阅图7B，接触柱CT与栅线层22(字线WL)电连接，以向栅线层22传输栅极信号。
沟道结构30沿第三方向Z延伸，且贯穿叠层结构20、第二电介质层60＇和第一半导体层70，并延伸至衬底90的第二半导体层50＇内。示例性地，形成沟道结构30的过程，可以先形成沟道孔，然后在沟道孔内依次形成阻挡层321、电荷捕获层322、隧穿层323以及沟道层(第一沟道层31和第二沟道层33)。
形成栅线层22和栅线隔离结构GL的过程可以包括先刻蚀形成栅线狭缝，然后通过栅线狭缝去除栅牺牲层22＇，并通过栅线狭缝在去除栅牺牲层22＇形成的空腔中形成栅线层22；也就是说将栅牺牲层22＇置换成了线层22。然后在栅线狭缝内填充绝缘材料形成栅线隔离结构GL。示例性地，栅线隔离结构GL的材料包括绝缘材料，比如绝缘材料可以为氧化硅。
S140，参阅图7C，在叠层结构20远离衬底90一侧形成互联层80，在互联层80远离叠层结构20的表面键合外围器件200。
可以理解的是，外围器件200包括的外围电路可以为临近型外围电路(PeripheryNear Cell，简称：PNC)、置底型外围电路(Periphery Under Cell，简称：PNC)或倒置(x-tacking)型等。
互联层80和外围器件200的结构参考上文，此处不再赘述。
S150，参阅图7C，去除衬底90中的基底91和氧化硅层92，形成半导体结构110。
需要理解的是，为了简化附图，图7D～图7I中，均省略了互联层80和外围器件200。
示例性地，可以采用诸如CMP、干法/湿法刻蚀工艺除去除基底91和成氧化硅层92。比如，采用湿法刻蚀去除氧化硅层92，且第二半导体层50＇作为湿法刻蚀氧化硅层92的刻蚀停止层。
S200，在第二半导体层50＇远离叠层结构20的一侧形成第一电介质图案40。
其中，第一电介质图案40在叠层结构20上的正投影，覆盖多个第一沟道结构301。
在一些实施例中，参阅图6C，形成第一电介质图案40的方法包括S210和S220。
S210，参阅图7D，在第二半导体层50＇远离叠层结构20的一侧形成第一电介质层40＇。
其中，第一电介质层40＇位于引线区101、存储阵列区103和过渡区102，即第一电介质层40＇为覆盖叠层结构20的整层结构。
示例性地，可以采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺形成第一电介质层40＇。
S220，参阅图7E，去除第一电介质层40＇中位于存储阵列区103的部分，形成第一电介质图案40。
示例性地，可以采用诸如CMP、干法/湿法刻蚀工艺去除第一电介质层40＇中位于存储阵列区103的部分。
可以理解的是，相关技术中，需要在引线区101和过渡区102形成掩膜层，以去除第二半导体层50＇中位于存储阵列区103的部分，并在后续工序中去除掩膜层。即掩膜层所在区域与第一电介质图案40的区域可以相同。基于此，本公开的实施例，可以利用现有的形成上述掩膜层的工艺，形成第一电介质图案40，这样，可以在不增加三维存储器1000的制作工艺的情况下，形成第一电介质图案40，降低三维存储器的制备成本。
可以理解的是，第一电介质图案40与第二半导体层50＇的刻蚀选择比不同，这样，可以以第一电介质图案40为掩膜层，去除第二半导体层50＇中位于存储阵列区103的部分(参见S300)，同时不损伤第一电介质图案40。
S300，参阅图7F，去除第二半导体层50＇中未被第一电介质图案40覆盖的部分，形成半导体图案50。即去除第二半导体层50＇中位于存储阵列区103的部分，保留第二半导体层50＇中位于引线区101和过渡区102内的部分。
其中，半导体图案50覆盖部分沟道结构30(第一沟道结构301)，并露出部分沟道结构30(初始第二沟道结构302＇)。这样，半导体图案50可以避免第一沟道结构301的功能层32被去除，进一步提升第一沟道结构301与源极层10之间的绝缘性能，降低第一沟道结构301导致栅线层22与源极层10之间会产生漏电的风险。
示例性地，可以采用诸如CMP、干法/湿法刻蚀工艺去除第二半导体层50＇。比如可以采用湿法刻蚀工艺，其中，第二电介质层60＇作为刻蚀第二半导体层50＇的刻蚀停止层。
可以理解的是，在以第一电介质图案40为掩膜，采用湿法刻蚀去除第二半导体层50＇的过程中，刻蚀液会刻蚀第二半导体层50＇靠近存储阵列区103的边缘的部分，进而在半导体图案50靠近存储阵列区103的边缘形成凹槽51。
S400，参阅图7G，去除初始第二沟道结构302＇(未被第一电介质图案40覆盖的沟道结构30)延伸至第二半导体层50＇内的部分。即去除初始第二沟道结构302＇的第二功能层34伸出叠层结构20的部分。使初始第二沟道结构302＇形成第二沟道结构302。这样，可以将第二沟道结构302的第二沟道层33漏出，便于第二沟道层33与后续形成的源极层10接触。
示例性地，可采用例如湿法刻蚀工艺去除第二电介质层60＇未被半导体图案50覆盖的部分，并同步去除第二沟道结构302的第二功能层32。可以通过选用预定的刻蚀剂使刻蚀停止于第二刻蚀停止层115。可选地，当第一半导体层70的材料与沟道结构30的沟道层132的材料相同时，例如二者均由多晶硅制备，采用例如湿法刻蚀工艺去除第二电介质层60＇还可使刻蚀停止于沟道层132，从而暴露沟道结构30的沟道层132的伸出叠层结构20的部分。
S500，在第一电介质图案40远离叠层结构20的一侧形成源极层10。
其中，源极层10覆盖第一电介质图案40、以及半导体图案50和第二沟道结构302，且与第二沟道结构302(第二沟道层33)电连接。
在一些实施例中，参阅图6D，S500形成源极层10可以包括S510和S520。
S510，参阅图7H，在第一电介质图案40远离叠层结构20的一侧形成初始源极层10＇。
初始源极层10＇的材料包括半导体材料。示例性地，半导体材料可以包括单晶硅(Si)、多晶硅、单晶锗(Ge)、III-V族化合物半导体材料、IIVI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。比如，初始源极层10＇的材料和第一半导体层70的材料可以相同，且均采用多晶硅。
S520，参阅图7I和图7J，对初始源极层10＇进行激光退火，形成源极层10。
对初始源极层10＇进行激光退火处理过程中，激光将初始源极层10＇加热，并将加热后的初始源极层10＇降温结晶。
在对初始源极层10＇进行激光退火的过程中，可能同步将第一半导体层70中位于存储阵列区103的部分(与初始源极层10＇接触的部分)进行激光退火，在初始源极层10＇和第一半导体层70的材料相同且均为多晶硅的情况下。第一半导体层70与初始源极层10＇接触的部分也进行了激光退火处理。两者形成完全相同的材料层。因此，在三维存储器1000的结构中，第一半导体层70中与源极层10接触的部分也可以认为是源极层10的一部分(如图7J)，或者也可以认为是两层相同材料叠加在一起(如图7I)。
第一电介质层40＇与初始源极层10接触，对初始源极层10＇进行激光退火处理的过程中，可能导致第一电介质层40＇温度升高。根据激光的能量不同，第一电介质层40＇的材料选择可能不同。
比如，在激光能量较高时，即第一电介质图案40的温度升高较大时，第一电介质图案40可以使用热膨胀系数与初始源极层10＇接近的材料，比如氮化硅(SiN)或者氮氧化硅(SiON)，氮化硅和氮氧化硅的膨胀系数大致为((2～3)×10^-6)/K。在在激光能量较高时，即第一电介质图案40的温度升高较小时，第一电介质图案40还可以使用膨胀系数更低的材料，比如二氧化硅(SiO2)，二氧化硅的膨胀系数大致为(0.6×10^-6)/K。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种三维存储器，其特征在于，包括：
源极层；
叠层结构，位于所述源极层的一侧，包括交替叠置的栅介质层和栅线层；
多个第一沟道结构，贯穿所述叠层结构，且与所述源极层电绝缘；
多个第二沟道结构，贯穿所述叠层结构，且与所述源极层电连接；
第一电介质图案，位于所述源极层和所述叠层结构之间，且位于所述多个第一沟道结构与所述源极层之间；所述第一电介质图案在参考面上的正投影，覆盖所述多个第一沟道结构在参考面上的正投影；所述参考面与所述叠层结构所在平面平行。
2.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器具有引线区、存储阵列区以及位于所述引线区和所述存储阵列区之间的过渡区；
所述多个第一沟道结构位于所述过渡区，所述第一沟道结构延伸至所述第一电介质图案远离所述源极层的一侧；
多个第二沟道结构，位于所述存储阵列区，所述第二沟道结构延伸至所述源极层内。
3.根据权利要求2所述的三维存储器，其特征在于，所述第一电介质图案包括位于所述过渡区的第一子图案和位于所述引线区的第二子图案；其中，所述多个第一沟道结构在所述参考面上的正投影，位于所述第一子图案在所述参考面上的正投影的范围内。
4.根据权利要求1所述的三维存储器，其特征在于，所述第一沟道结构包括：
第一沟道层，贯穿所述叠层结构，所述第一沟道层靠近所述第一电介质图案的一端伸出所述叠层结构；
第一功能层，贯穿并伸出所述叠层结构，覆盖所述第一沟道层的表面。
5.根据权利要求1所述的三维存储器，其特征在于，所述第二沟道结构包括：
第二沟道层，贯穿所述叠层结构，且伸入所述源极层，与所述源极层接触；
第二功能层，位于所述叠层结构内，覆盖所述第二沟道层位于所述叠层结构内的部分的表面。
6.根据权利要求1～5中任一项所述的三维存储器，其特征在于，所述三维存储器还包括：
半导体图案，位于所述第一电介质图案与所述叠层结构之间，所述多个第一沟道结构在所述参考面上的正投影，落入所述半导体图案在所述参考面上的正投影；所述半导体图案在所述参考面上的正投影，落入所述第一电介质图案在所述参考面上的正投影；其中，所述多个第一沟道结构延伸至所述半导体图案内。
7.根据权利要求6所述的三维存储器，其特征在于，所述三维存储器还包括：
第二电介质图案，位于所述半导体图案与所述叠层结构之间，所述第二电介质图案在所述参考面上的正投影，落入所述第一电介质图案在所述参考面上的正投影；
其中，所述第一沟道结构还贯穿所述第二电介质图案。
8.根据权利要求7所述的三维存储器，其特征在于，所述三维存储器还包括：
第一半导体层，位于所述第二电介质图案与所述叠层结构之间，且位于所述源极层与所述叠层结构之间；所述第一半导体层在所述参考面上的正投影，与所述叠层结构在所述参考面上的正投影重叠；
其中，所述多个第一沟道结构和所述多个第二沟道结构还贯穿所述第一半导体层。
9.根据权利要求1～5中任一项所述的三维存储器，其特征在于，所述三维存储器还包括：
互联层，位于所述叠层结构远离所述源极层的一侧；
其中，所述第一沟道结构与所述互联层电绝缘，所述第二沟道结构与所述互联层电连接。
10.根据权利要求1～5中任一项所述的三维存储器，其特征在于，所述第一电介质图案的材料包括氮化硅、氮氧化硅和氧化硅中的至少一种。
11.根据权利要求1～5中任一项所述的三维存储器，其特征在于，所述三维存储器还包括：
多个第三沟道结构，贯穿所述叠层结构，延伸至所述电介质图案远离所述源极层的一侧；第三沟道结构包括绝缘材料。
12.一种三维存储器的制备方法，其特征在于，包括：
制作半导体结构；所述半导体结构包括第二半导体层、设置于所述第二半导体层上的叠层结构、以及贯穿所述叠层结构并延伸至所述第二半导体层内的多个第一沟道结构和多个初始第二沟道结构；其中，所述初始第二沟道结构包括第二沟道层及覆盖所述第二沟道层表面的初始第二功能层；
在所述第二半导体层远离所述叠层结构的一侧形成第一电介质图案；所述第一电介质图案在所述叠层结构上的正投影，覆盖所述多个第一沟道结构；
去除所述第二半导体层未被所述第一电介质图案覆盖的部分，形成半导体图案；所述半导体图案露出所述多个初始第二沟道结构；
去除所述初始第二功能层延伸至所述第二半导体层内的部分，形成第二沟道结构；
在所述第一电介质图案远离所述叠层结构的一侧形成源极层；所述源极层覆盖所述第一电介质图案、以及所述多个第二沟道结构，且与所述多个第二沟道结构电连接。
13.根据权利要求12所述的制备方法，其特征在于，所述半导体结构具有引线区、存储阵列区以及位于所述引线区和所述存储阵列区之间的过渡区；所述形成第一电介质图案包括：
在所述第二半导体层远离所述叠层结构的一侧形成第一电介质层；所述第一电介质层位于所述引线区、所述存储阵列区和所述过渡区；
去除所述第一电介质层中位于所述存储阵列区的部分，形成所述第一电介质图案。
14.根据权利要求12所述的制备方法，其特征在于，所述在所述第一电介质图案远离所述叠层结构的一侧形成源极层包括：
在所述第一电介质图案远离所述叠层结构的一侧形成初始源极层，所述初始源极层的材料包括半导体材料；
对所述初始源极层进行激光退火，形成所述源极层。
15.一种存储系统，其特征在于，包括：
三维存储器，所述三维存储器为如权利要求1～11中任一项所述的三维存储器；
控制器，耦合至所述三维存储器，以控制所述三维存储器存储数据。
16.一种电子设备，其特征在于，包括如权利要求15所述的存储系统。
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