CN118215299A - 半导体结构、三维存储器及其制备方法、存储系统 - Google Patents

Abstract

本公开提供了一种半导体结构、三维存储器及其制备方法、存储系统、电子设备，涉及半导体芯片技术领域，以提高半导体结构的稳定性，提升产品良率。半导体结构包括堆叠结构、支撑层、沟道结构和虚拟沟道结构。堆叠结构包括交替层叠的多层第一介质层和多层栅极层，且堆叠结构具有相对设置的第一侧和第二侧。支撑层设置于堆叠结构的第一侧。沟道结构贯穿堆叠结构。虚拟沟道结构贯穿堆叠结构和至少部分支撑层。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

半导体结构、三维存储器及其制备方法、存储系统

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构、三维存储器及其制备方法、存储系统、电子设备。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的三维存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。其中，如何提高三维存储器的生产良率是目前需要解决的问题。

发明内容

本公开的实施例提供一种半导体结构、三维存储器及其制备方法、存储系统、电子设备，以提高半导体结构的稳定性，提升产品良率。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种半导体结构。所述半导体结构包括堆叠结构、支撑层、沟道结构和虚拟沟道结构。所述堆叠结构包括交替层叠的多层第一介质层和多层栅极层。所述堆叠结构具有相对设置的第一侧和第二侧。所述支撑层设置于所述堆叠结构的第一侧。所述沟道结构贯穿所述堆叠结构。所述虚拟沟道结构贯穿所述堆叠结构和至少部分所述支撑层。

本公开的上述实施例提供的半导体结构，在对沟道结构伸出堆叠结构的部分进行回刻，以暴露第一半导体沟道层的过程中，支撑层可以对虚拟沟道结构伸出堆叠结构的部分起到保护以及提供支撑的作用，故可以避免虚拟沟道结构坍塌，提高半导体结构的稳定性，提升产品良率。

在一些实施例中，所述虚拟沟道结构的一端被所述支撑层包覆。

在一些实施例中，所述支撑层与所述沟道结构无交叠。

在一些实施例中，所述半导体结构具有存储区和连接区。所述支撑层位于所述连接区。

在一些实施例中，所述支撑层包括间隔设置的多个支撑部，每个所述支撑部包覆一个所述虚拟沟道结构的端部。

在一些实施例中，所述沟道结构的一端从所述堆叠结构的第一侧的表面伸出，且所述沟道结构伸出所述堆叠结构的长度大于或等于虚拟沟道结构伸出所述堆叠结构的长度。

在一些实施例中，所述半导体结构还包括第二介质层，所述第二介质层设置于所述支撑层和所述堆叠结构之间，且所述第二介质层向参考面的正投影，与所述支撑层向所述参考面的正投影至少部分交叠。所述参考面为所述堆叠结构的第一侧的表面所在的平面。

在一些实施例中，所述支撑层的材料包括绝缘材料。

在一些实施例中，所述沟道结构包括第一存储功能层和第一半导体沟道层。所述第一存储功能层由所述堆叠结构的上表面，贯穿至所述堆叠结构的第一侧的表面。所述第一半导体沟道层贯穿所述堆叠结构，且一端从所述堆叠结构的第一侧的表面伸出。

和/或，所述虚拟沟道结构包括第二存储功能层和第二半导体沟道层。所述第二存储功能层贯穿所述堆叠结构，且一端从所述堆叠结构的第一侧的表面伸出，被所述支撑层包覆。所述第二半导体沟道层贯穿所述堆叠结构，且一端从所述堆叠结构的第一侧的表面伸出，被所述第二存储功能层包覆。

另一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体结构以及外围器件，所述外围器件与所述半导体结构耦接。

在一些实施例中，所述三维存储器还包括源极层，所述源极层设置于所述半导体结构远离所述外围器件的一侧。所述源极层包覆所述沟道结构的第一半导体沟道层伸出所述堆叠结构的第一侧的表面的部分，且覆盖所述支撑层。

在一些实施例中，所述源极层的厚度均一。

在一些实施例中，所述源极层远离所述半导体结构的表面与参考面平行；所述参考面为所述堆叠结构的第一侧的表面所在的平面。

在一些实施例中，所述三维存储器还包括第一层间绝缘层、连接柱、沟道触点和绝缘间隔层。所述第一层间绝缘层设置于所述源极层远离所述半导体结构的一侧。所述连接柱贯穿所述第一层间绝缘层与所述源极层连接。所述沟道触点设置于所述第一层间绝缘层远离所述半导体结构的一侧；所述沟道触点与所述连接柱连接。所述绝缘间隔层设置于所述第一层间绝缘层远离所述半导体结构的一侧，且环绕所述沟道触点。

又一方面，提供一种三维存储器的制备方法。所述三维存储器的制备方法包括：形成衬底；所述衬底包括第一子部和第二子部，所述第一子部的厚度小于所述第二子部的厚度。在所述第一子部上形成支撑层。形成中间半导体结构；所述中间半导体结构包括堆叠结构、沟道结构和虚拟沟道结构；所述堆叠结构包括交替层叠的多层第一介质层和多层栅极层，且设置于所述衬底上；所述沟道结构贯穿所述堆叠结构；所述支撑层位于所述堆叠结构和所述衬底之间，且与所述沟道结构无交叠；所述虚拟沟道结构贯穿所述堆叠结构和至少部分所述支撑层。将所述中间半导体结构与外围器件耦合。去除所述衬底。

在一些实施例中，所述形成衬底，包括：去除所述衬底位于所述连接区的部分，使得所述衬底位于所述连接区的部分的厚度，小于位于所述存储区的部分的厚度。所述衬底保留在所述连接区的部分形成所述第一子部，保留在所述存储区的部分形成所述第二子部。

在一些实施例中，所述形成衬底，包括：去除所述衬底位于设定区域的部分，使得所述衬底位于所述设定区域的部分的厚度，小于其他区域的厚度。所述设定区域位于所述连接区，且所述设定区域包括间隔设置的多个子设定区域。所述衬底保留在所述设定区域的部分形成所述第一子部，保留在所述设定区域外的部分形成所述第二子部。

在一些实施例中，所述在所述衬底上形成中间半导体结构，包括：在所述衬底上形成初始堆叠结构；所述初始堆叠结构包括交替层叠的多层第一介质层和多层第三介质层。同步刻蚀所述初始堆叠结构、所述衬底和所述支撑层，形成贯穿所述初始堆叠结构的沟道孔和虚拟沟道孔；所述同步刻蚀中，对所述衬底的刻蚀速率大于对所述支撑层的刻蚀速率。形成沟道结构和虚拟沟道结构。形成贯穿初始堆叠结构的栅线缝隙。经由栅线缝隙，将部分第三介质层置换为栅极层。

又一方面，提供一种存储系统，包括如上所述的三维存储器以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。

又一方面，提供一种电子设备，包括如上所述的存储系统。

可以理解地，本公开的上述实施例提供的半导体结构的制备方法、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的一种三维存储器的剖视图；

图2为根据一些实施例的另一种三维存储器的剖视图；

图3为图1中三维存储器的一个存储单元串的截面图；

图4为图3中存储单元串的等效电路图；

图5A为根据一些实施例的一种半导体结构的俯视图；

图5B为根据一些实施例的另一种半导体结构的俯视图；

图6A为图5A中沿剖面线A-A＇的一种剖视图；

图6B为图5A中沿剖面线A-A＇的另一种剖视图；

图7A～图14B为根据一些实施例的一种三维存储器的制备方法的制备步骤图；

图15～图17为根据一些实施例的一种三维存储器的制备方法的流程图；

图18为根据一些实施例的存储系统的框图；

图19为根据另一些实施例的存储系统的框图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。

图1为根据一些实施例的一种三维存储器的剖视图，图2为根据一些实施例的另一种三维存储器的剖视图，图3为图1中三维存储器的一个存储单元串的截面图，图4为图3中存储单元串的等效电路图。

在图1中，三维存储器10在X-Y平面中延伸，第一方向X和第二方向Y例如是半导体结构100所在的平面(例如源极层SL所在的平面)中的两个正交方向：参阅图1和图3，第一方向X可以为字线WL0～WL3的延伸方向，第二方向Y可以为位线BL的延伸方向。第三方向Z垂直于半导体结构100所在的平面，即垂直于X-Y平面。

如本公开所使用的，一个部件是在三维存储器10的另一部件(例如层、结构或器件)“上”、“上方/上侧”还是“下方/下侧”，是当衬底190(参见图12)或源极层SL在第三方向Z上位于半导体结构100的最低平面中时，在第三方向Z上相对于半导体结构100的衬底190(参见图12)或源极层SL确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。

其中，为了更清楚地示出器件的结构，在图1中，展示了存储区C的视图和连接区S的视图，存储区C的视图基于左侧坐标系，连接区S的视图基于右侧坐标系，即存储区C的视图展示了三维存储器10的存储区C沿Y方向的截面结构，连接区S的视图展示了三维存储器10的连接区S沿X方向的截面结构。

参见图1，本公开的一些实施例提供了一种三维存储器10。三维存储器10可以包括半导体结构100。

示例性地，参见图1，三维存储器10还可以包括与半导体结构100耦接源极层SL，以及与半导体结构100耦接的外围器件200。外围器件200可以设置在半导体结构100的远离源极层SL的一侧。

在一些示例中，如图1所示，源极层SL远离半导体结构100的表面与参考面平行。其中，参考面为堆叠结构110的第一侧的表面所在的平面。堆叠结构110的第一侧的表面为堆叠结构110远离外围器件200的表面。

在另一些示例中，如图2所示，源极层SL的厚度均一，因此源极层SL随着半导体结构100的靠近源极层SL的表面高低起伏，源极层SL远离半导体结构100的表面具有与半导体结构100的靠近源极层SL的表面相类似的形貌。

上述源极层SL的材料可以包括半导体材料，半导体材料可以包括单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。源极层SL可以部分或全部被掺杂。示例性地，源极层SL可以包括掺杂区，掺杂区由P型掺杂剂掺杂。源极层SL还可以包括非掺杂区。

其中，外围器件200可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如栅线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(Programmable Logic Device，简称PLD)或存储电路(例如静态随机存取三维存储器(Static Random-Access Memory，简称SRAM))。

在一些实施例中，参见图1和图2，三维存储器10还可以包括第一层间绝缘层510和连接柱511，第一层间绝缘层510设置于源极层SL远离半导体结构100的一侧，连接柱511贯穿第一层间绝缘层510，且与源极层SL连接。

上述第一层间绝缘层510的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。

上述连接柱511的材料可以为导电材料，导电材料可以包括钨、钴、铜、铝、以及金属硅化物中的至少一种，还可以为其他合适的材料。

如图1和图2所示，三维存储器10还可以包括绝缘间隔层520和沟道触点521，绝缘间隔层520和沟道触点521均设置于第一层间绝缘层510远离半导体结构100的一侧。

其中，沟道触点521与连接柱511连接，以实现与源极层SL相接触的沟道结构130电连接。沟道触点521可作为三维存储器10的阵列共源极(源极层SL)的拾取区(Pick upArea)。以这种方式设置，阵列共源极(源极层SL)从半导体结构100远离外围器件200的一侧引出，有利于节省存储空间。

此外，绝缘间隔层520环绕沟道触点521，以降低沟道触点521在接收和传输信号时与其他信号产生串扰的风险。

上述绝缘间隔层520的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。

上述沟道触点521的材料可以为导电材料，导电材料可以包括钨、钴、铜、铝、以及金属硅化物中的至少一种，还可以为其他合适的材料。

在一些实施例中，如图1所示，外围器件200可以包括基板201、设置在基板201上的外围电路以及设置在基板201上的外围互联层203。外围电路可以包括晶体管202。

其中，基板201的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。

外围互联层203与晶体管202耦接，以实现在晶体管202与外围互联层203之间传输电信号。外围互联层203可以包括一个或多个第二层间绝缘层204，还可以包括一个或多个第一互联导体层205，不同第一互联导体层205之间可以通过触点耦接。

上述第一互联导体层205和触点的材料可以为导电材料，导电材料可以包括钨、钴、铜、铝、以及金属硅化物中的至少一种，还可以为其他合适的材料。

上述第二层间绝缘层204的材料为绝缘材料，绝缘材料可以包括氧化硅、氮化硅、以及高介电常数绝缘材料中的至少一种，也可以是其他合适的材料。

参见图1，半导体结构100可以包括阵列设置的存储单元串400(在本文中被称为“存储单元串”，例如NAND存储单元串)。源极层SL可以与多个存储单元串400的源端耦接。

具体地，参见图3和图4，存储单元串400可以包括多个晶体管T，一个晶体管T(例如图4中的T1～T6)可以被设置为一个存储单元，这些晶体管T连接在一起，形成了存储单元串400。一个晶体管T(例如每个晶体管T)可以由第一半导体沟道层131和围绕该第一半导体沟道层131的一个栅极G形成。其中，该栅极G被配置为控制该晶体管T的导通状态。

需要说明的是，图1、图2和图3中晶体管的数目仅是示意性的，本公开实施例提供的半导体结构100的存储单元串400还可以包括其他数量的晶体管，例如4、16、32、64。

参阅图3和图4，沿第三方向Z，多个栅极G中位于最下方的栅极(例如多个栅极G中最靠近源极层SL的栅极)可以被构造为源端选择栅SGS，源端选择栅SGS被配置为控制晶体管T6的导通状态，进而控制存储单元串400中一个源端通道的导通状态。

参阅图3和图4，沿第三方向Z，多个栅极G中位于最上方的栅极(例如多个栅极G中最远离源极层SL的栅极)可以被构造为漏端选择栅SGD，漏端选择栅SGD被配置为控制晶体管T1的导通状态，进而控制存储单元串400中一个漏端通道的导通状态。

参阅图3和图4，沿第三方向Z，多个栅极G中位于中间的栅极可以被构造为多条字线WL，例如包括字线WL0、字线WL1、字线WL2、字线WL3。通过在字线WL上写入不同的电压，可以完成存储单元串400中各个存储单元(例如晶体管T)的数据写入、读取和擦除。

在一些实施例中，参见图1，半导体结构100还可以包括阵列互联层300。阵列互联层300可以与存储单元串400耦接。

如图1、图3和图4所示，阵列互联层300可以包括存储单元串400的漏端(即位线BL)，漏端可以与至少一个存储单元串400中各个晶体管T的半导体沟道241耦接。

示例性地，如图1和图3所示，阵列互联层300可以包括一个或多个第三层间绝缘层310，还可以包括通过这些第三层间绝缘层310相互绝缘的多个触点，触点例如包括与位线触点BL-CNT，与位线BL耦接；漏端选择栅触点SGD-CNT，与漏端选择栅SGD耦接。

上述第三层间绝缘层310的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。

如图1和图3所示，阵列互联层300还可以包括一个或多个第二互联导体层320。第二互联导体层320可以包括多条连接线，例如位线BL，以及与字线WL0～WL3耦接的字线连接线。

上述第二互联导体层320和触点的材料可以为导电材料，导电材料可以包括钨、钴、铜、铝、以及金属硅化物中的至少一种，还可以为其他合适的材料。

其中，如图1所示，上述外围互联层203可以与阵列互联层300耦接，以使半导体结构100和外围器件200耦接。

这里，由于外围互联层203与阵列互联层300耦接，因此，外围器件200中的外围电路可以与半导体结构100中的存储单元串400耦接，以实现外围电路与存储单元串400之间电信号的传输。

在一些可能的实现方式中，参见图1和图2，在外围互联层203和阵列互联层300之间可以设置有粘结界面500，通过粘结界面500，外围互联层203和阵列互联层300可以相互粘接且耦接。

随着3D NAND层数增加，沟道孔的刻蚀的工艺难度越来越大。相关技术中，采用低温刻蚀工艺进行沟道孔和虚拟沟道孔的刻蚀，并在沟道孔内形成沟道结构及虚拟沟道结构。

但是，采用低温刻蚀工艺刻蚀的虚拟沟道孔的深度比沟道孔的深度深，即虚拟沟道结构伸出堆叠结构的长度，大于沟道结构伸出堆叠结构的长度。在对沟道结构和虚拟沟道结构伸出堆叠结构的部分进行回刻时，虚拟沟道结构容易坍塌，导致三维存储器的良率下降。

基于此，本公开的一些实施例提供的半导体结构100，参阅图5A和图6A，包括堆叠结构110、支撑层120、沟道结构130和虚拟沟道结构140。

如图6A所示，堆叠结构110包括多层交替设置的第一介质层111和栅极层112。其中，堆叠结构110具有相对设置的第一侧和第二侧，第一侧和第二侧为堆叠结构100在堆叠方向上相对的两侧。

上述第一介质层111的材料可以包括绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。

参阅图6A，上述栅极层112包括导电层1121，导电层1121的材料可以包括导电材料，导电材料可以包括钨、钴、铜、铝、掺杂硅、硅化物中的至少一种。

在一些实施例中，如图6A所示，栅极层112还可以包括金属化合物层1122，金属化合物层1122包覆导电层1121，金属化合物层1122，用于提高导电层1121与第一介质层111之间的附着力。其中，金属化合物层1122的材料包括氮化钛、氮化钽、碳化钨中的至少一种。

在一些实施例中，如图6A所示，栅极层112还可以包括第三介质层1123，第三介质层1123包覆金属化合物层1122，以降低存储单元串400(参见图2)中的电荷流向导电层1121的风险。其中，第三介质层1123的介电常数值大于或等于7。示例性地，第三介质层1123的材料包括氧化铝、氧化铪和氧化钽中的至少一种。

如图6A所示，沟道结构130贯穿堆叠结构110。示例性地，沟道结构130可以贯穿堆叠结构110，且一端从堆叠结构110的第一侧的表面伸出。

其中，如图6A所示，沟道结构130例如可以包括第一半导体沟道层131和第一存储功能层132，第一存储功能层132环绕第一半导体沟道层131设置。

上述第一半导体沟道层131的材料包括半导体材料，半导体材料可以包括单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。

参阅图3，上述第一存储功能层132例如可以包括阻挡层1321、电荷捕获层1322和隧穿层1323，阻挡层1321、电荷捕获层1322、隧穿层1323以及第一半导体沟道层131的材料可分别为氧化硅、氮化硅、氧化硅以及多晶硅，以形成“ONOP”结构。

需要说明的是，第一介质层111和第一存储功能层132中的阻挡层1321的材料可以不同，也可以相同。示例性地，第一介质层111和第一存储功能层132中的阻挡层1321的材料相同。例如，第一介质层111和第一存储功能层132中的阻挡层1321的材料均为氧化硅。

其中，如图6A所示，上述第一存储功能层132由堆叠结构的上表面，贯穿至堆叠结构110的第一侧的表面。第一半导体沟道层131贯穿堆叠结构110，且一端从堆叠结构110的第一侧的表面伸出。

此时，参阅图1，上述源极层SL包覆沟道结构130的第一半导体沟道层131伸出堆叠结构110的第一侧的表面的部分。

在一些实施例中，参阅图6A，沟道结构130还可以包括第一沟道填充层133，第一沟道填充层133设置于第一半导体沟道层131远离第一存储功能层132的一侧，以提供机械支撑作用。

上述第一沟道填充层133的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。

如图6A所示，支撑层120设置于堆叠结构110的第一侧。这里，参阅图1，上述源极层SL还覆盖支撑层120。

示例性地，参阅图5A、图5B和图6A，支撑层120与沟道结构130无交叠。例如，半导体结构100具有存储区C和连接区S，支撑层120位于连接区S。

需要说明的是，如图5A所示，连接区S可以位于存储区C的外周，如图5B所示，也可以位于相邻的存储区C之间，本公开实施例在此不做限定。

在一些实施例中，如图6A所示，支撑层120可以为连续膜层结构，即支撑层120覆盖整个连接区S。以这种方式设置，支撑层120的结构简单，便于制备。

在另一些实施例中，如图6B所示，支撑层120可以包括间隔设置的多个支撑部121。以这种方式设置，支撑层120占用的区域小，利于小尺寸的半导体结构100的设计。

上述支撑层120的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。

需要说明的是，支撑层120、第一介质层111和第一存储功能层132中的阻挡层1321的材料可以不同，也可以相同。示例性地，支撑层120、第一介质层111和第一存储功能层132的材料相同。例如，支撑层120、第一介质层111和第一存储功能层132的材料均为氧化硅。

如图6A所示，虚拟沟道结构140贯穿堆叠结构110和至少部分支撑层120。

在一些示例中，虚拟沟道结构140贯穿堆叠结构110和支撑层120，且虚拟沟道结构140从支撑层120远离堆叠结构110的表面伸出。此时，上述源极层SL还包覆虚拟沟道结构140伸出支撑层120远离堆叠结构110的表面的部分。

在另一些示例中，如图6A所示，虚拟沟道结构140贯穿堆叠结构110和部分支撑层120，即，虚拟沟道结构140的一端被支撑层120包覆。

其中，沟道结构130伸出堆叠结构110的长度，大于或等于虚拟沟道结构140伸出堆叠结构110的长度。

此外，支撑层120远离堆叠结构110的表面与堆叠结构110的第一侧的表面之间距离，可以大于沟道结构130伸出堆叠结构110的第一侧的表面的长度，也可以小于或等于沟道结构130伸出堆叠结构110的第一侧的表面的长度。例如，支撑层120远离堆叠结构110的表面与堆叠结构110的第一侧的表面之间距离，小于或等于沟道结构130伸出堆叠结构110的第一侧的表面的长度，以避免增设支撑层120而导致三维存储器10的尺寸增大。

在这种情况下，在对沟道结构130伸出堆叠结构110的部分进行回刻，以暴露第一半导体沟道层131的过程中，支撑层120可以对虚拟沟道结构140伸出堆叠结构110的部分起到保护以及提供支撑的作用，故可以避免虚拟沟道结构140坍塌，提高半导体结构的稳定性，提升产品良率。

其中，如图6A所示，虚拟沟道结构140例如可以包括第二半导体沟道层141和第二存储功能层142，第二存储功能层142环绕第二半导体沟道层141设置。

需要说明的是，上述第二半导体沟道层141的材料例如可以与第一半导体沟道层131相同，本公开实施例在此不做赘述。第二存储功能层142的结构及材料例如可以与第一存储功能层132相同，本公开实施例在此不做赘述。

其中，如图6A所示，上述第二存储功能层142贯穿堆叠结构110，且一端从堆叠结构110的第一侧的表面伸出，被支撑层120包覆。第二半导体沟道层141贯穿堆叠结构110，且一端从堆叠结构110的第一侧的表面伸出，被第二存储功能层142包覆。

在一些实施例中，参阅图6A，虚拟沟道结构140还可以包括第二沟道填充层143，第二沟道填充层143设置于第二半导体沟道层141远离第二存储功能层142的一侧，以提供机械支撑作用。

需要说明的是，上述第二沟道填充层143的材料例如可以与第一沟道填充层133相同，本公开实施例在此不做赘述。

在一些实施例中，参阅图6A，半导体结构100还包括第二介质层150，第二介质层150设置于支撑层120和堆叠结构110之间，且第二介质层150向参考面的正投影，与支撑层120向参考面的正投影至少部分交叠。例如，第二介质层150向参考面的正投影，与支撑层120向参考面的正投影完全交叠。

上述第二介质层150的材料包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。

需要说明的是，第一介质层111、第二介质层150、支撑层120和第二存储功能层142中的阻挡层的材料可以不同，也可以相同。示例性地，第一介质层111、第二介质层150、支撑层120和第二存储功能层142中的阻挡层的材料相同。例如，第一介质层111、第二介质层150、支撑层120和第二存储功能层142中的阻挡层的材料均为氧化硅。

在一些实施例中，参阅图6A，连接区S的堆叠结构110还包括多层第三介质层113，多层第三介质层113与多层第一介质层111交替设置。即，第三介质层113位于连接区S，栅极层112和第三介质层113同层设置，且栅极层112至少位于存储区C，例如，栅极层112从存储区C部分延伸至连接区S。

在此基础上，如图6A所示，半导体结构100还包括接触柱180，接触柱180贯穿部分堆叠结构110，且与栅极层112连接，以将栅极层112引出。

需要说明的是，每个栅极层112均通过一个接触柱180与相应的字线连接线电连接，即每个栅极层112与一个接触柱180对应连接。

其中，接触柱180包括第一导电部181和第二导电部182，第一导电部181贯穿部分堆叠结构110，第二导电部182与栅极层112同层设置，且第二导电部182与栅极层112和第一导电部181连接。在这种情况下，可以降低蚀刻用于引出栅极层112的接触孔(接触柱180所在的区域)的工艺难度。

在一些实施例中，参阅图6A，半导体结构100还包括栅线隔离结构170，栅线隔离结构170贯穿堆叠结构110，并将堆叠结构110划分成至少一个存储块。

其中，栅线隔离结构170包括绝缘隔离部171。

上述绝缘隔离部171的材料包括绝缘材料，绝缘材料例如可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。

在此基础上，如图6A所示，栅线隔离结构170还可以包括中间填充层172。绝缘隔离部171内侧留有空腔，中间填充层172填充空腔，以提供机械支撑作用。

需要说明的是，中间填充层172的材料可以为导电材料，也可以为绝缘材料，本公开在此不做具体限定。

基于此，本公开的实施例还提供了一种三维存储器的制备方法，如图15所示，该制备方法包括S100～S500。

S100：参阅图7A和图7B，形成衬底190。

上述步骤中，如图7A和图7B所示，衬底190包括第一子部1910和第二子部1920，第一子部1910的厚度小于第二子部1920的厚度。

在一些实施例中，如图7A所示，衬底190包括第一半导体层193。

上述第一半导体层193的材料包括半导体材料，半导体材料可以包括单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。

在另一些实施例中，如图7B所示，衬底190可以是复合衬底。

示例性地，如图7B所示，衬底190可以包括基底191，及在基底191上依次形成第四介质层192和第一半导体层193。上述堆叠结构110形成于衬底190的第一半导体层193的一侧。此时，第一半导体层193例如可以包括第一子部1910和第二子部1920，第一子部1910的厚度小于第二子部1920的厚度。

上述基底191的材料可以包括单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、IIVI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。

上述第四介质层192的材料可以包括绝缘材料，绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种。

在一些实施例中，如图7A所示，第一子部1910和第二子部1920相邻设置，且第一子部1910覆盖整个连接区S。第二子部1920覆盖整个存储区C。

在这种情况下，S100可以包括：如图7A所示，去除衬底190位于连接区S的部分，使得衬底190位于连接区S的部分的厚度，小于位于存储区C的部分的厚度。衬底190保留在连接区S的部分形成第一子部1910，保留在存储区C的部分形成第二子部1920。

在一些示例中，可以通过涂布、曝光、显影工艺在衬底190的上表面形成光阻图案。然后，基于光阻图案，通过干法/湿法刻蚀工艺刻蚀衬底190位于连接区S的部分，使得衬底190位于连接区S的部分的厚度，小于位于存储区C的部分的厚度。例如，采用湿法刻蚀工艺，各向同性刻蚀衬底190位于连接区S的部分。最后，采用剥离液将光阻图案剥离。

在另一些示例中，可以通过等离体子注入工艺对衬底190位于连接区S的部分进行离子掺杂。然后，同步刻蚀衬底190位于存储区C和连接区S的部分，使得衬底190位于连接区S的部分的厚度，小于位于存储区C的部分的厚度。这里，在同步刻蚀中，对衬底190位于连接区S的刻蚀速率，大于对衬底190位于存储区C的刻蚀速率。

在另一些实施例中，如图7B所示，第一子部1910的数量为多个，多个第一子部1910间隔设置，且均位于连接区S。第二子部1920覆盖整个存储区，且延伸至连接区S。在连接区S第二子部1920环绕第一子部1910。

在这种情况下，S100可以包括：如图7B所示，去除衬底190位于设定区域的部分，使得衬底190位于设定区域的部分的厚度，小于其他区域的厚度。衬底190保留在设定区域的部分形成第一子部1910，保留在设定区域外的部分形成第二子部1920。

需要说明的是，设定区域位于连接区S，且设定区域包括间隔设置的多个子设定区域。其中，后续工艺形成的虚拟沟道结构140中，每个虚拟沟道结构140例如可以对应位于一个子设定区域内。

在一些示例中，可以通过涂布、曝光、显影工艺在衬底190的上表面形成光阻图案。然后，基于光阻图案，通过干法/湿法刻蚀工艺刻蚀衬底190位于设定区域的部分，使得衬底190位于设定区域的部分的厚度，小于位于其他区域的部分的厚度。例如，采用湿法刻蚀工艺，各向同性刻蚀衬底190位于设定区域的部分。最后，采用剥离液将光阻图案剥离。

在另一些示例中，可以通过等离体子注入工艺对衬底190位于设定区域的部分进行离子掺杂。然后，同步刻蚀衬底190位于存储区C和连接区S的部分，使得衬底190位于设定区域的部分的厚度，小于位于其他区域的部分的厚度。这里，在同步刻蚀中，对衬底190位于设定区域的刻蚀速率，大于对衬底190位于其他区域的刻蚀速率。

S200：参阅图8A和图8B，在第一子部1910上形成支撑层120。

上述步骤中，如图8A和图8B所示，支撑层120远离衬底190的表面可以与第二子部1920的上表面齐平。

其中，可以采用化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)、原子层沉积(Atomic Layer Deposition，简称ALD)中的任一种薄膜沉积工艺形成支撑薄膜；然后，通过平坦化工艺(例如化学机械研磨)去除支撑薄膜位于第一子部1910上的部分，形成支撑层120。

S300：参阅图12，形成中间半导体结构100＇。

上述步骤中，如图12所示，中间半导体结构100＇包括堆叠结构110、沟道结构130和虚拟沟道结构140。

如图12所示，堆叠结构110包括交替层叠的多层第一介质层111和多层栅极层112。支撑层120位于堆叠结构110和衬底190之间，且与沟道结构130无交叠。沟道结构130贯穿堆叠结构110，且一端例如可以从堆叠结构110的表面伸出并延伸至衬底190内，即被衬底190包覆。虚拟沟道结构140贯穿堆叠结构110和至少部分支撑层120；例如，虚拟沟道结构140贯穿堆叠结构110，且一端从堆叠结构110的表面伸出并延伸至支撑层120内，即被支撑层120包覆。

在一些实施例中，参阅图12，堆叠结构110与衬底190以及堆叠结构110与支撑层120之间可以设置有其他功能层，堆叠结构110也可以直接设置于衬底190和支撑层120上。

示例性地，如图11所示，中间半导体结构100＇还设置有第二介质层150和第二半导体层160，第二介质层150和第二半导体层160设置于堆叠结构110与衬底190以及堆叠结构110与支撑层120之间，且第二半导体层160位于第二介质层150远离衬底190的一侧。

需要说明的是，第二介质层150可以作为刻蚀衬底190的刻蚀停止层，有助于控制去除衬底190过程中的工艺均匀性。在刻蚀沟道结构130伸出堆叠结构110的部分的过程中，第二半导体层160可以作为刻蚀停止层，有助于控制去除沟道结构130和虚拟沟道结构140伸出堆叠结构110的部分的存储功能层的工艺均匀性。

上述第二半导体层160的材料包括半导体材料，半导体材料可以包括单晶硅、多晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料。

需要说明的是，第二半导体层160和源极层SL的材料可以不同，也可以相同。示例性地，第二半导体层160和源极层SL的材料相同。例如，第二半导体层160和源极层SL的材料均为多晶硅。

在一些实施例中，参阅图16，上述S300例如可以包括S310～S350。

S310：参阅图9，在衬底190上形成初始堆叠结构110＇。

上述步骤中，如图9所示，初始堆叠结构110＇包括交替设置的多层第一介质层111和多层第三介质层113。其中，可以采用CVD、PVD和ALD中的任一种薄膜沉积工艺形成初始堆叠结构110＇。

S320：参阅图9，同步刻蚀初始堆叠结构110＇、衬底190和支撑层120，形成贯穿初始堆叠结构110＇的沟道孔CH和虚拟沟道孔DCH。

上述步骤中，如图9所示，在同步刻蚀中，对衬底190的刻蚀速率大于对支撑层120的刻蚀速率。也就是说，沟道孔CH伸出初始堆叠结构110＇的第一侧的表面的长度，大于虚拟沟道孔DCH伸出初始堆叠结构110＇的第一侧的表面的长度。

其中，可以采用干法/湿法刻蚀工艺刻蚀初始堆叠结构110＇。例如，采用湿法刻蚀工艺，各向同性刻蚀初始堆叠结构110＇，形成沟道孔CH和虚拟沟道孔DCH。

S330：参阅图10，形成沟道结构130和虚拟沟道结构140。

上述步骤中，如图9和图10所示，在沟道孔CH内形成沟道结构130，以及在虚拟沟道孔DCH内形成虚拟沟道结构140。

需要说明的是，沟道结构130和虚拟沟道结构140可以参考上文，本公开实施例在此不做赘述。

S340：参见图9和图10，形成贯穿初始堆叠结构110＇的栅线缝隙GLS。

上述步骤中，可以采用干法/湿法刻蚀工艺刻蚀初始堆叠结构110＇，形成贯穿初始堆叠结构110＇的栅线缝隙GLS。例如，采用湿法刻蚀工艺，各向同性刻蚀初始堆叠结构110＇，形成贯穿初始堆叠结构110＇的栅线缝隙GLS。

S350：参见图9和图10，经由栅线缝隙GLS，将部分第三介质层113置换为栅极层112。

上述步骤中，例如可以利用栅线缝隙GLS作为蚀刻剂通道，去除位于存储区C的第三介质层113。然后，采用CVD、PVD和ALD中的任一种薄膜沉积工艺形成栅极层112。

此外，在形成栅极层112之后，参阅图16，上述S300还包括S360。

S360：参见图10和图11，在栅线缝隙GLS内形成栅线隔离结构170。

上述步骤中，可以采用CVD、PVD和ALD中的任一种薄膜沉积工艺在栅线缝隙GLS内形成栅线隔离结构170。

需要说明的是，栅线隔离结构170可以参考上文，本公开实施例在此不做赘述。

S400：参阅图11和图12，将中间半导体结构100＇与外围器件200耦合。

上述步骤中，中间半导体结构100＇利用外围器件200的基板201提供支撑。

S500：参阅图12和图13，去除衬底190。

上述步骤中，可采用化学机械研磨、干法/湿法刻蚀工艺中的一种或多种组合去除衬底190。例如，采用湿法刻蚀工艺，去除衬底190。

在一些实施例中，在S300之后，如图17所示，上述制备方法还包括S600～S640。

S600：参阅图6A和图13，去除沟道结构130伸出堆叠结构110的部分的第一存储功能层132。

上述步骤中，可以通过干法/湿法刻蚀工艺刻蚀沟道结构130伸出堆叠结构110的部分。例如，采用湿法刻蚀工艺，各向同性刻蚀沟道结构130伸出堆叠结构110的部分，使得第一半导体沟道层131暴露。

其中，在第二介质层150的材料与第一存储功能层132中的阻挡层1321、电荷捕获层1322和隧穿层1323中任一层的材料相同时，例如，第二介质层150的材料与阻挡层1321的材料相同，在S600的过程中，还去除第二介质层150与支撑层120不重叠的部分，例如图6A中第二介质层150位于存储区C的部分。

S610：参阅图6A、图13和图14A，在堆叠结构110靠近支撑层120的一侧，对第一半导体沟道层131进行离子掺杂。

上述步骤中，可采用等离体子注入工艺将离子注入至第一半导体沟道层131，以提高源极层SL与第一半导体沟道层131之间的粘合力及导电性。该离子可以包括金属离子，例如，钨离子。

其中，如图14A所示，上述离子掺杂的深度H1例如可以小于或等于沟道结构130伸出堆叠结构110的部分远离堆叠结构110的表面，与最近的栅极层112之间的最大距离。

S620：参阅图6A和图14A，形成源极层SL。

上述步骤中，源极层SL设置于半导体结构100远离外围器件200的一侧，且包覆沟道结构130的第一半导体沟道层131伸出堆叠结构110的第一侧的表面的部分，且覆盖支撑层120。

在一些示例中，如图14A所示，源极层SL的厚度均匀。例如，可以采用化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)、原子层沉积(Atomic Layer Deposition，简称ALD)中的任一种薄膜沉积工艺形成源极层SL。

在另一些示例中，如图14B所示，源极层SL远离半导体结构100的表面与堆叠结构110靠近源极层SL的表面平行。例如，可以采用CVD、PVD和ALD中的任一种薄膜沉积工艺形成初始源极层，然后再利用平坦化工艺使初始源极层的表面平坦，形成源极层SL。

S630：参阅图1和图2，形成第一层间绝缘层510和连接柱511。

上述步骤中，第一层间绝缘层510设置于源极层SL远离半导体结构100的一侧，连接柱511贯穿第一层间绝缘层510，且与源极层SL耦接。

其中，可以采用CVD、PVD和ALD中的任一种薄膜沉积工艺形成第一层间绝缘层510，并刻蚀第一层间绝缘层510形成第一连接孔。然后，在第一连接孔内形成连接柱511。

S640：参阅图1和图2，形成绝缘间隔层520和沟道触点521。

上述步骤中，如图1和图2所示，绝缘间隔层520和沟道触点521均设置于第一层间绝缘层510远离半导体结构100的一侧。沟道触点521与连接柱511连接，以实现与源极层SL相接触的沟道结构130电连接。

其中，可以采用CVD、PVD和ALD中的任一种薄膜沉积工艺形成绝缘间隔层520，并刻蚀绝缘间隔层520形成第二连接孔。然后，在第二连接孔内形成沟道触点521。

图18为根据一些实施例的存储系统的框图。图19为根据另一些实施例的存储系统的框图。

请参见图18和图19，本公开的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20，和如上的一些实施例的三维存储器10，控制器20耦合至三维存储器10，以控制三维存储器10存储数据。

其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)封装或嵌入式多媒体卡(Embedded Multi Media Card，简称eMMC)封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(Virtual Reality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。

在一些实施例中，参见图18，存储系统1000包括控制器20和一个三维存储器10，存储系统1000可以被集成到三维存储器卡中。

其中，三维存储器卡包括PC卡(PCMCIA，个人计算机三维存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、三维存储器、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。

在另一些实施例中，参见图19，存储系统1000包括控制器20和多个三维存储器10，存储系统1000集成到固态硬盘(Solid State Drives，简称SSD)中。

在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。

在另一些实施例中，控制器20被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。

在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。

当然，控制器20还可以执行任何其他合适的功能，例如格式化三维存储器10；例如控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。

需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。

本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。

电子设备可以包括上文所述的存储系统1000，还可以包括中央处理器CPU(Central Processing Unit，中央处理器)和缓存器(cache)等中的至少一种。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：

堆叠结构，包括交替层叠的多层第一介质层和多层栅极层；所述堆叠结构具有相对设置的第一侧和第二侧；

支撑层，设置于所述堆叠结构的第一侧；

沟道结构，贯穿所述堆叠结构；

虚拟沟道结构，贯穿所述堆叠结构和至少部分所述支撑层。

2.根据权利要求1所述的半导体结构，其特征在于，所述虚拟沟道结构的一端被所述支撑层包覆。

3.根据权利要求1所述的半导体结构，其特征在于，所述支撑层与所述沟道结构无交叠。

4.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构具有存储区和连接区；所述支撑层位于所述连接区。

5.根据权利要求4所述的半导体结构，其特征在于，所述支撑层包括间隔设置的多个支撑部，每个所述支撑部包覆一个所述虚拟沟道结构的端部。

6.根据权利要求1所述的半导体结构，其特征在于，所述沟道结构的一端从所述堆叠结构的第一侧的表面伸出，且所述沟道结构伸出所述堆叠结构的长度大于或等于虚拟沟道结构伸出所述堆叠结构的长度。

7.根据权利要求1～6中任一项所述的半导体结构，其特征在于，还包括：

第二介质层，设置于所述支撑层和所述堆叠结构之间，且所述第二介质层向参考面的正投影，与所述支撑层向所述参考面的正投影至少部分交叠；所述参考面为所述堆叠结构的第一侧的表面所在的平面。

8.根据权利要求1～6中任一项所述的半导体结构，其特征在于，所述支撑层的材料包括绝缘材料。

9.根据权利要求1所述的半导体结构，其特征在于，所述沟道结构包括：

第一存储功能层，由所述堆叠结构的上表面，贯穿至所述堆叠结构的第一侧的表面；

第一半导体沟道层，贯穿所述堆叠结构，且一端从所述堆叠结构的第一侧的表面伸出；

和/或，所述虚拟沟道结构包括：

第二存储功能层，贯穿所述堆叠结构，且一端从所述堆叠结构的第一侧的表面伸出，被所述支撑层包覆；

第二半导体沟道层，贯穿所述堆叠结构，且一端从所述堆叠结构的第一侧的表面伸出，被所述第二存储功能层包覆。

10.一种三维存储器，其特征在于，包括：

半导体结构，所述半导体结构为如权利要求1～9中任一项所述的半导体结构；

外围器件，与所述半导体结构耦接。

11.根据权利要求10所述的三维存储器，其特征在于，还包括：

源极层，设置于所述半导体结构远离所述外围器件的一侧；所述源极层包覆所述沟道结构的第一半导体沟道层伸出所述堆叠结构的第一侧的表面的部分，且覆盖所述支撑层。

12.根据权利要求11所述的三维存储器，其特征在于，所述源极层的厚度均一。

13.根据权利要求11所述的三维存储器，其特征在于，所述源极层远离所述半导体结构的表面与参考面平行；所述参考面为所述堆叠结构的第一侧的表面所在的平面。

14.根据权利要求10～13中任一项所述的三维存储器，其特征在于，还包括：

第一层间绝缘层，设置于所述源极层远离所述半导体结构的一侧；

连接柱，贯穿所述第一层间绝缘层与所述源极层连接；

沟道触点，设置于所述第一层间绝缘层远离所述半导体结构的一侧；所述沟道触点与所述连接柱连接；

绝缘间隔层，设置于所述第一层间绝缘层远离所述半导体结构的一侧，且环绕所述沟道触点。

15.一种三维存储器的制备方法，其特征在于，包括：

形成衬底；所述衬底包括第一子部和第二子部，所述第一子部的厚度小于所述第二子部的厚度；

在所述第一子部上形成支撑层；

形成中间半导体结构；所述中间半导体结构包括堆叠结构、沟道结构和虚拟沟道结构；所述堆叠结构包括交替层叠的多层第一介质层和多层栅极层，且设置于所述衬底上；所述沟道结构贯穿所述堆叠结构；所述支撑层位于所述堆叠结构和所述衬底之间，且与所述沟道结构无交叠；所述虚拟沟道结构贯穿所述堆叠结构和至少部分所述支撑层；

将所述中间半导体结构与外围器件耦合；

去除所述衬底。

16.根据权利要求15所述三维存储器的制备方法，其特征在于，所述形成衬底，包括：

去除所述衬底位于所述连接区的部分，使得所述衬底位于所述连接区的部分的厚度，小于位于所述存储区的部分的厚度；所述衬底保留在所述连接区的部分形成所述第一子部，保留在所述存储区的部分形成所述第二子部。

17.根据权利要求15所述三维存储器的制备方法，其特征在于，所述形成衬底，包括：

去除所述衬底位于设定区域的部分，使得所述衬底位于所述设定区域的部分的厚度，小于其他区域的厚度；所述设定区域位于所述连接区，且所述设定区域包括间隔设置的多个子设定区域；所述衬底保留在所述设定区域的部分形成所述第一子部，保留在所述设定区域外的部分形成所述第二子部。

18.根据权利要求15所述三维存储器的制备方法，其特征在于，所述在所述衬底上形成中间半导体结构，包括：

在所述衬底上形成初始堆叠结构；所述初始堆叠结构包括交替层叠的多层第一介质层和多层第三介质层；

同步刻蚀所述初始堆叠结构、所述衬底和所述支撑层，形成贯穿所述初始堆叠结构的沟道孔和虚拟沟道孔；所述同步刻蚀中，对所述衬底的刻蚀速率大于对所述支撑层的刻蚀速率；

形成沟道结构和虚拟沟道结构；

形成贯穿初始堆叠结构的栅线缝隙；

经由栅线缝隙，将部分第三介质层置换为栅极层。

19.一种存储系统，其特征在于，包括：

三维存储器，所述三维存储器为如权利要求10～14中任一项所述的三维存储器；

控制器，耦合至所述三维存储器，以控制所述三维存储器存储数据。

20.一种电子设备，其特征在于，包括如权利要求19所述的存储系统。