CN111490014A - 触点图案化的方法 - Google Patents

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Abstract

本申请案涉及用于触点图案化的方法。本发明描述与将感测线触点上方的材料图案化相关的方法、设备及系统。实例方法包含在衬底上的半导体结构上方与感测线方向成角度地形成感测线触点图案，其中沿着第一感测线列中的感测线触点与第二感测线列中的感测线触点之间的路径形成与所述感测线方向所成的所述角度。所述实例方法进一步包含去除掩模材料的对应于所述感测线触点图案的一部分以形成感测线触点。

Description

触点图案化的方法
技术领域
本发明一般来说涉及半导体装置及方法，且更特定来说涉及将材料图案化。
背景技术
存储器装置通常经提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)及快闪存储器以及其它存储器。一些类型的存储器装置可为非易失性存储器(例如，ReRAM)且可用于需要高存储器密度、高可靠性及低电力消耗的宽广范围的电子应用。与在失去电力的情况下保持其所存储状态的非易失性存储器单元(例如，快闪存储器单元)相反，易失性存储器单元(例如，DRAM单元)需要电力来保持其所存储数据状态(例如，经由刷新过程)。然而，各种易失性存储器单元(例如DRAM单元)可比各种非易失性存储器单元(例如快闪存储器单元)更快地操作(例如，编程、读取、擦除等)。
发明内容
在一个方面中，本申请案提供一种方法，其包括：在衬底上的半导体结构上方与感测线方向成角度地形成感测线触点图案，其中沿着第一感测线列中的感测线触点的作用区与第二感测线列中的感测线触点的作用区之间的路径形成与所述感测线方向所成的所述角度；及去除掩模材料的对应于所述感测线触点图案的一部分以形成感测线触点。
在另一方面中，本申请案提供一种方法，其包括：在衬底上的半导体结构的感测线触点的作用区上方形成掩模材料；沿着感测线触点的作用区的路径与感测线方向成角度地将所述材料图案化；及使用第一蚀刻来去除所述材料的对应于感测线触点的作用区的图案的一部分以形成感测线触点。
在又一方面中，本申请案提供一种方法，其包括：在衬底上的半导体结构的位线(BL)触点的作用区及电容器单元(CC)触点的作用区上方沉积掩模材料；沿着BL触点的作用区的路径与BL方向成角度地将所述材料图案化；及蚀刻所述材料的对应于BL触点的作用区的图案的一部分。
附图说明
图1到6图解说明根据本发明的若干个实施例在用于将感测线触点的作用区上方的材料图案化的实例制作序列中的各种时间点处实例存储器装置的一部分的俯视图。
图7到9是根据本发明的若干个实施例的用于将感测线触点的作用区上方的材料图案化的实例方法的流程图。
图10是根据本发明的若干个实施例包含至少一个存储器系统的计算系统的功能框图。
图11图解说明包含根据本发明的若干个实施例形成的到感测线的感测线触点的存储器装置的半导体结构的实例的一部分的横截面图。
具体实施方式
存储器装置(例如，包含易失性或非易失性存储器单元的那些存储器装置)上的各种类型的半导体结构可包含可形成到半导体材料中以在其上产生用于后续半导体处理步骤的开口的直线沟槽及/或圆形、正方形、椭圆形等空腔。各种材料可使用化学气相沉积(CVD)、等离子体沉积等来沉积，且使用光学光刻技术图案化，掺杂且使用气体蚀刻、湿式蚀刻及/或干式蚀刻过程来蚀刻以在衬底上形成半导体结构。此些开口可含纳贡献于数据存取、存储及/或处理或者贡献于存储器装置上的各种支撑结构的各种材料或与所述各种材料相关联。作为实例，电容器材料可沉积到这些开口中以提供数据存取、存储及/或处理。
随着设计规则按比例缩小到较小尺寸，在相邻存储器单元之间图案化、蚀刻及形成触点的余裕变得更困难。举例来说，以较小尺寸进行蚀刻以形成此开口可需要精确图案化技术。可将掩模材料沉积于衬底上。可使用光学光刻技术来将掩模材料图案化。在一些实例中，可使用双倍间距光学光刻来将掩模材料图案化。掩模材料可经历双倍间距光学光刻的多个循环，这可在掩模材料上产生交叉图案，其中交叉图案在感测线触点处相交。
本发明包含关于通过与感测线方向成角度地将用于感测线触点形成的掩模材料图案化而向感测线触点的作用区形成开口的方法、设备及系统。本文中所描述的方法的实例包含将掩模材料沉积于衬底上方。实例方法进一步包含图案化及蚀刻经遮蔽材料以将作用区暴露于感测线触点。
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。如本文中所使用，“若干个”某物可指代一或多个此类事物。举例来说，若干个电容器可指至少一个电容器。
本文中的图遵循其中第一个数字或前几个数字对应于图式图编号且其余数字识别图式中的元件或组件的编号惯例。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，在图2中参考编号202可参考元件“02”，且在图3中类似元件可参考为302。
图1图解说明根据本发明的若干个实施例在用于将感测线触点的作用区上方的材料图案化的实例半导体制作序列中的特定阶段处实例存储器装置101的一部分的俯视图。在对应于制作序列中已执行的各种处理活动的时间点100处展示图1中所图解说明的制作序列。
可在存储器装置101的衬底104上方形成掩模材料102。形成于衬底104上的半导体结构可包含实例存储器阵列中的存取装置(例如，晶体管)及存储节点(例如，电容器单元)。动态随机存取存储器(DRAM)阵列是可由通过对晶片上的衬底的半导体制作过程制作的半导体结构形成的一种形式的实例存储器阵列。存储器阵列可具有在行与列的交叉点处形成存储器单元的存取装置及存储节点的阵列。存取线(例如，字线(WL))可用于激活存取装置(例如，金属氧化物半导体场效晶体管(MOSFET))以存取(例如，“开启”或“关闭”存取)存储器单元的存储节点(例如，电容器单元)。感测线(例如，位线(BL))可用于向及/或从存储器单元的存储节点读取及/或编程(例如，写入、刷新、擦除等)。
可在下伏衬底材料104上形成字线110、感测线触点106的作用区及电容器单元触点108的作用区。衬底材料104可由各种未经掺杂或经掺杂材料形成，在所述各种未经掺杂或经掺杂材料上可沉积、遮蔽、蚀刻各种其它材料等操作以在其上形成半导体结构。相对惰性的未经掺杂衬底材料的实例可包含单晶硅(monocrystalline silicon、monosilicon)、多晶硅(polycrystalline silicon、polysilicon)及非晶硅以及其它可能性。
可在形成掩模材料102之前及/或之后在衬底104上形成若干种材料。一种此类材料可为介电抗反射涂层(DARC)。DARC可为用以减小反射的一种类型的光学涂层。另一此类材料可为可充当硬掩模层的基于碳的材料。
图2图解说明根据本发明的若干个实施例在用于将感测线触点的作用区上方的材料图案化的实例半导体制作序列中的特定阶段处实例存储器装置201的一部分的俯视图。在对应于制作序列中已执行的各种处理活动的时间点212处展示图2中所图解说明的制作序列。
图2中所图解说明的制作序列的时间点212展示已将掩模材料202图案化。可使用光学光刻技术形成图案214。可沿着连接感测线触点206的作用区的路径在不同于既定路径(例如，方向)的由箭头213图解说明的用于感测线形成的方向(例如，感测线方向)上将掩模材料202图案化。通过沿着连接感测线触点206的作用区的路径在不同于既定感测线列形成(例如，感测线方向)的方向上进行图案化，与感测线方向213成角度215地将掩模材料202图案化。如此处所使用，术语感测线方向213打算指感测线相对于半导体裸片上(例如，晶片上)的其它半导体结构的定向(例如，方向)，在所述半导体裸片上执行半导体结构的制作。举例来说，如图2中所图解说明，用于感测线列的定向的感测线方向213打算正交于形成于半导体裸片上(例如，晶片上)的存取线210(例如，字线)的定向(例如，方向)，在所述半导体裸片上执行半导体结构的制作。可沿着一个感测线列中的感测线触点的作用区与不同感测线列中的感测线触点的作用区之间的路径形成产生与感测线方向所成的角度215的路径。所述列可彼此邻近。
随着在制作期间半导体制作设计规则按比例缩小到半导体裸片上(例如，晶片上)的越来越小的尺寸，在不具有其它单元触点(例如，电容器单元区域208)的作用区的一部分上方的非既定及/或非所要图案化及蚀刻的情况下沿着感测线方向(例如，在感测线列内)进行图案化以连接感测线触点的作用区可更难以有余裕。举例来说，如果在沿着既定感测线方向213的方向上形成图案214，那么用以去除材料以形成感测线触点的蚀刻过程可由于所图解说明的减小的设计规则余裕而侵犯电容器单元区域208的作用区的一部分。根据一实施例，如图2中所展示，与既定感测线方向213成角度215地形成的感测线触点掩模图案路径214未将电容器单元触点208的作用区上方的掩模材料202部分图案化。因此，在用以形成感测线触点206的后续蚀刻过程期间，电容器单元触点208的作用区可不被侵犯。
图3图解说明根据本发明的若干个实施例在用于将感测线触点的作用区上方的材料图案化的实例半导体制作序列的特定阶段处实例存储器装置301的一部分的俯视图。在对应于制作序列中已执行的各种处理活动的时间点316处展示图3中所图解说明的制作序列。
时间点316展示已蚀刻掩模材料304。蚀刻是在制作过程期间从衬底上的半导体结构的不同部分当中选择性地及/或非选择性地以化学方式去除不同半导体材料的过程。两种类型的蚀刻剂是液相(湿)及等离子体相(干)。湿式蚀刻使用呈液体形式的蚀刻剂。在湿式蚀刻期间，可将形成衬底且在上面形成半导体结构的晶片(例如，硅晶片)浸泡于蚀刻剂浴中且搅动以实现良好过程控制。举例来说，可使用缓冲氢氟酸(BHF)来蚀刻硅衬底上方的二氧化硅。作为对浸泡的替代方案，特定半导体制作工具及装备(例如，装纳衬底材料的半导体处理室)可在将蚀刻剂施加到晶片的一侧时采用气体来缓冲且保护另一侧。
等离子体蚀刻工具及装备可通过调整施加到经历制作过程的晶片的等离子体气体的参数而以数种模式操作。等离子体产生在晶片的表面处反应的带中性电的含能量的自由基。在等离子体蚀刻中，中性粒子从所有角度攻击晶片。等离子体的源气体通常含有富含氯或氟的小分子。
可蚀刻图案以去除掩模材料302的一部分且向感测线触点306的作用区形成开口。在蚀刻掩模材料302的部分以形成感测线触点306的作用区之后，掩模材料302的一部分可保持于感测线触点306的作用区的一部分上方。可使用第二蚀刻来从感测线触点306的作用区上方去除掩模材料302的此剩余部分。电容器单元触点308的作用区上方的掩模材料302部分可在此过程期间保护电容器单元，例如可不被图案化及蚀刻。
图4图解说明根据本发明的若干个实施例在用于将感测线触点的作用区上方的材料图案化的实例半导体制作序列的特定阶段处实例存储器装置401的一部分的俯视图。在对应于制作序列中已执行的各种处理活动的时间点420处展示图4中所图解说明的制作序列。
时间点420展示已使用导电填充物422填充通过蚀刻掩模材料402的一部分而形成的开口。导电填充物422可由导电材料(例如经掺杂多晶硅)形成。电容器单元触点408的作用区上方的掩模材料402部分可充当导电填充物422与电容器单元触点408的作用区之间的阻障。
图5图解说明根据本发明的若干个实施例在用于将感测线触点的作用区上方的材料图案化的实例半导体制作序列的特定阶段处实例存储器装置501的一部分的俯视图。在对应于制作序列中已执行的各种处理活动的时间点524处展示图5中所图解说明的制作序列。
时间点524展示以衬底504上方的遮蔽材料502以及感测线堆叠526的沉积为特征的存储器装置501。可在由箭头513图解说明的感测线方向上形成感测线堆叠526。感测线方向可为沉积感测线堆叠526所沿的方向。感测线方向可针对感测线列中的每一感测线为相同的。如图5中所图解说明，在一实施例中，可将感测线堆叠526形成为覆盖感测线触点的完整轮廓。将感测线堆叠526形成为覆盖感测线触点506的作用区的完整轮廓可允许感测线将感测线触点506的完整作用区用作感测线触点。感测线堆叠526可由导电材料及电介质材料组成。在沉积感测线堆叠526之后，可去除感测线堆叠526之间的导电填充物522部分。
图6图解说明根据本发明的若干个实施例在用于将感测线触点的作用区上方的材料图案化的实例半导体制作序列的特定阶段处实例存储器装置601的一部分的俯视图。在对应于制作序列中已执行的各种处理活动时间点628处展示图6中所图解说明的制作序列。
时间点628展示电介质材料630的沉积。可沿感测线方向613执行蚀刻以暴露感测线列626之间的开口以隔离感测线列626。此蚀刻可为湿式蚀刻。在执行蚀刻之后，可使用电介质材料630来填充感测线列且将感测线列彼此电隔离。沉积电介质材料630可防止感测线列彼此连通。
电介质材料630可由为绝缘体的材料(例如氮化物)形成。氮化物材料可由针对介电或电阻性质选择的氮化物材料形成。举例来说，可从氮化硼(BN)、氮化硅(SiNX、Si3N4)、氮化铝(AlN)、氮化镓(GN)、氮化钽(TaN、Ta2N)、氮化钛(TiN、Ti2N)及氮化钨(WN、W2N、WN2)以及其它可能性选择一或多种电介质材料及/或氮化物用于形成电介质材料630。
图7是根据本发明的若干个实施例用于将感测线触点的作用区上方的材料图案化的实例方法732的流程图。除非明确陈述，否则本文中所描述的方法的元素不受特定次序或序列约束。另外，本文中所描述的方法实施例或其元素中的若干个可在相同或基本上相同的时间点执行。
在方框734处，方法732可包含在衬底上的半导体结构上方与感测线方向成角度地形成感测线触点图案。方法732可进一步包含沿着第一感测线列中的感测线触点的作用区与第二感测线列中的感测线触点的作用区之间的路径形成与感测线方向所成的角度。
在方框736处，方法732可包含去除掩模材料的对应于感测线触点图案的作用区的一部分以形成感测线触点。可通过蚀刻经图案化的掩模材料的所述部分而去除掩模材料的所述部分。
图8是根据本发明的若干个实施例用于将感测线触点的作用区上方的材料图案化的另一实例方法838的流程图。
在方框840处，方法838可包含在衬底上的半导体结构的感测线触点的作用区上方形成掩模材料。掩模材料可由氧化硅形成。在若干个实施例中，方法838可包含形成多个掩模材料。所述多个掩模材料中的若干个可为硬掩模层。
在方框842处，方法838可包含沿着感测线触点的作用区的路径与感测线方向成角度地将掩模材料图案化。可使用光学光刻技术将掩模材料图案化。在方框844处，方法838可包含使用第一蚀刻来去除掩模材料的对应于感测线触点的作用区的图案的一部分以形成感测线触点。在执行第一蚀刻之后，掩模材料的一部分可保持于感测线触点的作用区上方。可使用第二蚀刻来去除感测线触点的作用区上方的掩模材料的剩余部分。
图9是根据本发明的若干个实施例用于将感测线触点的作用区上方的材料图案化的另一实例方法946的流程图。
在方框948处，方法946可包含在衬底上的半导体结构的位线(BL)触点的作用区及电容器单元(CC)触点的作用区上方沉积掩模材料。在方框950处，方法946可包含沿着BL触点的作用区的路径与BL方向成角度地将所述材料图案化。BL触点的作用区的路径可包含来自不同BL列的BL触点的作用区。与和BL触点方向对应地将掩模材料图案化的情况相比，通过沿着BL触点的作用区的此路径进行图案化，后续蚀刻可暴露BL触点的作用区的较大部分。这可允许通过单次使用光学光刻技术而非通过多次使用光学光刻技术来图案化及蚀刻掩模材料。在方框952处，方法946可包含蚀刻掩模材料的对应于BL触点的作用区的图案的一部分。
图10是根据本发明的一或多个实施例包含至少一个存储器系统1062的计算系统1056的功能框图。结合图10所使用的编号惯例不沿循适用于图1到9的较早引入的编号惯例及序列。举例来说，存储器系统1062可为固态驱动器(SSD)。
在图10中所图解说明的实施例中，存储器系统1062包含存储器接口1064、若干个存储器装置1068-1、…、1068-N以及可选择地耦合到存储器接口1064及存储器装置1068-1、…、1068-N的控制器1066。存储器接口1064可用于在存储器系统1062与另一装置(例如主机1058)之间传达信息。主机1058可包含处理器(未展示)。如本文中所使用，“处理器”可为若干个处理器，例如并行处理系统、若干个协处理器等。实例主机可包含膝上型计算机、个人计算机、数码相机、数字记录装置与播放装置、移动电话、PDA、存储器读卡器、接口集线器等等或在其中实施。此主机1058可与在半导体装置及/或SSD上执行的制作操作相关联。
在若干个实施例中，主机1058可相关联于(例如，包含或耦合到)主机接口1060。主机接口1060可使得能够输入经缩放偏好(例如，以数字方式及/或以在结构上定义的梯度的方式)以定义(举例来说)存储器装置(例如，如1068处所展示)及/或形成于其上的存储器单元阵列(例如，如1070处所展示)的最终结构或中间结构的临界尺寸(CD)。经缩放偏好可经由由主机1058存储的若干个偏好的输入、来自另一存储系统(未展示)的偏好输入及/或通过用户(例如，人类操作者)的偏好输入而提供到主机接口1060。
存储器接口1064可呈标准化物理接口的形式。举例来说，当存储器系统1062用于计算系统1056中的信息(例如，数据)存储时，存储器接口1064可为串行先进技术附接(SATA)接口、高速外围组件互连(PCIe)接口或通用串行总线(USB)接口以及其它物理连接器及/或接口。然而，一般来说，存储器接口1064可提供用于在存储器系统1062的控制器1066与主机1058之间(例如，经由主机接口1060)传递控制、地址、信息、经缩放偏好及/或其它信号的接口。
举例来说，控制器1066可包含固件及/或控制电路(例如，硬件)。控制器1066可操作地耦合到存储器装置1068-1、…、1068-N中的一或多者及/或与所述存储器装置包含于同一物理装置(例如，裸片)上。举例来说，控制器1066可为或可包含作为硬件可操作地耦合到包含存储器接口1064及存储器装置1068-1、…、1068-N的电路(例如，印刷电路板)的ASIC。替代地，控制器1066可包含于通信地耦合到包含存储器装置1068-1、…、1068-N中的一或多者的物理装置(例如，裸片)的单独物理装置上。
控制器1066可与存储器装置1068-1、…、1068-N通信以指导用以感测(例如，读取)、编程(例如，写入)及/或擦除信息的操作以及用于管理存储器单元的其它功能及/或操作。控制器1066可具有可包含若干个集成电路及/或离散组件的电路。在若干个实施例中，控制器1066中的电路可包含用于控制跨越存储器装置1068-1、…、1068-N的存取的控制电路及/或用于提供主机1058与存储器系统1062之间的翻译层的电路。
举例来说，存储器装置1068-1、…、1068-N可包含若干个存储器阵列1070(例如，易失性及/或非易失性存储器单元的阵列)。举例来说，存储器装置1068-1、…、1068-N可包含存储器单元的阵列，例如经结构化以包含结合图1到9所描述的感测线触点的实例存储器装置1176的一部分。如将了解，存储器装置1068-1、…、1068-N及/或如1176处所展示的存储器阵列1070中的存储器单元可呈RAM架构(例如，DRAM、SRAM、SDRAM、FeRAM、MRAM、ReRAM等)、快闪架构(例如，NAND、NOR等)、三维(3D)RAM及/或快闪存储器单元架构或者包含柱及邻近沟槽的某种其它存储器阵列架构。
存储器装置1068、1176可形成于同一裸片上。存储器装置(例如，存储器装置1068-1)可包含形成于裸片上的一或多个存储器单元阵列1070。存储器装置可包含与形成于裸片或其部分上的一或多个阵列1070相关联的感测电路1072及控制电路1074。感测电路1072可用于确定(感测)存储于阵列1070的行中的特定存储器单元处的特定数据值(例如，0或1)。除响应于来自主机1058及/或主机接口1060的命令而指导数据值的存储、擦除等，控制电路1074还可用于指导感测电路1072感测特定数据值。所述命令可经由存储器接口1064直接发送到控制电路1074或经由控制器1066发送到控制电路1074。
图10中所图解说明的实施例可包含未图解说明以便不使本发明的实施例模糊的额外电路。举例来说，存储器装置1068、1176可包含地址电路以锁存通过I/O电路经由I/O连接器提供的地址信号。行解码器及列解码器可接收及解码地址信号，以存取存储器阵列1070。将了解，地址输入连接器的数目可取决于存储器装置1068、1176及/或存储器阵列1070的密度及/或架构。
图11图解说明包含根据本发明的若干个实施例形成的到感测线的感测线触点的存储器装置1076的半导体结构的实例的一部分的横截面图。结合图11所使用的编号惯例不沿循适用于图1到9的较早引入的编号惯例及序列。图11中所图解说明的存储器装置1076的部分仅通过实例的方式且不通过限制的方式展示为包含DRAM存储器单元架构。另一RAM、快闪(例如，NAND或NOR)及/或3D存储器单元架构也可包含柱及邻近沟槽。实施例并不限于此。尽管DRAM晶体管1190及电容器1192展示为布置成横向配置，但实施例可包含布置成横向、垂直或任何其它配置的晶体管1190及电容器1192。
图11中所展示的存储器装置1076的部分可表示呈1T1C(1晶体管1电容器)配置的两个DRAM存储器单元或呈2T2C配置的一个DRAM存储器单元。DRAM存储器单元可利用各自形成于沟槽1196中的电容器1192来存储对应于数据值的特定电荷。形成如图11中所展示的沟槽1196可导致由沟槽1196的每一侧上的经蚀刻材料形成柱1188。柱1188可形成(例如，制作)为沉积于衬底材料1198上的经掺杂或未经掺杂半导体材料的层。半导体材料可经蚀刻以形成柱1188及沟槽1196。在一些实施例中，可向半导体材料中蚀刻开口(例如，圆形、正方形、图圆形等开口而非直线沟槽)，且可将电容器材料沉积于所述开口中，尽管此配置不影响本文中所描述的用于邻近沟槽的柱的钝化材料的概念。
此外，本发明的实施例不限于形成于沟槽中以用于数据存储的电容器，实施例也不限于含纳电容器材料的沟槽。举例来说，各种类型的存储器装置可包含侧壁结构(例如，柱)之间的沟槽，其中各种材料可经定位以贡献于数据存储、存储及/或处理或其中各种材料可经形成以用于导电及/或隔离(例如，导体、电阻器及/或电介质材料)以及其它功能及/或操作。
在若干个实施例中，沟槽1196可蚀刻到柱材料中的特定深度。沟槽1196可蚀刻到柱1188的材料中到达接近衬底材料1198的深度，如图11中所展示。接近衬底材料1198、在所述衬底材料的顶部处及/或进入所述衬底材料中的沟槽1196的深度在本文中称为在沟槽的底部区域中。
如本文中所描述，将沟槽进一步加深(例如，蚀刻)到根据图1到9所描述的实施例形成的柱材料或衬底材料中可增加沟槽边界的表面积。在一个实例中，增加沟槽边界的表面积可增加形成于沟槽1196中的电容器1192的电容(例如，通过增加电容器的体积及/或表面积)。在此实例中，沟槽1196可内衬有电介质材料1194，且电容器材料可形成(例如，沉积)于沟槽1196内及电介质材料1194上以将电容器1192形成到特定(例如，目标)深度。
柱材料的每一柱1188可延伸到衬底材料1198上面的特定高度。如此，每一柱1188具有处于特定高度的顶部表面。若干种结构材料可形成于邻近沟槽1196的柱1188的顶部表面上或与所述顶部表面相关联地形成。举例来说，特定材料1182可经形成以贡献于数据存取、存储及/或处理(例如，导体、电阻器及/或电介质材料)。此材料1182可形成于邻近沟槽1196的柱1188的顶部表面上。掩模材料1180可经形成以保护下伏材料1182及/或邻近沟槽1196的柱1188的顶部表面以免受后续处理破坏及/或免受在使用存储器装置1076时遭遇的损耗。其它结构材料可形成(例如，呈如图11中所展示的DRAM配置)于邻近沟槽1196的柱1188的顶部表面上或与所述顶部表面相关联地形成。所述其它结构材料可包含晶体管1190、存取线1186及/或感测线1078以及其它可能结构材料。刚刚描述为形成于邻近沟槽1196的柱1188的顶部表面上及/或与所述顶部表面相关联地形成的结构材料在本文中称为在柱1188及/或沟槽1196的顶部区域中。
在本发明的以上实施方式中，参考形成本发明的一部分的所附图式，且在所附图式中以图解说明的方式展示可如何实践本发明的一或多个实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。
应理解，本文中所使用的术语仅出于描述特定实施例的目的，而非打算为限制性。如本文中所使用，单数形式“一(a、an)”及“所述(the)”包含单数及复数参考物，除非上下文另外清楚地阐明，“若干个”、“至少一个”及“一或多个”也如此(例如，若干个存储器阵列可指一或多个存储器阵列)，而“多个”打算指多于一个此事物。此外，字词“可(can)”及“可以(may)”贯穿本申请案用于许可意义(即，有可能、能够)，而非用于强制意义(即，必须)。术语“包含”及其派生词意指“包含但不限于”。术语“经耦合(coupled)”及“耦合(coupling)”意指直接或间接物理连接，且除非另外陈述，否则在上下文适当的情况下可包含用于存取及/或用于移动(传输)指令(例如，控制信号、地址信号等)及数据的无线连接。
虽然本文中已图解说明及描述了包含与将感测线触点的作用区上方的材料图案化相关的半导体材料、下伏材料、结构材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲材料、蚀刻化学品、蚀刻过程、溶剂、存储器装置、存储器单元、开口以及其它材料及/或组件的各种组合及配置的实例实施例，但本发明的实施例不限于本文中明确叙述的那些组合。除本文中所揭示的那些之外的与将感测线触点的作用区上方的材料图案化相关的半导体材料、下伏材料、结构材料、电介质材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲材料、蚀刻化学品、蚀刻过程、溶剂、存储器装置、存储器单元、开口及/或沟槽的侧壁的其它组合及配置明确地包含于本发明的范围内。
尽管本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，可以经计算以实现相同结果的布置来取代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的更改或变化形式。应理解，已以说明性方式而非限制性方式做出以上说明。在审阅以上说明后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及过程的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起集合于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如所附权利要求书反映：发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (20)

1.一种方法，其包括：
在衬底(104、204、304、404、504、604、1198)上的半导体结构上方与感测线方向成角度地形成感测线触点图案(214)，其中沿着第一感测线列(526、626、1178)中的感测线触点(106、206、306、406、506、606、1179)的作用区与第二感测线列(526、626、1178)中的感测线触点(106、206、306、406、506、606、1179)的作用区之间的路径形成与所述感测线方向所成的所述角度；及
去除掩模材料(102、202、302、402、502、602)的对应于所述感测线触点图案(214)的一部分以形成感测线触点(106、206、306、406、506、606、1179)。
2.根据权利要求1所述的方法，其进一步包括邻近于所述第一感测线列形成所述第二感测线列(526、626、1178)。
3.根据权利要求1所述的方法，其进一步包括在所述感测线方向上形成感测线(526、626、1178)。
4.根据权利要求1所述的方法，其进一步包括将所述感测线(526、626、1178)形成为覆盖所述感测线触点(106、206、306、406、506、606、1179)的轮廓。
5.根据权利要求1所述的方法，其进一步包括去除所述掩模材料(102、202、302、402、502、602)的一部分以暴露感测线触点作用区(106、206、306、406、506、606、1179)。
6.根据权利要求1所述的方法，其进一步包括用导电材料(422、522)填充所述感测线触点图案(214)。
7.根据权利要求1所述的方法，其进一步包括将第一感测线(526、626)与第二感测线(526、626)隔离。
8.一种方法，其包括：
在衬底上的半导体结构的感测线触点(106、206、306、406、506、606、1179)的作用区上方形成掩模材料(102、202、302、402、502、602)；
沿着感测线触点(106、206、306、406、506、606、1179)的作用区的路径与感测线方向成角度地将所述材料图案化；及
使用第一蚀刻来去除所述材料的对应于感测线触点(106、206、306、406、506、606、1179)的作用区的图案(214)的一部分以形成感测线触点。
9.根据权利要求8所述的方法，其进一步包括避免蚀刻所述材料(102、202、302、402、502、602)的覆盖单元触点(108、208、308、408、508、608)的作用区的一部分。
10.根据权利要求8所述的方法，其进一步包括在所述第一蚀刻之后使用第二蚀刻来去除感测线触点(106、206、306、406、506、606、1179)的所述作用区上的材料的剩余量。
11.一种方法，其包括：
在衬底(104、204、304、404、504、604、1198)上的半导体结构的位线BL触点(106、206、306、406、506、606、1179)的作用区及电容器单元CC触点(108、208、308、408、508、608)的作用区上方沉积掩模材料(102、202、302、402、502、602)；
沿着BL触点(106、206、306、406、506、606、1179)的作用区的路径与BL方向成角度地将所述材料(102、202、302、402、502、602)图案化；及
蚀刻所述材料(102、202、302、402、502、602)的对应于BL触点(106、206、306、406、506、606、1179)的作用区的图案(214)的一部分。
12.根据权利要求11所述的方法，其进一步包括由氧化硅形成所述材料(102、202、302、402、502、602)。
13.根据权利要求11所述的方法，其进一步包括使用光掩模来将所述材料(102、202、302、402、502、602)图案化。
14.根据权利要求11所述的方法，其进一步包括使用双倍间距图案化来沿着位线触点(106、206、306、406、506、606、1179)的作用区的所述路径将所述材料(102、202、302、402、502、602)图案化。
15.根据权利要求11所述的方法，其进一步包括将多晶硅沉积到所述材料(102、202、302、402、502、602)的经蚀刻部分中。
16.根据权利要求11所述的方法，其进一步包括正交于字线方向形成位线方向。
17.根据权利要求16所述的方法，其进一步包括在位线触点(106、206、306、406、506、606)的作用区上形成第一位线。
18.根据权利要求16所述的方法，其进一步包括将所述第一位线(526、626、1178)形成为覆盖位线触点(106、206、306、406、506、606)的所述作用区的轮廓。
19.根据权利要求16所述的方法，其进一步包括邻近于所述第一位线(526、626、1178)形成第二位线(526、626、1178)。
20.根据权利要求19所述的方法，其进一步包括沉积氮化物以将所述第一位线(526、626、1178)与所述第二位线(526、626、1178)隔离。
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