CN114975464A - 测试记忆体装置及其测试方法 - Google Patents

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CN114975464A CN202110771917.1A CN202110771917A CN114975464A CN 114975464 A CN114975464 A CN 114975464A CN 202110771917 A CN202110771917 A CN 202110771917A CN 114975464 A CN114975464 A CN 114975464A
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Abstract

一种测试记忆体装置及其测试方法，记忆体装置包含多个记忆体子阵列。经由字元线阶梯及多个互连结构来存取这些记忆体子阵列中的每一者。该记忆体装置包含多个测试结构。这些测试结构中的每一者对应于这些记忆体子阵列中的一者，并且包含:(i)测试字元线阶梯，耦合至对应于记忆体子阵列的该字元线阶梯；及(ii)多个测试互连结构，耦合至对应于记忆体子阵列的这些互连结构。这些测试结构彼此串联地电耦合。

Description

测试记忆体装置及其测试方法
技术领域
本揭露为关于一种测试记忆体装置及其测试方法，特别是关于一种能够快速辨识问题的测试记忆体装置及其测试方法。
背景技术
非挥发性记忆体装置即使在没有通电时也保留储存在其中的数据。在基板上方的单个层中制造记忆体单元的二维记忆体装置已经在提高其集成度方面达到了实体极限。因此，已经提出了三维(three-dimensional，3D)非挥发性记忆体装置，其中记忆体单元在垂直方向上堆叠在基板上方。一般而言，3D(非挥发性)记忆体装置包含在彼此顶部堆叠的多个记忆体单元。
发明内容
于本揭露的一实施态样，提出一种测试记忆体装置，包括第一记忆块、第一测试结构及第二测试结构。第一记忆块包括第一记忆体子阵列、第一接口部分以及多个第一互连结构。第一接口部分与第一记忆体子阵列相邻设置，第一接口部分具有阶梯轮廓。多个第一互连结构经由第一接口部分电耦合至第一记忆体子阵列。第一测试结构与第一半导体装置相邻设置，第一测试结构用以模拟这些第一互连结构的多个电连接。第二测试结构与第一半导体装置相邻设置，第二测试结构用以模拟这些第一互连结构的多个电连接。第一测试结构及第二测试结构彼此电耦合，并且各自与第一记忆块电隔离。
于本揭露的另一实施态样中，提出一种测试记忆体装置，包括多个记忆体子阵列以及多个测试结构。这些记忆体子阵列中的每一者经由字元线阶梯及多个互连结构来存取。这些测试结构中的每一者对应于这些记忆体子阵列中的一者，并且包括:(i)测试字元线阶梯，仿真耦合至对应记忆体子阵列的字元线阶梯；及(ii)多个测试互连结构，仿真耦合至对应记忆体子阵列的这些互连结构。其中这些测试结构彼此串联地电耦合。
于本揭露的又一实施态样中，提出一种用于测试记忆体装置的方法，包括以下步骤。形成多个测试结构，分别仿真多个记忆体子阵列，其中这些测试结构中的每一者与这些记忆体子阵列中的对应一者实体相邻地设置但电隔离。串联耦合这些测试结构。决定经由多个串联连接的测试结构导电的电位是否满足条件。基于决定结果，通过一次绕过这些测试结构中的剩余测试结构来测试这些测试结构中的一者，以便标记这些记忆体子阵列中的一或多者的多个电连接问题。
附图说明
当结合随附附图阅读时，根据以下详细描述最佳地理解本揭露的态样。应注意，根据行业中的标准实践，未按比例绘制各种特征。实务上，为了论述清楚起见，各种特征的尺寸可以任意增加或减小。
图1A说明根据一些实施方式的记忆体系统及主机的方块图；
图1B说明根据一些实施方式的记忆体核心控制电路的方块图；
图1C说明根据一些实施方式的记忆体核心的方块图；
图1D说明根据一些实施方式的记忆库的方块图；
图1E说明根据一些实施方式的记忆块的方块图；
图2说明根据一些实施方式的记忆块及一或多个测试结构的透视图；
图3说明根据一些实施方式的包含接口部分的测试结构及多个互连结构的一部分的透视图；
图4说明根据一些实施方式的测试三维记忆体装置的示例方法的流程图；
图5说明根据一些实施方式的彼此串联地电耦合的多个测试结构的方块图；
图6说明根据一些实施方式的绕过测试结构中的一些的多个测试结构的示例方块图；
图7说明根据一些实施方式的绕过测试结构中的一些的多个测试结构的另一示例方块图；
图8说明根据一些实施方式的制作三维记忆体装置的示例方法的流程图；
图9、图10、图11、图12、图13、图14、图15、图16、图17及图18各自说明了根据一些实施方式的在各种制造阶段期间由图8的方法制作的示例三维记忆体装置的透视图；
图19说明根据一些其他实施方式的图9至图18的三维记忆体装置的横截面图；
图20A、图20B、图20C、图20D、图20E、图20F、图20G、图20H、图21A、图21B、图21C、图21D、图21E、图21F、图21G及图21H各自说明了根据一些实施方式的图9至图18的三维记忆体装置的横截面图。
【符号说明】
100:记忆体系统
102:主机
104:记忆体晶片控制器
106:记忆体晶片
108:记忆体核心控制电路
110:记忆体核心
120:地址解码器
122:用于第一存取线路的电压产生器
124:用于第二存取线路的电压产生器
126:用于参考信号的信号产生器
128:用于测试互连结构的信号产生器
130、132:记忆库
140～147:记忆块
140A、140B、141A、141B、142A、142B、143A、143B、144A、144B、145A、145B、146A、146B、147A、147B:测试结构
148:读取/写入电路
150:记忆体阵列
152:行解码器
154:列解码器
202:记忆体阵列
202A、202B:测试记忆体阵列
204:接口部分
204A、204B:测试接口部分
204A-1～204A-18:测试导电结构
206:互连结构
206A:测试互连结构
206A-1～206A-36、206B、1700:测试SC通孔
210:导电结构
400、800:方法
402、404、405、406、408、409、410、802、804、806、808、810、812、814、816、818、820:操作
502、504、506、508、510、514、516、518、520:开关
550、650、750:导电路径
900:3D记忆体装置
901:半导体基板
902:堆叠
904:绝缘层
906:牺牲层
1002、1004、1006:台阶
1102:IMD
1202、1204:WL沟槽
1206、1208、1210:鳍状结构
1302:WL
1402、1404:记忆体层
1406:内部间隔物
1412、1414:通道层
1502、1504、1506、1508、1510、1512、1514、1516、1518、1520、1522、1524、1526、1528、1530、1532:通道段
1602:BL
1604:SL
1800:金属布线
1802:通孔
具体实施方式
以下揭露内容提供了用于实施所提供的主题的不同特征的许多不同的实施方式或实施例。下文描述组件及配置的特定实施例以简化本揭露。当然，这些特定实施例仅为实施例，而不旨在进行限制。举例而言，在以下描述中第一特征在第二特征上方或上的形成可以包含第一特征及第二特征直接接触地形成的实施方式，并且亦可以包含额外特征可以形成于第一特征与第二特征之间以使得第一特征及第二特征可以不直接接触的实施方式。另外，本揭露可以在各个实施例中重复附图标记及/或字母。此重复是出于简单及清楚的目的，并且其本身并不指示所论述的各种实施方式及/或组态之间的关系。
另外，为了便于描述，本文中可以使用空间相对术语(诸如“在...之下”、“在...下方”、“底部”、“在...上方”、“上部”及其类似者)，以描述如附图中所说明的一个元件或特征与另一元件或特征的关系。除了在附图中所描绘的定向之外，空间相对术语亦旨在涵盖装置在使用或操作中的不同定向。设备可以以其他方式定向(旋转90度或处于其他定向)，并且因此可以相应地解释本文中所使用的空间相对描述词。
一般而言，3D记忆体装置包含多个记忆块。每个记忆块包含形成在绝缘层与导电层的堆叠中的记忆体单元的至少一个记忆体阵列(或子阵列)。导电层通常用作记忆体单元的栅极或栅极电极。在形成记忆体阵列的晶圆(或晶粒)上方，栅极可以在每个记忆体阵列的一侧或两侧上方延伸，从而允许与包含在记忆体阵列中的记忆体单元的电子接口。每个记忆块的此类延伸栅极(有时被称为记忆块的接口部分的一部分)可以具有阶梯轮廓。接口部分可以用作用于记忆块的电子接口。
具体而言，在阶梯轮廓中，接口部分可以将记忆体单元的栅极电耦合至一或多个控制器或相应的驱动器。为了允许电耦合，形成为通孔结构的多个互连结构可以降落在阶梯的相应梯级上。通孔结构通常穿透具有相应的不同高度(或深度)的金属间介电质(intermetal dielectric，以下简称IMD)材料，以降落在(例如接触)对应梯级上。然而，鉴于通孔结构的不同高度，控制每个通孔结构是否已成功接触对应的梯级是具有挑战性的。举例而言，一些通孔结构可以形成得比预期的短，这可以形成开放电路。
本揭露提供了用于测试3D记忆体装置的系统及方法的各种实施方式。举例而言，当制造包含多个记忆块(每个记忆块包含记忆体子阵列及一或多个阶梯接口部分)的3D记忆体装置时，一或多个测试结构可以与记忆体子阵列中的每一者相邻地同时形成。通过同时形成测试结构，每个测试结构可以具有一或多个测试阶梯接口部分，以仿真、模仿、模拟或以其他方式遵循对应的记忆体子阵列的阶梯接口部分。另外，每个测试结构可以包含电连接至其测试阶梯接口部分的多个测试通孔结构，该测试阶梯接口部分亦可以与记忆体子阵列的通孔结构同时形成。如此，测试通孔结构可以仿真记忆体子阵列的通孔结构的轮廓。在各种实施方式中，每个测试结构的那些测试通孔结构可以彼此串联地电耦合，以便监测或以其他方式测试通孔结构与对应的记忆块中的阶梯接口部分之间的电连接。另外，记忆块的相应测试结构可以彼此串联地电耦合，这允许快速且准确地标识出可能具有有问题的电连接的记忆块。
图1A说明根据各种实施方式的包含记忆体系统100及主机102的方块图。记忆体系统100可以包含与主机102(例如移动计算装置)介接的非挥发性储存系统。在一些实施方式中，记忆体系统100可以嵌入于主机102内。在一些实施方式中，记忆体系统100可以包含记忆卡。如图所示，记忆体系统100包含记忆体晶片控制器104及记忆体晶片106。尽管展示了单个记忆体晶片106，但记忆体系统100可以包含多于一个记忆体晶片(例如四个、八个或某一其他数目的记忆体晶片)。记忆体晶片控制器104可以从主机102接收数据及命令，并且将记忆体晶片106的数据提供给主机102。
记忆体晶片控制器104可以包含一或多个状态机、页面暂存器、SRAM及用于控制记忆体晶片106的操作的控制电路系统。可以将一或多个状态机、页面暂存器、静态随机存取记忆体(static random access memory，SRAM)及用于控制记忆体晶片106的操作的控制电路系统称为管理或控制电路。管理或控制电路可以促进一或多个记忆体阵列操作，诸如形成、擦除、编程及读取操作。
在一些实施方式中，用于促进一或多个记忆体阵列操作的管理或控制电路(或管理或控制电路的一部分)可以整合在记忆体晶片106内。记忆体晶片控制器104及记忆体晶片106可以配置在单个集成电路上。在其他实施方式中，记忆体晶片控制器104及记忆体晶片106可以配置在不同的集成电路上。在一些情况下，记忆体晶片控制器104及记忆体晶片106可以整合在系统板、逻辑板或印刷电路板(printed circuit board，PCB)上。
记忆体晶片106包含记忆体核心控制电路108及记忆体核心110。在各种实施方式中，记忆体核心控制电路108可以包含用于控制记忆体核心110内的记忆块(或阵列)的选择(诸如例如控制用于将特定记忆体阵列偏置成读取或写入状态的电压参考的产生、生成行及列地址、测试记忆块的互连结构的电连接)的逻辑，该逻辑将在下文进一步详细论述。
记忆体核心110可以包含非挥发性记忆体单元的一或多个二维阵列或非挥发性记忆体单元的一或多个三维阵列。在实施方式中，记忆体核心控制电路108及记忆体核心110配置在单个集成电路上。在其他实施方式中，记忆体核心控制电路108(或记忆体核心控制电路108的一部分)及记忆体核心110可以配置在不同的集成电路上。
当主机102向记忆体晶片控制器104发送指示主机102想要从记忆体系统100读取数据或向记忆体系统100写入数据的指令时，可以启动示例记忆体操作。在写入(或编程)操作的情况下，主机102将向记忆体晶片控制器104发送写入命令及要写入的数据两者。要写入的数据可以由记忆体晶片控制器104缓冲，并且可以与要写入的数据对应地产生纠错码(error correcting code，ECC)数据。ECC数据(允许侦测及/或纠正在传输或储存期间发生的数据错误)可以写入记忆体核心110或储存在记忆体晶片控制器104内的非挥发性记忆体中。在实施方式中，通过记忆体晶片控制器104内的电路系统产生ECC数据并且纠正数据错误。
记忆体晶片控制器104可以控制记忆体晶片106的操作。在一个中，在向记忆体晶片106发出写入操作之前，记忆体晶片控制器104可以检查状态暂存器以确保记忆体晶片106能够接受要写入的数据。在另一中，在向记忆体晶片106发出读取操作之前，记忆体晶片控制器104可以预读取与要读取的数据相关联的附加信息。附加信息可以包含与要读取的数据相关联的ECC数据或指向读取所请求的数据的记忆体晶片106内的新记忆体位置的重定向指针。一旦通过记忆体晶片控制器104启动读取或写入操作，记忆体核心控制电路108可以针对记忆体核心110内的字元线及位元线产生适当的偏置电压，并产生适当的记忆块、行及列地址。
图1B说明根据各种实施方式的记忆体核心控制电路108的一个示例方块图。如图所示，记忆体核心控制电路108包含地址解码器120、用于第一存取线路的电压产生器122、用于第二存取线路的电压产生器124、用于参考信号的信号产生器126及用于测试互连结构的信号产生器128(在下文更详细地描述)。在一些实施方式中，存取线路可以包含字元线(word line，以下简称WL)、位元线(bit line，以下简称BL)、源极/选择线(source/selectline，以下简称SL)或其组合。第一存取线路可以包含用于将非挥发性记忆体单元置放于选择状态的所选择的WL、所选择的BL及/或所选择的SL。第二存取线路可以包含用于将非挥发性记忆体单元置放于未选择状态的未选择的WL、未选择的BL及/或未选择的SL。
根据各种实施方式，地址解码器120可以产生记忆块地址以及用于特定记忆块的行地址及列地址。用于第一存取线路的电压产生器(或电压调节器)122可以包含用于产生第一(例如所选择的)存取线路电压的一或多个电压产生器。用于第二存取线路的电压产生器124可以包含用于产生第二(例如未选择的)存取线路电压的一或多个电压产生器。用于参考信号的信号产生器126可以包含用于产生参考电压及/或电流信号的一或多个电压及/或电流产生器。用于测试互连结构的信号产生器128可以产生控制信号，以控制多个开关，以一次绕过记忆块中的一者，以供测试记忆块的互连结构，这将相对于图4的方法更详细地论述。
图1C至图1E说明根据各种实施方式的记忆体核心110的示例组织。记忆体核心110包含多个记忆库，并且每个记忆库包含多个记忆块。尽管揭露了示例记忆体核心组织，其中记忆库各自包含记忆块，并且记忆块各自包含一组非挥发性记忆体单元(配置为记忆体阵列或子阵列)，但在仍在本揭露的范畴的同时，亦可以使用其他组织或分组。
图1C说明根据各种实施方式的记忆体核心110的示例方块图。如图所示，记忆体核心110包含记忆库130、132等。应当了解，记忆体核心110可以包含任意数目的记忆库130、132，同时仍在本揭露的范畴内。举例而言，记忆体核心110可以仅包含单个记忆库或多个记忆库(例如16个或另一数目的记忆库)。
图1D说明根据各种实施方式的图1C中所展示的记忆库中的一者(例如130)的示例方块图。如图所示，记忆库130包含记忆块140、141、142、143、144、145、146及147，以及分别对应于记忆块140至147的成对的测试结构140A与140B、141A与141B、142A与142B、143A与143B、144A与144B、145A与145B、146A与146B及147A与147B以及读取/写入电路148。应当了解，记忆库130可以包含任意数目的记忆块(以及任意数目的测试结构)，并且仍在本揭露的范畴内。举例而言，记忆库可以包含一或多个记忆块(例如每个记忆库32个或另一数目的记忆块)。读取/写入电路148可以包含用于读取及写入记忆块140至147内的存记忆体单元的电路系统。另外，尽管在图1D(及以下附图)的所说明中，两个测试结构对应于每个记忆块，但应当了解，任何数目的测试结构可以对应于一个记忆块，并且仍在本揭露的范畴内。
在各种实施方式中，测试结构140A至147B以及对应的记忆块140至147可以形成在单个晶粒(例如单体化或切割的晶粒)上。另外，每对测试结构可以与其对应的记忆块相邻设置。举例而言，测试结构140A及140B可以分别实体地设置在记忆块140的顶部及底部上。然而，应当理解，一对测试结构可以以任何方式实体地与对应的记忆块相邻配置。继续使用记忆块140作为代表，测试结构140A及140B可以分别设置在记忆块140的左侧及右侧上。
在一些其他实施方式中，测试结构可以不存在于单个晶粒(例如单体化或切割的晶粒)上。举例而言，当记忆体核心(例如110)的记忆块形成在晶圆上方的特定晶粒上时，对应的测试结构可以沿晶圆上方的刻画线形成。刻画线(有时称为截口或框架)是晶圆中的区域，该区域用于在晶圆处理结束时对个别晶粒进行单体化或以其他方式分离。在这种实施方式中，测试结构可以不存在于单体化的晶粒上。
在一些实施方式中，读取/写入电路148可以跨记忆库内的多个记忆块共用。这种情况允许减小晶片面积，这是因为可以使用单个组的读取/写入电路148来支持多个记忆块。然而，在一些实施方式中，可以在特定时间仅将单个记忆块电耦合至读取/写入电路148，以避免信号冲突。在一些实施方式中，读取/写入电路148可用于将一或多个数据页写入记忆块140至147(或记忆块的子集)中。记忆块140至147内的非挥发性记忆体单元可以允许对页面的直接覆写(即表示页面或页面的一部分的数据可以写入至记忆块140至147中，而无需在写入数据之前对非挥发性记忆体单元执行的擦除或重置操作)。
在一些情况下，读取/写入电路148可用于将特定的非挥发性记忆体单元编程为处于多个(例如2个、3个等)数据状态中的一者。举例而言，特定的非挥发性记忆体单元可以包含单级或多级的非挥发性记忆体单元。在一实施例中，读取/写入电路148可以跨特定的非挥发性记忆体单元施加第一电压差(例如2V)以将特定的非挥发性记忆体单元编程为多个数据状态中的第一状态，或跨特定的非挥发性记忆体单元的第二电压差(例如1V)以将特定的非挥发性记忆体单元编程为多个数据状态中的第二状态，该第二电压差小于第一电压差。
图1E说明根据各种实施方式的图1D的记忆库130的记忆块中的一者(例如140)的示例方块图。如图所示，记忆块140包含记忆体阵列(或有时称为记忆体子阵列)150、行解码器152及列解码器154。如本文中所揭露，记忆体阵列150可包含连续的非挥发性记忆体单元组，每一非挥发性记忆体单元可经由存取线路的相应组合(例如连续的WL中的一者、连续的BL中的一者及连续的SL中的一者的组合)来存取。在一些实施方式中，此类存取线路有时可以称为记忆块的接口部分。记忆体阵列150可以包含一或多层非挥发性记忆体单元。记忆体阵列150可以包含二维记忆体阵列或三维记忆体阵列。接口部分可以形成在记忆体阵列150内，该记忆体阵列150将在下文更详细地展示及论述。
行解码器152可以适时(例如在读取或写入记忆体阵列150中的非挥发性记忆体单元时)对行地址进行解码并选择特定的WL。列解码器154可以对列地址进行解码并选择记忆体阵列150中的一或多个BL/SL以电耦合至诸如图1D中的读取/写入电路148的读取/写入电路。作为非限制性，WL的数目在每个记忆体层4K的范围内，BL/SL的数目在每个记忆体层1K的范围内，并且记忆体层的数目为4，这提供了(记忆块140的)记忆体阵列150中所含的约16M个非挥发性记忆体单元。继续相同的实施例，对应于记忆块140的测试结构(例如140A及/或140B)可以包含类似数目的WL(例如4K)及类似数目的记忆体层(例如4)，但包含少得多的BL/SL，这可以使测试结构占据最佳化的空间。
图2说明根据本揭露的各种实施方式的记忆块140的一部分以及测试结构140A及140B的透视图。在以下论述中，选择记忆块140(及对应的测试结构140A～B)作为代表。应当理解，如本文中所揭露，其他记忆块(及对应的测试结构)与记忆块140(及测试结构140A～B)基本类似，并且因此，不再重复论述。另外，图2的透视图被简化，并且因此，应当理解，各种其他特征/组件中的任一者亦可以包含在图2中，同时仍在本揭露的范畴内。举例而言，未展示形成在记忆块140上方的用于WL、BL及SL布线的多个导电结构。
如图所示，记忆块140包含记忆体阵列(或子阵列)150，该记忆体阵列在本文中称为记忆体阵列202。此记忆体阵列202包含多个记忆体单元，该些记忆体单元形成于沿垂直方向(例如Z方向)在彼此顶部堆叠的多个记忆体层(例如，如图所示的3个记忆体层)。记忆体单元中的每一者可以包含单栅极或环绕栅极晶体管，该单栅极或环绕栅极晶体管将在下文进一步详细论述。记忆块140包含位于记忆体阵列202两端的多个接口部分204，该些接口部分允许接入(或以其他方式控制)记忆体阵列202的每个记忆体单元。在一些实施方式中，接口部分204各自在Z方向上具有阶梯或台阶轮廓，如本文中稍后进一步详细描述。为了经由接口部分204电接入记忆体阵列202，记忆块140进一步包含沿Z方向延伸的多个互连结构206(例如通孔结构)，该些互连结构206位于接口部分204的相应梯级上。
在各种实施方式中，测试结构140A及140B中的每一者皆形成以仿真记忆块140的接口部分204及互连结构206。因此，测试结构140A及140B中的每一者皆可以具有与记忆块140类似的组态。举例而言，测试结构140A包含具有跨多个记忆体层形成的多个记忆体单元的测试记忆体阵列202A、一或多个测试接口部分204A(每个测试接口部分具有阶梯或梯级轮廓)及多个测试互连结构206A；并且测试结构140B包含具有跨多个记忆体层形成的多个记忆体单元的测试记忆体阵列202B、一或多个测试接口部分204B(每个测试接口部分具有阶梯或梯级轮廓)及多个测试互连结构206B。
另外，测试结构140A的测试互连结构206A经由多个导电结构210彼此电耦合；并且测试结构140B的测试互连结构206B经由多个导电结构210彼此电耦合。具体而言，测试互连结构206A可以彼此串联地电耦合；并且测试互连结构206B可以彼此串联地电耦合。此串行连接的测试互连结构206A及串行连接的测试互连结构206B可以经由多个导电结构210彼此电连接。
通过串联地电耦合测试结构140A或140B中的至少一者的测试互连结构(同时与记忆块140的互连结构206电隔离)，可以经由至少一个测试结构来准确地检查互连结构206的电连接，并且记忆块140的正常操作将不会受到干扰。举例而言，由于测试结构的测试互连结构与记忆块140内的互连结构同时形成(例如经由相同的微影制程，并且随后经由相同的蚀刻制程)，所以形成在记忆块140内的互连结构上的任何缺陷可以被镜像到测试结构内的测试互连结构(或反射在其上)。如此，通过测试流经串行连接的测试互连结构的电流的位准是否满足条件(例如，小于临限值)，可以标识或以其他方式确定在测试互连结构与测试接口部分之间是否存在任何开放电路。另外，通过串行连接不同记忆块的相应测试结构，亦可以准确地标识出哪个记忆块在其互连结构中含有电连接问题，这将进一步如下详细论述。
为了说明如何测试测试结构内的多个串行连接的测试互连结构的电连接，在图3中再现了仅包含测试接口部分204A及测试互连结构206A的测试结构140A的一部分(选择该部分作为表像示例)。
如所说明，测试接口部分204A包含沿Z方向或Y方向彼此(例如实体及电)分离的多个测试导电结构:204A-1、204A-2、204A-3、204A-4、204A-5、204A-6、204A-7、204A-8、204A-9、204A-10、204A-11、204A-12、204A-13、204A-14、204A-15、204A-16、204A-17及204A-18。在各种实施方式中，测试导电结构204A-1至204A-18可以模仿记忆块140内的导电结构的轮廓，该些导电结构用作记忆块140的记忆体单元的WL或栅极电极，这将在下文进一步详细论述。
举例而言，设置在第一记忆体层中的测试导电结构204A-1、204A-4、204A-7、204A-10、204A-13及204A-16沿Y方向彼此分离；设置在第二记忆体层中的测试导电结构204A-2、204A-5、204A-8、204A-11、204A-14及204A-17沿Y方向彼此分离；并且设置在第三记忆体层中的测试导电结构204A-3、204A-6、204A-9、204A-12、204A-15及204A-18沿Y方向彼此分离。
分别设置在第一至第三记忆体层中的测试导电结构204A-1、204A-2及204A-3沿Z方向彼此分离；分别设置在第一至第三记忆体层中的测试导电结构204A-4、204A-5及204A-6沿Z方向彼此分离；分别设置在第一至第三记忆体层中的测试导电结构204A-7、204A-8及204A-9沿Z方向彼此分离；分别设置在第一至第三记忆体层中的测试导电结构204A-10、204A-11及204A-12沿Z方向彼此分离；分别设置在第一至第三记忆体层中的测试导电结构204A-13、204A-14及204A-15沿Z方向彼此分离；并且分别设置在第一至第三记忆体层中的测试导电结构204A-16、204A-17及204A-18沿Z方向彼此分离。
在各种实施方式中，当测试导电结构204A-1至204A-18遵循记忆块140内的导电结构的阶梯轮廓时，测试导电结构204A-1至204A-18可以呈现阶梯轮廓。具体而言，在最底部的记忆体层处的测试导电结构可以沿横向方向以最长长度延伸，在下一上部记忆体层处的测试导电结构可以沿相同横向方向以第二最长长度延伸等。例如，在图3中，设置在第一记忆体层中的测试导电结构204A-1、204A-4、204A-7、204A-10、204A-13及204A-16各自沿X方向以最长长度延伸，设置在第二记忆体层中的测试导电结构204A-2、204A-5、204A-8、204A-11、204A-14及204A-17各自沿X方向以第二最长长度延伸，并且设置在第三记忆体层中的测试导电结构204A-3、204A-6、204A-9、204A-12、204A-15及204A-18各自沿X方向以第三最长长度延伸。
在此阶梯轮廓的情况下，(测试接口部分204A的)测试导电结构204A-1至204A-18中的每一者可以经由沿Z方向延伸的测试互连结构206A(例如通孔结构)中的一或多者或沿X或Y方向延伸的导电结构(例如金属布线)中的一或多者彼此串联地电耦合(或电耦合至其他组件)。在下文中，将阶梯结构彼此耦合的测试互连结构206A称为“测试阶梯(teststaircase，以下简称SC)通孔206A-1～206A-36”，并且进一步将测试SC通孔206A-1～206A-36彼此耦合的导电结构210称为“金属布线210”。
例如在图3中，测试导电结构204A-1分别经由测试SC通孔206A-1耦合至金属布线210中的一者并经由测试SC通孔206A-2及206A-3耦合至测试导电结构204A-2；测试导电结构204A-2经由测试SC通孔206A-4及206A-5耦合至测试导电结构204A-3；测试导电结构204A-3经由测试SC通孔206A-6及206A-7耦合至测试导电结构204A-6；测试导电结构204A-6经由测试SC通孔206A-8及206A-9耦合至测试导电结构204A-5；测试导电结构204A-5经由测试SC通孔206A-10及206A-11耦合至测试导电结构204A-4；测试导电结构204A-4经由测试SC通孔206A-12及206A-13耦合至测试导电结构204A-7；测试导电结构204A-7经由测试SC通孔206A-14及206A-15耦合至测试导电结构204A-8；测试导电结构204A-8经由测试SC通孔206A-16及206A-17耦合至测试导电结构204A-9；测试导电结构204A-9经由测试SC通孔206A-18及206A-19耦合至测试导电结构204A-12；测试导电结构204A-12经由测试SC通孔206A-20及206A-21耦合至测试导电结构204A-11；测试导电结构204A-11经由测试SC通孔206A-22及206A-23耦合至测试导电结构204A-10；测试导电结构204A-10经由测试SC通孔206A-24及206A-25耦合至测试导电结构204A-13；测试导电结构204A-13经由测试SC通孔206A-26及206A-27耦合至测试导电结构204A-14；测试导电结构204A-14经由测试SC通孔206A-28及206A-29耦合至测试导电结构204A-15；测试导电结构204A-15经由测试SC通孔206A-30及206A-31耦合至测试导电结构204A-18；测试导电结构204A-18经由测试SC通孔206A-32及206A-33耦合至测试导电结构204A-17；测试导电结构204A-17经由测试SC通孔206A-34及206A-35耦合至测试导电结构204A-16；并且测试导电结构204A-16经由测试SC通孔206A-36耦合至金属布线210中的一者。
在通过串行连接测试SC通孔206A-1～206A-36及测试导电结构204A-1～204A-18的此导电路径的情况下，可以准确地检查测试SC通孔206A-1～206A-36及测试导电结构204A-1～204A-18之间的电连接。在各种实施方式中，通过在测试结构140A的一端上施加第一信号(例如电压信号)(图3中所指示的箭头“A”)，在测试结构140A的另一端上侦测到的第二信号(例如电流信号)的电平(图3中所指示的箭头“B”)可用于确定沿该导电路径是否存在一或多个开放电路。举例而言，若沿导电路径存在任何开放电路，则第二信号的电平可以低于临限值。可以基于各种制程参数(例如测试SC通孔206A-1～206A-36的材料的电阻率、测试导电结构204A-1～204A-18的材料的电阻率、测试SC通孔206A-1～206A-36、测试导电结构204A-1～204A-18的数目等)来预先校准临限值。另一方面，若不存在开放电路，则第二信号的电平应等于或大于临限值。
回应于确定测试结构中开放电路的存在，确定在对应的记忆块的SC通孔与导电结构(例如WL)之间也可以存在开放电路。这种情况可能是因为记忆块及测试结构共用相同的处理步骤以制作SC通孔及测试SC通孔。在一些实施方式中，超过一个测试结构(例如串行连接如图2中所说明的测试结构140A及140B)可用于测试对应记忆块(例如记忆块140)中的SC通孔与WL之间的电连接。另外，可以将操作原理应用于测试多个记忆块(记忆块140至147)，这将相对于图4的方法进行论述。
参考图4，描绘了根据各种实施方式的用于测试多个记忆块的SC通孔的电连接的示例方法400的流程图。方法400的功能性或操作中的一些可以使用图1B中所描绘的记忆体核心控制电路108的一或多个组件(例如用于测试互连结构的信号产生器128(在下文中为“信号产生器128”)来实施或由其执行。应注意，方法400仅为示例，并且不旨在限制本揭露。因此，应当理解，可以在方法400之前、期间及之后提供额外操作，并且本文中仅简要描述了一些其他操作。
方法400从操作402开始，在操作402中，形成分别仿真多个记忆块的多个测试结构。在一些实施方式中，可以存在仿真每个记忆块的一或多个测试结构。一或多个测试结构可以与其对应的记忆块相邻设置。在一些实施方式中，测试结构中的每一者可以仿真、模拟或以其他方式至少遵循对应记忆块的阶梯接口部分(例如导电结构(WL))及互连结构(例如SC通孔)。
在方法400的以下论述中，使用包含八个记忆块140至147(图1D)作为示例的记忆库130，图5再现了这些记忆块中的四者140至143，其中其对应(仿真)测试结构140A～B至143A～B分别相邻设置。然而，应当了解，方法400不限于测试任何数目的记忆块。举例而言，通过根据任意数目的记忆块形成多个测试结构，方法400可以用于测试或以其他方式监测此类记忆块中的每一者的电连接。在各种实施方式中，测试结构140A～B可以各自具有仿真记忆块140的导电结构(WL)的多个测试导电结构(例如，如图3中所展示的204A-1至204A-18)及仿真记忆块140的SC通孔的多个测试SC通孔(例如，如图3中所展示的206A-1至206A-36)。
方法400进行至操作404，在该操作404中，测试结构彼此串联地电连接。除了经由串联的每个测试结构内的测试SC通孔电耦合测试导电结构(如相对于图3所说明)外，对应于特定的记忆块的一或多个(例如2个)测试结构中的一者连接至一或多个测试结构中的另一者。另外，对应于第一记忆块的一或多个测试结构中的一者连接至对应于第二记忆块的一或多个测试结构中的一者。可以经由多个开关来控制跨不同记忆块的此连接。在一些实施方式中，信号产生器128可以控制(例如启动/停用或以其他方式接通/断开)那些开关，以便串联地连接所有记忆块或绕过记忆块中的一或多者，这将在下文进行论述。
例如在图5中，对应于记忆块140的测试结构140A及140B彼此连接。另外，测试结构140B可以经由开关502(当启动时)连接至组件(未展示)，并且测试结构140A可以经由开关504(当启动时)连接至对应于下一记忆块141的测试结构中的一者141B。对应于记忆块141的测试结构141A及141B彼此连接。另外，测试结构141A经由开关506(当启动时)连接至对应于下一记忆块142的测试结构中的一者142B。对应于记忆块142的测试结构142A及142B彼此连接。另外，测试结构142A经由开关508(当启动时)连接至对应于下一记忆块143的测试结构中的一者143B。对应于记忆块143的测试结构143A及143B彼此连接。另外，测试结构143A经由开关510(当启动时)连接至组件(未绘示)。
此外，开关514、516、518及520可以提供一或多个旁路路径。开关中的每一者可以对应于相应的记忆块以绕过记忆块(及其对应的测试结构)。具体而言，可以相对于开关504交替地启动开关514以绕过记忆块140；可以相对于开关506交替地启动开关516以绕过记忆块141；可以相对于开关508交替地启动开关518以绕过记忆块142；并且可以相对于开关510交替地启动开关520以绕过记忆块143。举例而言，当开关504停用并且开关514停用时，可以绕过记忆块140(及对应的测试结构140A～B)；当开关506停用并且开关516停用时，可以绕过记忆块141(及对应的测试结构141A～B)；当开关508停用并且开关518停用时，可以绕过记忆块142(及对应的测试结构142A～B)；并且当开关510停用并且开关520停用时，可以绕过记忆块143(及对应的测试结构143A～B)。
在一些实施方式中，开关502至520中的每一者可以包含n型金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管、p型MOS晶体管、传输门、熔丝、反熔丝或其组合。应当理解，开关502至520可以各自包含适合于用作开关的装置/特征，同时仍在本揭露的范畴内。在一些实施方式中，开关502至520可以形成为含有记忆块140～143的记忆体装置的一部分。另外，开关502至520可以形成在记忆块140～143上方或下方。举例而言，开关502至520可以形成在基板的前端上，并且记忆块140～143可以形成在基板的后端上。在另一中，记忆块140～143可以形成在基板的后端上，并且开关502至520亦可以形成在后端上以及记忆块140～143上方。在又一中，开关502至520可以嵌入于记忆块140～143的处理中。在又一中，开关502至520可以分离地形成为分离的装置，并且随后整合至含有记忆块140～143的记忆体装置中。
在一些实施方式中，预设情况下，信号产生器128可以启动开关502至510并且停用开关514至520，以便将测试结构串联地电连接(操作404)。如此，导电路径550可以经由测试结构140B、140A、141B、141A、142B、142A、143B及143A提供，如图5中所展示。
接下来，方法400进行至第一确定操作405以确定是否满足条件。举例而言，信号产生器128可以在导电路径550的一端上施加第一信号(例如电压信号)，并且在导电路径550的另一端上侦测第二信号(例如电流信号)的电平。在侦测到第二信号时，信号产生器128可以确定第二信号的电平是否满足条件(例如大于临限值)。可基于各种制程参数(例如测试结构140至143的测试SC通孔的材料的电阻率、测试结构140至143的测试导电结构的测试SC通孔的材料的电阻率、跨测试结构140至143形成的测试SC通孔的数目、跨测试结构140至143形成的测试导电结构的数目等)来预先校准临限值。
若满足条件，则方法400进行至操作406，以将所有记忆体块140至143确定为可用记忆块。备选地，可以将SC导通孔与记忆体块140至143中的每一者的导电结构(WL)之间的电连接确定为没有开放电路问题。另一方面，若不满足条件，则方法400进行至操作408以一次测试记忆块中的一者。为了一次测试记忆块中的一者，可以绕过其余的记忆块(及其测试结构)，这允许标识出具有开放电路问题的记忆块。
举例而言，在确定侦测到的第二信号的电平不满足临限值时(在操作405处)，信号产生器128可以首先通过绕过其余的记忆块(例如当前中的记忆块141至143)来测试记忆块140。具体而言，信号产生器128可以停用开关506至514并启动开关502至504，以便形成导电路径650。可以仅经由用于所测试的记忆块140的测试结构(例如140A及140B)来提供导电路径650，如图6中所说明。沿此导电路径，绕过对应于其余的记忆块141至143的测试结构。信号产生器128可以再次确定第二信号的电平是否满足临限值(操作409)。
若并非如此(即，第二信号的电平等于或小于临限值)，则方法400可以进行至操作410，在该操作410中，确定所测试的记忆块具有连接问题。在一些实施方式中，信号产生器128可以将当前测试的记忆块确定为不可用。信号产生器128可以记录此不可用的记忆块的标识(例如地址信息)，该标识可以用作旗标以允许使用者(例如图1A的主机102)跳过对记忆块的存取。
另一方面，若如此(即第二信号的电平大于临限值)，则方法400可以再次进行至操作408以通过绕过其余的记忆块来测试下一记忆块。举例而言，信号产生器128可以随后通过绕过其余的记忆块(例如当前中的记忆块140、142及143)来测试记忆块141。具体而言，信号产生器128可以停用开关502至510以及516并启动开关514、518及520，以便形成导电路径750。可以仅经由用于所测试的记忆块141的测试结构(例如141A及141B)来提供导电路径750，如图7中所说明。沿此导电路径，绕过对应于其余的记忆块140、142及143的测试结构。信号产生器128可以再次确定第二信号的电平是否满足临限值(操作409)。若并非如此，则信号产生器128可以将当前测试的记忆块确定为不可用；并且若如此，则信号产生器128可以通过反复执行操作408及409来继续测试其余的记忆块。信号产生器128可以继续执行操作的此反复，直至标识出不可用的记忆块为止。
图8说明根据各种实施方式的用以形成记忆体装置的方法800的流程图。例如，方法800的至少一些操作(或步骤)可用于形成三维记忆体装置(例如测试结构140A～B、141A～B、142A～B、143A～B、144A～B、145A～B、146A～B及147A～B中的任一者，如本文中所揭露)。应注意，方法800仅为示例，并且不旨在限制本揭露。因此，应当理解，可以在图8的方法800之前、期间及之后提供额外操作，并且一些其他操作可以在本文中仅简要地描述。
在一些实施方式中，方法800的操作可以与分别如图9、图10、图11、图12、图13、图14、图15、图16、图17及图18中所展示的各个制造阶段处的示例3D记忆体装置900的横截面图(将在下文中进一步详细论述)相关联。虽然方法800的各种操作及图9至图18中所展示的相关联图示可以相对于包含多个单栅极记忆体单元的3D记忆体装置900进行描述，但应当理解，操作可以等同地适用于各种其他类型的记忆体单元中的任一者，诸如例如环绕栅极记忆体单元。
简要概述，方法800开始于在基板上方形成堆叠的操作802。方法800进行至以阶梯(staircase，以下简称SC)轮廓对堆叠进行图案化的操作804。方法800进行至沉积金属间介电质(intermetal dielectric，以下简称IMD)的操作806。方法800进行至形成多个字元线(word line，以下简称WL)沟槽的操作808。方法800进行至形成多个WL的操作810。方法800进行至沉积多个记忆体层及多个通道层的操作812。方法800进行至对通道层进行图案化的操作814。方法800进行至形成多个(源极/选择线)SL及多个位元线(bit line，以下简称BL)的操作816。方法800进行至形成多个测试SC通孔的操作818。方法800进行至形成多个金属布线的操作820。
对应于图8的操作802，图9是根据各种实施方式的3D记忆体装置900的透视图，该3D记忆体装置900包含在各个制造阶段中的一者处形成在半导体基板901上方的堆叠902。
基板901可以是可以掺杂(例如用p型或n型掺杂剂)或无掺杂的半导体基板，诸如体半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板或其类似者。基板901可以是晶圆，诸如硅晶圆。一般而言，SOI基板包含形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋入式氧化物(buried oxide，BOX)层、氧化硅层或其类似者。绝缘体层设置在通常为硅或玻璃基板的基板上。也可以使用其他基板，诸如多层或梯度基板。在一些实施方式中，基板901的半导体材料可以包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。
堆叠902包含多个绝缘层904及多个牺牲层906，该些绝缘层904及该些牺牲层906沿垂直方向(例如Z方向)在基板901上方在彼此顶部交替地堆叠。尽管在图9的所说明实施方式中展示了四个绝缘层904及三个牺牲层906，但应当理解，堆叠902可包含在彼此顶部交替地设置的任意数目的绝缘层及任意数目的牺牲层，同时仍在本揭露的范畴内。另外，尽管在图9的所说明实施方式中，堆叠902直接接触基板902，但应当理解，堆叠902与基板901分离。例如，可以在基板901上方形成多个(平面及/或非平面)晶体管，并且多个金属化层(每个金属化层包含电连接至那些晶体管的多个接触件)可以形成于基板901与堆叠902之间。如本文中所使用，交替堆叠的绝缘层904及牺牲层906是指牺牲层906中的每一者通过两个邻近的绝缘层904邻接。绝缘层904可以在其间具有相同的厚度，或可以具有不同的厚度。牺牲层906可以在其间具有相同的厚度，或可以具有不同的厚度。在一些实施方式中，堆叠902可以以绝缘层904(如图9中所展示)或牺牲层906开始。
绝缘层904可以包含至少一种绝缘材料。可用于绝缘层904的绝缘材料包含但不限于氧化硅(包含掺杂或无掺杂硅玻璃)、氮化硅、氮氧化硅、有机硅玻璃(organosilicateglass，OSG)、旋涂介电质材料、通常称为高介电常数(高k)的介电氧化物(例如氧化铝、氧化铪等)的介电金属氧化物及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方式中，绝缘层904可以是氧化硅。
牺牲层906可以包含绝缘材料、半导体材料或导电材料。牺牲层906的材料为可以随后相对于绝缘层904的材料选择性地去除的牺牲材料。牺牲层906的非限制性示例包含氮化硅、非晶半导体材料(诸如非晶硅)及多晶半导体材料(诸如多晶硅)。在一个实施方式中，牺牲层906可以为包含氮化硅或包含硅或锗中的至少一者的半导体材料的间隔物材料层。
可以通过在半导体基板901上方交替沉积绝缘层904及牺牲层906的相应材料来形成堆叠902。在一些实施方式中，可以例如通过化学气相沉积(chemical vapordeposition，CVD)来沉积绝缘层904中的一者，随后例如使用CVD或原子层沉积(atomiclayer deposition，ALD)来沉积牺牲层906中的一者。
对应于图8的操作804，图10是根据各种实施方式的3D记忆体装置900的透视图，在该3D记忆体装置900中，对堆叠902进行图案化以在各个制造阶段中的一者处形成阶梯轮廓。
为了形成阶梯轮廓，遮罩层(未展示)沉积在堆叠上(在最顶部的绝缘层904上)并且被图案化。在一些实施方式中，遮罩层可以包含光阻(例如正型光阻或负型光阻)，例如相同的光阻或不同的光阻的单层或多层。在其他实施方式中，遮罩层可以包含硬遮罩层，例如多晶硅遮罩层、金属遮罩层或任何其他合适的遮罩层。
接下来，对遮罩层进行图案化，以例如在X方向上远离遮罩层的轴向末端处蚀刻遮罩层的部分，以便减小其轴向宽度。可以使用微影技术对遮罩层进行图案化。一般而言，微影技术利用光阻材料，该光阻材料形成遮罩层并且经沉积、照射(曝光)并显影以去除光阻材料的一部分，在该中，遮罩层的末端部分。剩余的遮罩层保护诸如图案化的遮罩层下方的堆叠902的一部分的下伏材料免受诸如蚀刻的后续处理步骤的影响。
接下来，蚀刻在X方向上的遮罩层的两侧上的最顶部绝缘层904及最顶部牺牲层906的相应部分。例如，图案化的遮罩层用于蚀刻最顶部绝缘层904及最顶部牺牲层906的暴露部分，以便在下一下部绝缘层904及牺牲层906(即第二最顶部绝缘层904及牺牲层906)上方形成第一台阶(或梯级)1002(在最顶部绝缘层904及牺牲层906之外)。在一些实施方式中，蚀刻可以为各向异性蚀刻(例如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、深反应离子蚀刻(deep reactive ion etch，DRIE)或其类似者，或其组合)，该各向异性蚀刻选择性地蚀刻最顶部绝缘层及牺牲层的暴露部分。
在一些实施方式中，蚀刻可以包含:第一蚀刻，选择性地蚀刻最顶部绝缘层904，直至暴露出下伏(例如最顶部)牺牲层906；以及第二后续蚀刻，蚀刻牺牲层906，直至暴露出下伏(例如第二最顶部)绝缘层904。此两步蚀刻制程可以允许下伏牺牲层或绝缘层用作蚀刻终止，以使得一旦去除了紧接在其上方的层的一部分，以便防止过蚀刻。
接下来，再次蚀刻遮罩层以减小其在X方向上的轴向宽度，随后为两步蚀刻制程以形成第二台阶1004(在第二最顶部绝缘层904及牺牲层906之外)。通过在遮罩层上反复地执行宽度减小制程及两步蚀刻制程，可以对堆叠902进行图案化以包含多个台阶(例如台阶1002、1004及1006)，这产生如图10中所展示的阶梯轮廓。
对应于图8的操作806，图11为根据各种实施方式的3D记忆体装置900的透视图，该3D记忆体装置900包含在各个制造阶段中的一者处形成在堆叠902(具有阶梯轮廓)上方的IMD 1102。
IMD 1102可以通过在部分形成的3D记忆体装置900上方以块状沉积介电质材料并将块状氧化物(例如使用CMP)向后抛光至远离最顶部绝缘层904的位准来形成，以使得IMD1102仅设置在台阶1002至1006上方。IMD 1102的介电材料可以包含SiO、磷硅玻璃(phosphosilicate glass，PSG)、硼硅玻璃(borosilicate glass，BSG)、掺硼磷硅玻璃(boron-doped phosphosilicate Glass，BPSG)、无掺杂硅玻璃(undoped silicate glass，USG)或其组合。
对应于图8的操作808，图12为根据各种实施方式的3D记忆体装置900的透视图，该3D记忆体装置900包含在各个制造阶段中的每一者处的多个WL沟槽1202及1204。
尽管在图12的所说明实施方式中展示了两个WL沟槽1202～1204，但应当理解，3D记忆体装置900可以包含任意数目的WL沟槽，同时仍在本揭露的范畴内。WL沟槽1202及1204均沿横向方向(例如X方向)延伸。可以使用一或多种蚀刻制程来形成WL沟槽1202及1204。蚀刻制程可各自包含例如反应离子蚀刻(reactive ion etch，RIE)制程、中性束蚀刻(neutral beam etch，NBE)制程、其类似者或其组合。蚀刻制程可以是各向异性的。
作为形成WL沟槽1202及1204的结果，形成了鳍状结构1206、1208及1210。如图所示，鳍状结构1206至1210(有时称为条状结构)均沿横向方向(例如X方向)延伸，并且彼此平行。鳍状结构1206至1210中的每一者包含在彼此顶部交替地堆叠的多个层(layer/tier)。特定而言，每个鳍状结构包含多个绝缘层904(的剩余部分)、多个牺牲层906(剩余部分)及IMD 1102的剩余部分的交替堆叠。
对应于图8的操作810，图13为根据各种实施方式的3D记忆体装置900的透视图，该3D记忆体装置900包含在各个制造阶段中的一者处的多个WL 1302。
为了形成WL 1302，鳍状结构1206至1210中的每一者中的牺牲层906中的每一者的相应末端部分可以横向凹陷(例如沿Y方向)。牺牲层906可以通过执行蚀刻制程而凹陷，该蚀刻制程经由WL沟槽1202及1204相对于绝缘层904选择性地蚀刻牺牲层906。备选地陈述，绝缘层904可以在整个选择性蚀刻制程中保持基本完整。在一些实施方式中，牺牲层906中的每一者可以从其两端(沿Y方向)向内凹陷一定的回蚀距离。此回蚀距离可以控制为小于牺牲层906沿Y方向的宽度的一半，以便保持牺牲层906的中央部分完整，如图13中所展示。
蚀刻制程可以包含采用湿式蚀刻溶液的湿式蚀刻制程，或可以为气相(干式)蚀刻制程，在该气相蚀刻制程中将蚀刻剂以气相引入第一沟槽(虚线)中。在牺牲层906包含氮化硅并且绝缘层204包含氧化硅的示例中，蚀刻制程可以包含湿式蚀刻制程，在该湿式蚀刻制程中将工件浸入包含磷酸的湿式蚀刻槽内，该磷酸相对于绝缘层904的氧化硅、硅及各种其他材料选择性地蚀刻牺牲层906的氮化硅。
接下来，可以(例如共形地)形成金属填充层以填充相对于绝缘层904朝向剩余牺牲层906向内延伸的“凹部”，从而形成WL 1302，如图13中所展示。金属填充层包含选自由钨、铜、钴、钌、钛、钽或其组合组成的群组的至少一种金属材料。金属填充层可以通过共形沉积方法沉积，该共形沉积方法可以为例如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、无电电镀、电镀或其组合。
对应于图8的操作812，图14为根据各种实施方式的3D记忆体装置900的透视图，该3D记忆体装置900包含在各个制造阶段中的一者处的多个记忆体层1402、1404及多个通道层1412、1414。
在各种实施方式中，记忆体层1402～1404中的每一者包含两个部分，每个部分形成以沿对应沟槽的侧壁中的一者延伸。如此，记忆体层的每个部分(经由其相应的暴露侧壁)与对应数目的WL接触。在记忆体层上方，通道层1412～1414中的每一者亦包含分别与对应的记忆体层的两个部分接触的两个部分。如图14的所说明中所展示，在沟槽1202中形成包含两个部分的记忆体层1402及包含两个部分的通道层1412；在沟槽1204中形成包含两个部分的记忆体层1404及包含两个部分的通道层1414。
沿WL沟槽1202～1204中的每一者的侧壁设置的记忆体层1402～1404中的每一者可以包含铁电材料，例如锆钛酸铅(lead zirconate titanate，PZT)、PbZr/TiO3、BaTiO3、PbTiO2等。然而，应当理解，记忆体层1402～1404可以各自包含电荷储存层，同时仍在本揭露的范畴内。可以使用物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)、电浆增强型CVD(plasma enhanced CVD，PECVD)、原子层沉积(atomiclayer deposition，ALD)、MBE、任何其他合适的制程或其组合形成记忆体层1402～1404。可以沉积共形涂层，以使得记忆体层各自在WL沟槽的侧壁周围连续。
通道层1412～1414中的每一者形成在记忆体层的径向内表面(侧壁)上。在一些实施方式中，通道层1412～1414可以各自由半导体材料(例如Si(例如多晶硅或非晶硅)、Ge、SiGe、碳化硅(silicon carbide，SiC)等)形成。可以使用物理气相沉积(physical vapordeposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)、电浆增强型CVD(plasma enhancedCVD，PECVD)、原子层沉积(atomic layer deposition，ALD)、MBE、任何其他合适的制程或其组合形成通道层1412～1414。可以沉积共形涂层，以使得通道层1412～1414各自在记忆体层的径向内表面上连续。
随后，用绝缘材料(例如SiO、SiN、SiON、SiCN、SiC、SiOC、SiOCN、其类似者或其组合)填充WL沟槽1202～1204中的每一者，以便形成内部间隔物1406。在一些实施方式中，内部间隔物1406可以由与多个绝缘层904相同的材料形成。可以使用物理气相沉积(physicalvapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)、电浆增强型CVD(plasmaenhanced CVD，PECVD)、原子层沉积(atomic layer deposition，ALD)、MBE、任何其他合适的制程或其组合、高深宽比制程(high aspect ratio process，HARP)、另一适用的制程或其组合形成内部间隔物1406。
对应于图8的操作814，图15是根据各种实施方式的3D记忆体装置900的透视图，在该3D记忆体装置900中，通道层1412及1414各自在各个制造阶段中的一者处图案化。
在一些实施方式中，通道层1412及1414中的每一者图案化为多个段，每个段可以限定记忆体串的初始占地面积。举例而言，通道层1412图案化为通道段1502、1504、1506、1508、1510、1512、1514及1516；并且通道层1414图案化为通道段1518、1520、1522、1524、1526、1528、1530及1532。此类通道段中的每一者皆可以用作记忆体串的通道，该记忆体串包含跨多个层设置的多个记忆体单元。在下文中，通道段1502至1532称为“记忆体串1502至1532”。通过重新填充绝缘材料(例如SiO、SiN、SiON、SiCN、SiC、SiOC、SiOCN、其类似者或其组合)使段彼此电隔离。
对应于图8的操作816，图16是根据各种实施方式的3D记忆体装置900的透视图，该3D记忆体装置900包含在各个制造阶段中的一者处的多个BL 1602及多个SL 1604。
在一些实施方式中，BL 1602及SL 1604中的每一者由金属填充材料形成，并且沿Z方向延伸。通道段(或记忆体串)中的每一者耦合至一对BL与SL。另外，在WL沟槽中面向彼此的两个记忆体串可以共用一对BL与SL。使用记忆体串1502及1510作为代表，记忆体串1502及1510共用垂直延伸的BL 1602及SL 1604。金属填充层包含选自由钨、铜、钴、钌、钛、钽或其组合组成的群组的至少一种金属材料。金属填充层可以通过共形沉积方法沉积，该共形沉积方法可以为例如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、无电电镀、电镀或其组合。
对应于图8的操作818，图17是根据各种实施方式的3D记忆体装置900的透视图，该3D记忆体装置900包含在各个制造阶段中的一者处的多个测试SC通孔1700。
测试SC通孔1700(与测试SC通孔206A-1～206A-36及206B基本类似，如上文所论述)各自以相应的高度(或深度)穿过IMD 1102以降落在相应的WL上。举例而言，在图17中，在第一台阶1002处，多个测试SC通孔1700以第一高度垂直延伸以降落在WL 1302上；在第二台阶1004处，多个测试SC通孔1700以第二高度垂直延伸以降落在WL 1302上；以及在第三台阶1006处，多个测试SC通孔1700以第三高度垂直延伸以降落在WL 1302上。测试SC通孔1700通过以下形成:蚀刻IMD 1102以形成多个开口，该些开口在不同台阶处暴露WL 1302的各个部分，并且随后用金属填充材料填充开口。金属填充材料包含选自由钨、铜、钴、钌、钛、钽或其组合组成的群组的至少一种金属材料。金属填充材料可以通过共形沉积方法沉积，该共形沉积方法可以为例如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、无电电镀、电镀或其组合。
对应于图8的操作820，图18是根据各种实施方式的3D记忆体装置900的透视图，该3D记忆体装置900包含在各个制造阶段中的一者处的多个金属布线1800。
金属布线1800(与导电结构210基本类似，如上文所论述)与测试SC通孔1700串联地电耦合。另外，形成为水平导电线的金属布线1800中的每一者经由形成为垂直导电线的通孔1802耦合至相应的测试SC通孔。此类金属布线1800及通孔1802可以经由双镶嵌或单镶嵌制程通过形成一或多个水平及垂直沟槽并用金属填充材料填充那些沟槽来形成，该些沟槽延伸经由IMD 1102上方的另一IMD。金属填充材料包含选自由钨、铜、钴、钌、钛、钽或其组合组成的群组的至少一种金属材料。金属填充材料可以通过共形沉积方法沉积，该共形沉积方法可以为例如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomiclayer deposition，ALD)、无电电镀、电镀或其组合。
在图13(及图14至图18)的所说明中，凹部各自形成有基于边缘的侧壁(例如几乎垂直的侧壁)，该基于边缘的侧壁使得WL 1302遵循此基于边缘的内侧壁。替代地陈述，在剩余的中央牺牲层906与WL 1302之间形成基于边缘的接口。然而，凹部可以形成为具有基于曲率的侧壁，该基于曲率的侧壁使得WL 1302遵循此基于曲率的内侧壁，如图19的横截面图中所说明。
为了进一步说明WL 1302、测试SC通孔1700、通孔1802以及金属布线1800之间的连接，图20A、图20B、图20C、图20D、图20E、图20F、图20G、图20H、图21A、图21B、图21C、图21D、图21E、图21F、图21G及图21H说明根据各种实施方式的这些特征的各种横截面图。
例如，图20A至图20H说明WL 1302、测试SC通孔1700、通孔1802及金属布线1800，其中通孔1802及金属布线1800形成具有小于测试SC通孔1700的宽度(沿Y方向延伸)的宽度(沿Y方向延伸)。特定而言，图20A、图20C、图20E及图20G说明通孔1802具有与测试SC通孔1700的顶表面对准的底表面；图20B、图20D、图20F及图20H说明通孔1802具有在测试SC通孔1700的顶表面下方的底表面；图20A至图20D说明通孔1802及测试SC通孔1700彼此中心对准；图20E至图20H说明通孔1802及测试SC通孔1700彼此中心未对准；图20A、图20B、图20E及图20F说明测试SC通孔1700具有与WL 1302的顶表面对准的底表面；并且图20C、图20D、图20G及图20H说明测试SC通孔1700具有在WL 1302的顶表面下方对准的底表面。
举例而言，图21A至图21H说明WL 1302、测试SC通孔1700、通孔1802及金属布线1800，在该些图中通孔1802及金属布线1800形成具有大于测试SC通孔1700的宽度(沿Y方向延伸)的宽度(沿Y方向延伸)。特定而言，图21A、图21C、图21E及图21G说明通孔1802具有与测试SC通孔1700的顶表面对准的底表面；图21B、图21D、图21F及图21H说明通孔1802具有在测试SC通孔1700的顶表面下方的底表面；图21A至图21D说明通孔1802及测试SC通孔1700彼此中心对准；图21E至图21H说明通孔1802及测试SC通孔1700彼此中心未对准；图21A、图21B、图21E及图21F说明测试SC通孔1700具有与WL 1302的顶表面对准的底表面；并且图21C、图21D、图21G及图21H说明测试SC通孔1700具有在WL 1302的顶表面下方对准的底表面。
在本揭露的一个态样中，揭露了一种记忆体装置。记忆体装置包含:第一记忆块，包含第一记忆体子阵列；第一接口部分，与第一记忆体子阵列相邻设置，第一接口部分具有阶梯轮廓；以及多个第一互连结构，经由第一接口部分电耦合至第一记忆体子阵列。记忆体装置包含:第一测试结构，与第一半导体装置相邻设置，第一测试结构用以模拟多个第一互连结构的电连接。记忆体装置包含:第二测试结构，与第一半导体装置相邻设置，第二测试结构用以模拟多个第一互连结构的电连接。第一测试结构及第二测试结构彼此电耦合，并且各自与第一记忆块电隔离。
在本揭露的另一态样中，揭露了一种记忆体装置。记忆体装置包含多个记忆体子阵列。经由字元线(word line，WL)阶梯及多个互连结构来存取记忆体子阵列中的每一者。记忆体装置包含多个测试结构。测试结构中的每一者对应于记忆体子阵列中的一者，并且包含:(i)测试WL阶梯，仿真耦合至对应记忆体子阵列的WL阶梯；及(ii)多个测试互连结构，仿真耦合至对应记忆体子阵列的互连结构。多个测试结构彼此串联地电耦合。
在本揭露的又一态样中，揭露了一种用于测试记忆体装置的方法。方法包含形成分别仿真多个记忆体子阵列的多个测试结构。测试结构中的每一者与记忆体子阵列中的对应一者实体相邻地设置但电隔离。方法包含串联耦合测试结构。方法包含确定经由串行连接的测试结构导电的电位是否满足条件。方法包含基于确定，通过一次绕过测试结构中的剩余测试结构来测试测试结构中的一者，以便标识记忆体子阵列中的一或多者的电连接问题。
于本揭露的一实施态样，提出一种测试记忆体装置，包括第一记忆块、第一测试结构及第二测试结构。第一记忆块包括第一记忆体子阵列、第一接口部分以及多个第一互连结构。第一接口部分与第一记忆体子阵列相邻设置，第一接口部分具有阶梯轮廓。多个第一互连结构经由第一接口部分电耦合至第一记忆体子阵列。第一测试结构与第一半导体装置相邻设置，第一测试结构用以模拟这些第一互连结构的多个电连接。第二测试结构与第一半导体装置相邻设置，第二测试结构用以模拟这些第一互连结构的多个电连接。第一测试结构及第二测试结构彼此电耦合，并且各自与第一记忆块电隔离。在上述及以下实施方式的一或更多者中，第一测试结构及第二测试结构中的每一者包括测试接口部分仿真该第一接口部分的该阶梯轮廓，以及多个测试互连结构，分别仿真这些第一互连结构的多个轮廓。在上述及以下实施方式的一或更多者中，这些测试互连结构经由测试接口部分彼此串联地电耦合。在上述及以下实施方式的一或更多者中，测试接口部分包括多个测试存取接线，每个存取接线配置为启动多个测试记忆单元，并且与这些测试存取接线中的第一者所接触的这些测试互连结构中的第一者是电耦合至与这些测试存取接线中的第二者所接触的这些测试互连结构中的第二者。在上述及以下实施方式的一或更多者中，均沿同一方向延伸的第一测试存取接线及第二测试存取接线相对于彼此垂直设置。在上述及以下实施方式的一或更多者中，第一测试存取接线及第二测试存取接线中的一者比第一测试存取接线及第二测试存取接线中的另一者沿前述方向延伸得更远。在上述及以下实施方式的一或更多者中，测试记忆体装置还包括第二记忆块、第三测试结构及第四测试结构。第二记忆块包括第二记忆体子阵列、第二接口部分以及多个第二互连结构。第二接口部分与第二记忆体子阵列相邻设置，第二接口部分具有阶梯轮廓。这些第二互连结构经由第二接口部分电耦合至第二记忆体子阵列。第三测试结构与第二记忆块相邻设置，第三测试结构用以模拟这些第二互连结构的多个电连接。第四测试结构与第二记忆块相邻设置，第四测试结构用以模拟这些第二互连结构的多个电连接。第三测试结构及第四测试结构彼此电耦合，并且各自与第二记忆块电隔离。在上述及以下实施方式的一或更多者中，第一测试结构至第四测试结构彼此串联地电耦合。在上述及以下实施方式的一或更多者中，测试记忆体装置还包括第一开关以及第二开关。第一开关电耦合在(i)第一测试结构或第二测试结构中的一者与(ii)第三测试结构或第四测试结构中的一者之间。第二开关用以绕过第一测试结构及第二测试结构。在上述及以下实施方式的一或更多者中，第一开关及第二开关交替启动，以便选择性地绕过第一测试结构及第二测试结构。在上述及以下实施方式的一或更多者中，第一记忆块及第二记忆块形成于单一晶粒上。
于本揭露的另一实施态样中，提出一种测试记忆体装置，包括多个记忆体子阵列以及多个测试结构。这些记忆体子阵列中的每一者经由字元线阶梯及多个互连结构来存取。这些测试结构中的每一者对应于这些记忆体子阵列中的一者，并且包括:(i)测试字元线阶梯，仿真耦合至对应记忆体子阵列的字元线阶梯；及(ii)多个测试互连结构，仿真耦合至对应记忆体子阵列的这些互连结构。其中这些测试结构彼此串联地电耦合。在上述及以下实施方式的一或更多者中，测试记忆体装置还包括多个第一开关以及多个第二开关。选择这些第一开关中的每一者以将与这些记忆体子阵列中的第一者相邻设置的这些测试结构中的第一者电耦合至与这些记忆体子阵列中的第二者相邻设置的这些测试结构中的第二者。选择这些第二开关中的每一者以绕过这些测试结构之中的对应一者。在上述及以下实施方式的一或更多者中，这些测试结构中的每一者与对应记忆体子阵列电隔离。在上述及以下实施方式的一或更多者中，这些测试结构中的每一者中，测试字元线阶梯包括第一测试字元线以及第二测试字元线。第一测试字元线沿横向方向延伸。第二测试字元线沿横向方向延伸，并且设置在第一测试字元线下方，其中该第二测试字元线沿该横向方向比该第一测试字元线长。在上述及以下实施方式的一或更多者中，这些测试结构中，这些测试互连结构包括第一测试互连结构、第二测试互连结构以及第三测试互连结构。第一测试互连结构沿垂直方向延伸并且与第一测试字元线接触。第二测试互连结构电耦合至第一测试互连结构，第二测试互连结构沿垂直方向延伸并且与第二测试字元线接触。第三测试互连结构沿垂直方向延伸并且与第二测试字元线接触。在上述及以下实施方式的一或更多者中，这些记忆体子阵列及这些测试结构形成于单一晶粒上。
于本揭露的又一实施态样中，提出一种用于测试记忆体装置的方法，包括以下步骤。形成多个测试结构，分别仿真多个记忆体子阵列，其中这些测试结构中的每一者与这些记忆体子阵列中的对应一者实体相邻地设置但电隔离。串联耦合这些测试结构。决定经由多个串联连接的测试结构导电的电位是否满足条件。基于决定结果，通过一次绕过这些测试结构中的剩余测试结构来测试这些测试结构中的一者，以便标记这些记忆体子阵列中的一或多者的多个电连接问题。在上述及以下实施方式的一或更多者中，这些记忆体子阵列中的每一者为通过字元线阶梯及多个互连结构来存取。在上述及以下实施方式的一或更多者中，这些测试结构中的每一者包括:(i)测试字元线阶梯，仿真耦合至对应记忆体子阵列的字元线阶梯；及(ii)多个测试互连结构，仿真耦合至对应记忆体子阵列的这些互连结构。
前述内容概述了若干实施方式的特征，以使得熟悉此项技术者可以较佳地理解本揭露的态样。熟悉此项技术者应当了解，其可以容易地将本揭露用作设计或修改其他制程及结构的基础，以供实现本文中所引入的实施方式的相同目的及/或达成相同优点。熟悉此项技术者亦应该认识到，此类等效构造不脱离本揭露的精神及范畴，并且在不脱离本揭露的精神及范畴的情况下，其可以进行各种改变、替换及变更。

Claims (10)

1.一种测试记忆体装置，其特征在于，包括：
一第一记忆块，包括：
一第一记忆体子阵列；
一第一接口部分，与该第一记忆体子阵列相邻设置，该第一接口部分具有一阶梯轮廓；以及
多个第一互连结构，经由该第一接口部分电耦合至该第一记忆体子阵列；
一第一测试结构，与一第一半导体装置相邻设置，该第一测试结构用以模拟该些第一互连结构的多个电连接；及
一第二测试结构，与该第一半导体装置相邻设置，该第二测试结构用以模拟该些第一互连结构的多个电连接；
其中该第一测试结构及该第二测试结构彼此电耦合，并且各自与该第一记忆块电隔离。
2.根据权利要求1所述的测试记忆体装置，其特征在于，该第一测试结构及该第二测试结构中的每一者包括：
一测试接口部分，仿真该第一接口部分的该阶梯轮廓；及
多个测试互连结构，分别仿真该些第一互连结构的多个轮廓。
3.根据权利要求2所述的测试记忆体装置，其特征在于，该些测试互连结构经由该测试接口部分彼此串联地电耦合。
4.根据权利要求2所述的测试记忆体装置，其特征在于，该测试接口部分包括多个测试存取接线，各该存取接线配置为启动多个测试记忆单元，并且其中与该些测试存取接线中的一第一者所接触的该些测试互连结构中的一第一者是电耦合至与该些测试存取接线中的一第二者所接触的该些测试互连结构中的一第二者。
5.根据权利要求1所述的测试记忆体装置，其特征在于，进一步包括：
一第二记忆块，包括：
一第二记忆体子阵列；
一第二接口部分，与该第二记忆体子阵列相邻设置，该第二接口部分具有一阶梯轮廓；及
多个第二互连结构，经由该第二接口部分电耦合至该第二记忆体子阵列；
一第三测试结构，与该第二记忆块相邻设置，该第三测试结构用以模拟该些第二互连结构的多个电连接；及
一第四测试结构，与该第二记忆块相邻设置，该第四测试结构用以模拟该些第二互连结构的多个电连接；
其中该第三测试结构及该第四测试结构彼此电耦合，并且各自与该第二记忆块电隔离。
6.一种测试记忆体装置，其特征在于，包括：
多个记忆体子阵列，其中该些记忆体子阵列中的每一者经由一字元线阶梯及多个互连结构来存取；及
多个测试结构，其中该些测试结构中的每一者对应于该些记忆体子阵列中的一者，并且包括:(i)一测试字元线阶梯，仿真耦合至对应记忆体子阵列的该字元线阶梯；及(ii)多个测试互连结构，仿真耦合至该对应记忆体子阵列的该些互连结构；
其中该些测试结构彼此串联地电耦合。
7.根据权利要求6所述的测试记忆体装置，其特征在于，进一步包括：
多个第一开关，其中选择该些第一开关中的每一者以将与该些记忆体子阵列中的一第一者相邻设置的该些测试结构中的一第一者电耦合至与该些记忆体子阵列中的一第二者相邻设置的该些测试结构中的一第二者；及
多个第二开关，其中选择该些第二开关中的每一者以绕过该些测试结构之中的一对应一者。
8.一种用于测试记忆体装置的方法，其特征在于，包括以下步骤：
形成多个测试结构，分别仿真多个记忆体子阵列，其中该些测试结构中的每一者与该些记忆体子阵列中的一对应一者实体相邻地设置但电隔离；
串联耦合该些测试结构；
决定经由多个串联连接的测试结构导电的一电位是否满足一条件；及
基于决定结果，通过一次绕过该些测试结构中的剩余测试结构来测试该些测试结构中的一者，以便标记该些记忆体子阵列中的一或多者的多个电连接问题。
9.根据权利要求8所述的方法，其特征在于，该些记忆体子阵列中的每一者为通过一字元线阶梯及多个互连结构来存取。
10.根据权利要求9所述的方法，其特征在于，该些测试结构中的每一者包括：(i)一测试字元线阶梯，仿真耦合至该对应记忆体子阵列的该字元线阶梯；及(ii)多个测试互连结构，仿真耦合至该对应记忆体子阵列的该些互连结构。
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US11854914B2 (en) * 2021-11-15 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of testing memory devices
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