CN113889481A - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

Info

Publication number
CN113889481A
CN113889481A CN202110587998.XA CN202110587998A CN113889481A CN 113889481 A CN113889481 A CN 113889481A CN 202110587998 A CN202110587998 A CN 202110587998A CN 113889481 A CN113889481 A CN 113889481A
Authority
CN
China
Prior art keywords
wiring
lower wiring
insulating layer
floating
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110587998.XA
Other languages
English (en)
Inventor
李昇珉
金俊亨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN113889481A publication Critical patent/CN113889481A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种三维半导体存储器件，包括：外围电路结构；以及在外围电路结构上的单元阵列结构。外围电路结构包括：在衬底上的下布线；在下布线上的停止绝缘层；在下布线上的接触通路；停止绝缘层上的浮置通路；以及，在接触通路上的上布线。浮置通路不接触下布线。接触通路穿过停止绝缘层中的通路孔接触下布线。上布线接触接触通路。

Description

三维半导体存储器件
相关申请的交叉引用
本申请基于2020年7月1日在韩国知识产权局提交的韩国专利申请No.10-2020-0081065并且要求其优先权，其公开通过引用整体并入本文。
技术领域
本发明构思的技术思想涉及一种三维半导体存储器件，更具体地涉及一种在上布线面与下布线面之间具有改进的接触可靠性的三维(3D)半导体存储器件。
背景技术
为了满足消费者所需要的极好的性能和低的价格，需要提高半导体存储器件的集成度。在二维(2D)或平面半导体存储器件的情况下，因为难以减小由单位存储单元占据的面积，所以难以提高集成度。因此，已经提出了具有三维布置的存储单元的3D半导体存储器件。需要3D半导体存储器件来改进上布线面与下布线面之间的接触的可靠性。
发明内容
本发明构思提供了一种具有改进的可靠性和集成度的三维(3D)半导体存储器件。
根据本发明构思的一些示例实施例的3D半导体存储器件可以包括：外围电路结构；以及在外围电路结构上的单元阵列结构。外围电路结构可以包括：在衬底上的下布线；在下布线上的停止绝缘层；在下布线上的接触通路；停止绝缘层上的浮置通路；以及，在接触通路上的上布线。接触通路可以穿过停止绝缘层中的通路孔接触下布线。浮置通路可以不接触下布线。上布线可以接触接触通路。
根据本发明构思的一些示例实施例的3D半导体存储器件可以包括：外围电路结构；以及，在外围电路结构上的单元阵列结构。外围电路结构可以包括：衬底上的第一下布线；衬底上的第二下布线；在第一下布线和第二下布线两者上的停止绝缘层；第一浮置通路，在停止绝缘层上，并且在与水平方向垂直的竖直方向上至少部分地与第一下布线重叠；在第二下布线上的接触通路；以及，在接触通路上的上布线。第二下布线可以在水平方向上与和第一下布线的直接接触隔离。第二下布线可以在衬底上在水平方向上邻近第一下布线。停止绝缘层可以显露第二下布线。第一浮置通路可以不接触第一下布线。接触通路可以穿过停止绝缘层中的通路孔接触第二下布线。上布线可以接触接触通路。
根据本发明构思的一些示例实施例的3D半导体存储器件可以包括：外围电路结构；以及，在外围电路结构上的单元阵列结构。外围电路结构可以包括：第一布线面，包括均在衬底上的第一下布线和第二下布线；第一绝缘层，在第一布线面中，并且使第一下布线与第二下布线绝缘；停止绝缘层，在第一下布线、第二下布线和第一绝缘层上；在停止绝缘层上的第一浮置通路；在第二下布线上的接触通路；通路绝缘层，使接触通路与第一浮置通路绝缘；接触通路上的第二布线面；以及，第二绝缘层，包围第二布线面中的上布线。第二下布线可以在水平方向上与和第一下布线的直接接触隔离，并且邻近第一下布线。停止绝缘层可以显露第二下布线。第一浮置通路可以在与水平方向垂直的竖直方向上至少部分地与第一下布线重叠。接触通路可以在竖直方向上至少部分地与第二下布线重叠。第一浮置通路可以不接触第一下布线。接触通路可以穿过停止绝缘层中的通路孔接触第二下布线。第二布线面可以包括：接触接触通路的上布线。
附图说明
根据以下结合附图的具体实施方式将更清楚地理解本发明构思的实施例，在附图中：
图1和图2是根据本发明构思的一些示例实施例的三维(3D)半导体器件的各个电路图；
图3是根据本发明构思的一些示例实施例的3D半导体器件的组件的框图；
图4是根据本发明构思的一些示例实施例的3D半导体器件的结构的透视图；
图5是根据本发明构思的一些示例实施例的3D半导体器件的概念平面图；
图6是沿图5中的线I-I′截取的区域的概念截面图；
图7是图6中的区域EN的放大视图；
图8是沿图5中的线II-II′截取的区域的概念截面图；
图9是沿图5中的线III-III′截取的区域的概念截面图；
图10和图11是根据本发明构思的一些示例实施例的3D半导体器件的外围电路结构的截面图；
图12是根据本发明构思的一些示例实施例的3D半导体器件的外围电路结构的布局图；
图13是沿图15中的线XIII-XIII’截取的主要部分的截面图；
图14是根据本发明构思的一些示例实施例的3D半导体器件的外围电路结构的布局图；
图15是根据本发明构思的一些示例实施例的3D半导体器件的外围电路结构的布局图；
图16是根据本发明构思的一些示例实施例的3D半导体器件的外围电路结构的布局图；
图17A、图17B、图17C、图17D、图17E、图17F、图17G、图17H和图17I是根据本发明构思的一些示例实施例的用于说明3D半导体器件的外围电路结构的制造方法的主要组成部分的截面图；
图18是根据本发明构思的一些示例实施例的卡的示意图；以及
图19是根据本发明构思的一些示例实施例的系统的示意图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的一些示例实施例。在附图中，相同的附图标记被用于相同的组成要素，并且省略其重复的描述。
本发明构思的三维(3D)半导体器件可以具有已存储的数据即使在不供电时也连续保存的特性。此外，通过使用NAND闪存器件描述了本发明构思的3D半导体器件的示例。因此，本发明构思的描述可以被直接应用到NAND闪存器件。本发明构思的3D半导体存储器件可以被称为竖直非易失性存储器件。
图1和图2是根据本发明构思的一些示例实施例的3D半导体存储器件100的各个电路图。
图1和图2可以分别是3D半导体存储器件100(即，NAND闪存器件)的二维电路图和3D电路图。在3D半导体存储器件100中，单元晶体管M0至单元晶体管Mn可以串联连接，以形成单元串S。单元晶体管M0至单元晶体管Mn可以是存储单元。单元串S的单元可以在第0比特线BL0至第n比特线BLn与地选择线GSL之间并联连接。
3D半导体存储器件100可以包括：单元串S，其中，第0单元晶体管M0至第n单元晶体管Mn串联连接；第0字线WL0至第n字线WLn，用于选择第0单元晶体管M0至第n单元晶体管Mn；以及行解码器2，驱动第0字线WL0至第n字线WLn。
3D半导体存储器件100可以包括：串选择线SSL，连接到单元串S的一侧，并且连接到串选择晶体管ST1；第0比特线BL0至第n比特线BLn，连接到串选择晶体管ST1的漏极；以及地选择线GSL，连接到单元串S的另一侧，并且连接到地选择晶体管ST2。此外，在3D半导体存储器件100中，公共源极线CSL可以被连接到地选择晶体管ST2的源极。
3D半导体存储器件100可以通过包括单元串S、以及分别被连接到单元串S的上部和下部的串选择晶体管ST1和地选择晶体管ST2，形成单元串US。在图1和图2中，一个串选择晶体管ST1和一个地选择晶体管ST2被示出为被连接到单元串S，以形成单元串US，但是可以形成两个或更多个串选择晶体管ST1，或可以形成两个或更多个地选择晶体管ST2。
在一个单元串S中，可以形成2m(m是1或更大的自然数)个单元晶体管M0至单元晶体管Mn。第0单元晶体管M0至第n单元晶体管Mn的两个、四个、八个或十六个单元晶体管可以串联连接成一个单元串S。在图1和图2中，为了方便，只示出了第0单元晶体管M0至第n单元晶体管Mn的四个单元晶体管、以及第0字线WL0至第n字线WLn的四条字线。
在图2中，X方向(第一方向)可以是第0字线WL0至第n字线WLn延伸的方向，即，字线方向。与X方向(第一方向)垂直的Y方向(第二方向)可以是第0比特线BL0至第n比特线BLn延伸的方向，即，位线方向。Z方向(第三方向)可以是：与由第0字线WL0至第n字线WLn和第0位线BL0至第n位线BLn形成的平面垂直的方向。如以后所描述的，X方向和Y方向可以在结构上是，分别与衬底的表面(图6、图8和图9中的50)或半导体层(图6、图8和图9中的103)平行的第一水平方向和第二水平方向，并且Z方向可以是与衬底的表面(图6、图8和图9中的50)或半导体层(图6、图8和图9中的103)垂直的竖直方向。
图3是根据本发明构思的一些示例实施例的3D半导体存储器件100的组件的框图。
3D半导体存储器件100可以包括单元阵列1和外围电路。外围电路可以包括行解码器2、页缓冲器3和列解码器4。
单元阵列1可以包括：包括多个存储单元的3D单元阵列。如上面针对图1和图2所描述的，单元阵列1可以包括：包括第0单元晶体管M0至第n单元晶体管Mn的存储单元；以及第0字线WL0至第n字线WLn和第0位线BL0至第n位线BLn，它们电连接到包括第0单元晶体管M0至第n单元晶体管Mn的存储单元。在一些示例实施例中，单元阵列1可以包括：作为数据擦除单元的第0存储块BLK0至第n存储块BLKn。
行解码器2可以选择单元阵列1的字线(图1和图2中的WL0至WLn)。行解码器2可以根据地址信息，选择单元阵列1的第0存储块BLK0至第n存储块BLKn中的一个，并且选择已选择的存储块(第0存储块BLK0至第n存储块BLKn中的一个)的字线(图1和图2中的WL0至WLn)中的一条。行解码器2可以响应于控制电路(未示出)的控制，分别将由电压生成电路(未示出)生成的字线电压提供给所选择的字线和未选择的字线。
页缓冲器3可以执行以下功能：对包括单元晶体管(图1中的M0至Mn)的存储单元写入信息、或读取存储在包括单元晶体管(图1中的M0至Mn)的存储单元中的信息。页缓冲器3可以根据操作模式，临时存储要存储在存储单元中的数据，或可以感测在存储单元中存储的数据。页缓冲器3可以在编程操作模式下作为写入驱动器电路进行操作，并且在读取操作模式下作为读出放大器电路进行操作。
列解码器4可以被连接到单元阵列1的位线(图1和图2中的BL0至BLn)。列解码器4可以在页缓冲器3与外部设备(例如，存储器控制器)之间提供数据传输路径。
图4是根据本发明构思的一些示例实施例的3D半导体存储器件100的结构的透视图。
3D半导体存储器件100可以包括外围电路结构PS和单元阵列结构CS。单元阵列结构CS可以被堆叠在外围电路结构PS上。外围电路结构PS可以在平面图中与单元阵列结构CS重叠。
将理解的是，被描述为在另一要素“上方”的要素可以在另一要素上方或之下。此外，将理解的是，被描述为在另一要素“上方”的要素可以直接在另一要素上，以使该要素与另一要素直接接触，或者间接在另一要素上，以使该要素通过一个或多个插入空间和/或结构，与和另一要素的直接接触隔离。
单元阵列结构CS可以包括单元阵列(图3的1)。单元阵列结构CS可以包括：作为数据擦除单元的第0存储块BLK0至第n存储块BLKn。第0存储块BLK0至第n存储块BLKn中的每一个可以包括：具有3D结构(或竖直结构)的单元阵列(图2中的1)。
单元阵列(图3中的1)可以包括：第0字线WL0至第n字线WLn和第0位线至第n位线，其被电连接到如参考图1和图2所述的三维布置的包括单元晶体管(图1中的M0至Mn)的存储单元。
外围电路结构PS可以包括控制单元阵列1的外围电路。外围电路结构PS可以包括如图3所示的行解码器2、页缓冲器3和列解码器4中的至少一项，并且可以另外包括用于控制第0存储块至第n存储块BLK0-BLKn的控制电路。
在下文中，描述根据本发明构思的一些示例实施例的3D半导体存储器件的布局和结构。在下文中描述的布局不限制本发明构思。在以下附图中，相同或类似的附图标记表示相同或类似的要素。
图5是根据本发明构思的一些示例实施例的3D半导体存储器件100的概念平面图，图6是沿图5中的线I-I′截取的区域的概念截面图，图7是图6中的部分EN的放大图，图8是沿图5中的线II-II’截取的区域的概念截面图，并且图9是沿图5中的线III-III′截取的区域的概念截面图。
根据本发明构思的一些示例实施例的3D半导体存储器件100可以包括：在衬底50上的外围电路结构80。外围电路结构80可以与图4中的外围电路结构PS相对应。衬底50可以包括：包括半导体材料(例如，硅)的半导体衬底。衬底50可以被称为下衬底。例如，衬底50可以包括单晶硅衬底。外围电路结构80可以包括针对图3所描述的行解码器2、页缓冲器3和列解码器4中的至少一个。
外围电路结构80可以包括外围晶体管PTR、接触通路63、浮置通路65、外围布线面66和下绝缘层70。下绝缘层70可以包括氧化硅。在图6、图8和图9中，外围电路结构80被示出为包括外围布线面66上的下绝缘层70，但是外围电路结构80可以被定义为直到外围布线面66的顶表面。
外围晶体管PTR可以包括：有源区域55a，在衬底50中由场区域55f限定；以及在有源区域55a上的外围栅极PG。外围布线面66可以包括：衬底50上的下外围布线62；下外围布线62上的停止绝缘层61；上外围布线64；接触通路63；以及浮置通路65。下外围布线62可以被称为下布线。上外围布线64可以被称为上布线。
上外围布线64可以在接触通路63上并且可以接触接触通路63。接触通路63可以是在下外围布线62上电连接上外围布线64的导电通路。接触通路63可以在下外围布线62上并且可以接触下外围布线62。接触通路63可以被掩埋在形成在停止绝缘层61中的第三通路孔41和形成在通路绝缘层16a中的第一通路孔22中。接触通路63可以经由穿透停止绝缘层61(例如，穿过其延伸)的第三通路孔41，接触下外围布线62。第三通路孔41可以在Z方向上完全穿过停止绝缘层61的厚度延伸。因此，接触通路63可以通过穿过停止绝缘层61延伸的第三通路孔41，接触下外围布线62。上外围布线64、下外围布线62和接触通路63可以包括诸如钨和铜之类的金属材料。浮置通路65可以包括与接触通路63不同的材料。重复一遍，浮置通路65可以包括与接触通路63不同的材料。再重复一遍，浮置通路65可以包括接触通路63中不包括的材料，和/或接触通路63可以包括浮置通路65中不包括的材料。
浮置通路65可以在停止绝缘层61上(例如，直接地或间接地在其上)。浮置通路65可以不接触下外围布线62。重复一遍，浮置通路65可以在Z方向上与和下外围布线62的直接接触隔离。例如，停止绝缘层61可以在Z方向上直接在浮置通路65与下外围布线62之间。浮置通路65可以包括：非导电通路，其不将下外围布线62连接到上外围布线64。浮置通路65可以位于接触通路63的一侧。浮置通路65可以仅位于接触通路63的一侧。浮置通路65可以包括未掺杂有杂质的多晶硅。
浮置通路65可以是用于防止外围接触通路结构183a和183b与下外围布线62之间的短路的支撑结构。在以后更详细地描述外围电路结构80的结构及其制造方法。
半导体层103可以在外围电路结构80上。在一些示例实施例中，半导体层103可以包括硅层或多晶硅层。在一些示例实施例中，半导体层103可以被称为上衬底。半导体层103可以包括彼此隔开的多个中间绝缘层104。中间绝缘层104可以通过案化半导体层103以形成开口，然后在开口中填充绝缘层形成。中间绝缘层104可以包括氧化硅。
堆叠结构173可以在半导体层103和中间绝缘层104上。堆叠结构173可以包括栅极水平图案170L、170M1、170M2和170U。栅极水平图案170L、170M1、170M2和170U可以在第一区域A1中在竖直方向(Z方向)上堆叠，同时彼此隔开，并且可以包括引脚区域P，所述引脚区域P在水平方向(X方向)上从第一区域A1延伸到第二区域A2，并且采用阶梯形。引脚区域P不限于附图所示的阶梯形，并且可以以各种形状进行修改。
竖直方向(Z方向)可以是与半导体层103的上表面103s垂直的方向，并且第一水平方向(X方向)可以是与半导体层103的上表面103s平行或水平的方向。在一些示例实施例中，第一区域A1可以包括：单元阵列区，其中设置了参考图2和图3描述的单元阵列1。
在一些示例实施例中，第二区域A2可以位于第一区域A1的任一侧或两侧。在一些示例实施例中，第二区域A2可以分别位于第一区域A1的右侧和左侧。第二区域A2可以包括：从第一区域A1延伸的用于形成引脚区域P的栅极水平图案170L、170M1、170M2和170U的区域。第二区域A2可以包括：电连接到单元阵列区域(即，第一区域A1)的延伸的区域。未形成栅极水平图案170L、170M1、170M2和170U的半导体层103上的第三区域B可以被称为外围区域。
诸如170L、170M1、170M2和170U之类的栅极水平图案可以包括：下栅极水平图案170L、下栅极水平图案170L上的上栅极水平图案170U、以及下栅极水平图案170L与上栅极水平图案170U之间的中间栅极水平图案170M1和170M2。在图8中，为了方便，分别堆叠中间栅极水平图案170M1和170M2中的四个，但是根据需要可以堆叠它们中的数十或数百个。
诸如170L、170M1、170M2和170U之类的栅极水平图案可以在第一区域A1中，并且可以从第一区域A1延伸到第二区域A2。引脚区域P可以被定义为不重叠的区域，具有相对于诸如170L、170M1、170M2和170U之类的栅极水平图案上方设置的水平图案。
在一些示例实施例中，如图8所示，当从第一水平方向(X方向)查看时，引脚区P可以具有以下形状：其中，依次布置多个阶梯同时逐渐离开第一区A1。如图9所示，当在第二水平方向(Y方向)上查看时，引脚区域P可以具有以下形状：其中阶梯基于分离结构184中的任意一个被布置在两侧。第二水平方向(Y方向)可以与半导体层103的上表面130s平行或水平，并且可以垂直于第一水平方向(X方向)。引脚区域P可以以包括图8和图9中所示的阶梯形在内的各种形状修改和布置。
诸如170M1和170M2之类的中间栅极水平图案可以包括第一中间栅极水平图案170M1和第一中间栅极水平图案170M1上的第二中间栅极水平图案170M2。在一些示例实施例中，如图8所示，在诸如170M1和170M2之类的中间栅极水平图案的中间部分处，即，在第一中间栅极水平图案170M1接触第二中间栅极水平图案170M2的部分处，第一水平方向X上的宽度被配置为不同，但是可以被配置为相同。第一区域A1和第二区域A2中的上栅极水平图案170U可以在第二水平方向(Y方向)上通过绝缘133分离。绝缘图案133可以包括氧化硅。
诸如170L、170M1、170M2和170U之类的栅极水平图案，可以包括栅电极。下栅极水平图案170L可以是针对图2描述的地选择线GSL。上栅极水平图案170U可以是针对图2描述的串选择线SSL。在一些示例实施例中，诸如170M1和170M2之类的中间栅极水平图案可以是针对图1和图2描述的字线WL。
堆叠结构173可以包括层间绝缘层112。层间绝缘层112可以重复地并且与栅极水平图案170L、170M1、170M2和170U交替地堆叠。例如，层间绝缘层112可以在栅极水平图案170L、170M1、170M2和170U中的每一个下方。层间绝缘层112可以包括氧化硅。
第一上绝缘层120以及第二上绝缘层125和125′可以被设置在第一区域A1、第二区域A2和第三区域B中。第一上绝缘层120以及第二上绝缘层125和125′可以包括氧化硅。第一上绝缘层120以及第二上绝缘层125和125′的上表面可以具有相同的平面。
第一上绝缘层120可以在第一区域A1中，并且第二上绝缘层125和125′可以在第一区域A1以外的区域中，即，在第二区域A2和第三区域B中。第一区域A1中的堆叠结构173可以被第一上绝缘层120覆盖，第二区域A2中的堆叠结构173可以被第二上绝缘层125′和125覆盖。在第三区域B中，只有第二上绝缘层125可以被覆盖。
在第二区域A2中，可以布置包括第二上绝缘层125′以及模制结构112′和114′在内的第一贯通区域320。广义上，第一贯通区域320可以包括中间绝缘层104。模制结构112′和114′可以分别包括层间绝缘层112和模制绝缘层114。第一贯通区域320中的第一外围接触通路结构183a可以穿透第二上绝缘层125′、模制结构112′和114′、以及中间绝缘层104，并且可以在竖直方向(Z方向)上延伸。第一贯穿区域320可以包括氧化硅。第一贯通区域320中的第二上绝缘层125′的厚度可以是T1。
在第一上绝缘层120以及第二上绝缘层125和125′上可以布置多个封盖绝缘层。多个封盖绝缘层可以包括：依次堆叠的第一封盖绝缘层148和148′、第二封盖绝缘层185和第三封盖绝缘层187。第一封盖绝缘层148和148′、第二封盖绝缘层185和第三封盖绝缘层187中的每一个可以包括基于氧化物的绝缘材料，例如，氧化硅。广义上，第一贯通区域320可以包括模制结构112′和114′、第二上绝缘层125′和第一封盖绝缘层148′。
在第一区域A1中，可以布置穿透堆叠结构173的竖直通道结构146c。竖直沟道结构146c可以穿透堆叠结构173，并且在竖直方向(Z方向)上延伸，以穿透第一上绝缘层120。第一外围接触通路结构183a可以在上外围布线64的第一外围引脚部分64a上。
第一贯通区域320中的第一外围接触通路结构183a可以接触上外围布线64的第一外围引脚部分64a。第一贯通区域320可以在负竖直方向(Z方向)上延伸，以依次穿透下绝缘层70、中间绝缘层104、模制结构112′和114’、第二上绝缘层125′和第一封盖绝缘层148′。
在第三区域B中，可以布置第二贯通区域322。第二贯通区域322可以在第一水平方向上与第一贯通区域320隔开。第二贯通区域322中的第二外围接触通路结构183b可以依次穿透下绝缘层70、中间绝缘层104、第二上绝缘层125和第一封盖绝缘层148，并且可以在竖直方向(Z方向)上延伸。
如上所述，第二外围接触通路结构183b可以在第二贯通区域320中。第二外围接触通路结构183b可以接触上外围布线64的第二外围引脚部分64b。第二外围接触通路结构183b可以接触上外围布线64的第二外围引脚部分64b。
第一外围接触通路结构183a和第二外围接触通路结构183b可以具有相同的截面结构和相同的平面形状。例如，第一外围接触通路结构183a和第二外围接触通路结构183b中的每一个可以包括：贯通通路180；以及，包围贯通通路180的侧表面的接触间隔物157。贯通通路180可以是导电柱。贯通通路180可以包括例如TiN的金属氮化物和/或例如钨的金属。接触间隔物157可以包括氧化硅。
第一外围接触通路结构183a的上表面和第二外围接触通路结构183b的上表面可以共面。第一外围接触通路结构183a的顶表面和第二外围接触通路结构183b的顶表面可以具有：距半导体层103的上表面103s的相同的高度。
第一外围接触通路结构183a可以在第一外围接触孔150a中。可以通过选择性地蚀刻第一封盖绝缘层148′和构成第一贯通区域320的第二上绝缘层125′、以及中间绝缘层104和下绝缘层70，形成第一外围接触孔150a。第二外围接触通路结构183b可以在第二外围接触孔150b中。可以通过选择性地蚀刻第一封盖绝缘层148和构成第二贯通区域322的第二上绝缘层125、以及中间绝缘层104和下绝缘层70，形成第二外围接触孔150b。
第一外围接触孔150a和第二外围接触孔150b可以在制造过程期间同时形成。在以后更详细地提供第一外围接触孔150a和第二外围接触孔150b、第一外围接触通路结构183a、以及第二外围接触通路结构183b的描述。
穿透堆叠结构173的竖直沟道结构146c可以在第一区域A1中。竖直沟道结构146c可以包括：下竖直区域146L、下竖直区域146L上的上竖直区域146U、以及下竖直区域146L与上竖直区域146U之间的宽度变化区域146V。
下竖直区域146L和上竖直区域146U中的每一个可以具有以下趋势：在竖直方向(Z方向)上具有远离半导体层103的上表面103s逐渐增大的宽度。因此，下竖直区域146L的上区域可以具有比上竖直区域146U的下区域大的宽度。宽度变化区域146V可以是以下区域：其中，竖直沟道结构146c的宽度从下竖直区域146L的上区域的较大的宽度改变到上竖直区域146U的下区域的较小的宽度。
竖直沟道结构146c可以包括掩埋绝缘层142、沟道半导体层140、以及沟道半导体层140与堆叠结构173之间的栅极电介质结构138。栅极电介质结构138可以包括隧道电介质层138a、信息存储层138b和阻挡电介质层138c。隧道电介质层138a可以包括氧化硅和/或掺杂有杂质的氧化硅。阻挡电介质层138c可以包括氧化硅和/或高k电介质材料。信息存储层138b可以包括能够存储信息的材料，例如氮化硅。
竖直沟道结构146c可以穿透堆叠结构173，并且在竖直方向(Z方向)上延伸，以穿透第一上绝缘层120。分离结构184可以在半导体层103上。在一些示例实施例中，分离结构184可以穿透堆叠结构173。
分离结构184可以穿透第一区域A1中的堆叠结构173，在竖直方向(Z方向)上延伸，并且穿透第一上绝缘层120和第一封盖绝缘层148。分离结构184可以在第一水平方向(X方向)上延伸，并且在第二水平方向(Y方向)上分离或隔离堆叠结构173。
在跨第一区域A1和第二区域A2的分离结构184之间，堆叠结构173可以不被第二区域A2中的第一贯通区域320切断，并且可以经由第一贯通区域320附近的通路连接区域173i继续彼此连接。例如，具有第二区域A2中的引脚区域的栅极水平图案(即，第一中间栅极水平图案170M1和第二中间栅极水平图案170M2)、以及下栅极水平图案170L可以通过穿过附近的第一贯通区域320(即，连接区域173i)，从引脚区域P继续扩展到第一区域A1。
每个分离结构184可以包括分离核心图案181和在分离核心图案181的侧表面上的分离间隔物175。分离核心图案181可以包括导电材料。在一些示例实施例中，分离核心图案181可以是公共源极线。分离间隔物175可以包括绝缘材料。例如，分离间隔物175可以包括氧化硅。
堆叠结构173可以包括：电介质层168，其覆盖诸如170L、170M1、170M2和170U之类的栅极水平图案的上表面和下表面，并且延伸到栅极水平图案的一些侧表面。电介质层168可以包括高k电介质，例如氧化铝。
可以布置，竖直沟道结构146c上的位线接触插塞191、栅极水平图案170L、170M1、170M2和170U的引脚区域P上的栅极接触插塞189、通路结构183a上的第一外围接触插塞192a、以及第二外围接触通路结构183b上的第二外围接触插塞192b。在第三封盖绝缘层187上，可以布置位线193b、串选择栅极连接布线193s、字线连接布线193w、地选择栅极连接布线193g、第一外围连接布线194a、以及第二外围连接布线194b。
位线193b可以经由位线接触插塞191被电连接到竖直沟道结构146c。串选择栅极连接布线193s可以经由上栅极水平图案170U的引脚区域P上的栅极接触插塞189，被电连接到上栅极水平图案170U。
字线连接布线193w可以经由第一中间栅极水平图案170M1和第二中间栅极水平图案170M2上的栅极接触插塞189，被电连接到第一中间栅极水平图案170M1和第二中间栅极水平图案170M2。地选择栅极连接布线193g可以经由下栅极水平图案170L的引脚区域P上的栅极接触插塞189，被电连接到下栅极水平图案170L。在一些示例实施例中，连接到上栅极水平图案170U的栅极接触插塞189可以包括虚设栅极接触插塞189d。
第一外围连接接线194a可以被连接到串选择栅极连接布线193s和字线连接布线193w中的至少一些。第二外围连接接线194b可以被连接到地选择栅极连接布线193g和字线连接布线193w中的至少一些。字线连接布线193w可以经由第一外围连接布线194a和第二外围连接布线194b，被连接到外围电路结构80。
图10和图11是根据本发明构思的一些示例实施例的3D半导体器件的外围电路结构的截面图。
图10和图11是图8中的外围电路结构80的部分EN2的视图。图10和图11是图8中的外围电路结构80的区域A1或区域B中的部分EN2的视图。此外，图10和图11可以不仅可以被用于上述外围电路结构80的结构，还被用于通用半导体器件的结构。
外围电路结构(图8中的80)可以包括第一布线面LM1、通路布线面LVIA和第二布线面LM2。单元阵列结构层SL可以在第二布线面LM2上。
第一布线面LM1可以包括：衬底(图6、图8和图9中的50)上的第一下布线12a；也在衬底上并且在水平方向上(例如，在X方向上)远离第一下布线12a(例如，使与其直接接触隔离)的第二下布线12b，并且在水平方向上邻近第一下布线12a的一侧布置；以及，第一绝缘层10。第一绝缘层10可以在水平方向(例如，X方向和/或Y方向)上在第一下布线12a和第二下布线12b之间，并且可以使第一下布线12a与第二下布线12b绝缘(例如，电绝缘)。第一布线面LM1可以包括：第一下布线12a；以及第二下布线12b，在水平方向(例如，X方向)上邻近一侧(例如，仅仅一侧)并且远离第一下布线12a。第一下布线12a可以在接触通路42的一侧(例如，仅仅一侧)水平设置(例如，水平布置)，这要在以后描述。第一下布线可以在水平方向(例如，X方向)上与和接触通路42以及第二下布线12b的接触隔离，并且可以在X方向上在接触通路42和第二下布线12b中的每一个的一侧(例如，仅一侧)。
第一下布线12a和第二下布线12b可以对应于图6、图8和图9中的下外围布线62。第一绝缘层10可以被包括在图6、图8和图9中的下绝缘层70中。
通路布线面LVIA可以包括：停止绝缘层14a，在第一下布线12a和第二下布线12b两者上、也在第一绝缘层10上；浮置通路26；接触通路42，在第二下布线12b上并且接触第二下布线12b；以及通路绝缘层16a。浮置通路26可以对应于图6、图8和图9中的浮置通路65。接触接体42可以对应于图6、图8和图9中的接触通路63。通路绝缘层16a可以被包括在图6、图8和图9中的下绝缘层70中。
浮置通路26可以被掩埋在，形成在停止绝缘层14a上的通路绝缘层16a中的浮置通路孔20中。浮置通路26，在本文中也被称为第一浮置通路26，可以是在Z方向上与第一下布线12a对准(例如，可以至少部分地重叠)，如至少图11所示。浮置通路26可以形成在停止绝缘层14a上，并且可以不电接触第一下布线12a和第二下布线12b。浮置通路26可以在停止绝缘层14a上(例如，直接地或间接地在其上)。浮置通路26可以不接触第一下布线12a或第二下布线12b。重复一遍，浮置通路26可以在Z方向上与和第一下布线12a的直接接触隔离，并且可以在Z方向上与和第二下布线12b的直接接触隔离，例如，至少通过停止绝缘层14a与所述直接接触隔离。例如，停止绝缘层14a可以在Z方向上直接在浮置通路26与第一下布线12a之间。
在一些示例实施例中，浮置通路26可以包括(例如，部分地或完全包括)非导电材料，例如，未掺杂杂质的多晶硅(例如，不包括掺杂在其上的杂质的多晶硅)。重复一遍，浮置通路26可以部分地或完全包括：未掺杂任何杂质的多晶硅。在一些示例实施例中，考虑停止绝缘层14a的厚度(距离)、以及第一下布线12a与第二下布线12b在水平方向上的间距，浮置通路26可以包括(例如，部分地或完全包括)导电材料。
接触通路42可以被掩埋在形成在停止绝缘层14a(在本文中也被称为第一停止绝缘层)中的第三通路孔41和形成在通路绝缘层16a中的第一通路孔22中。通路绝缘层16a可以在水平方向(例如，X方向和/或Y方向)上至少部分地在接触通路42与浮置通路26之间，并且可以使接触通路42与浮置通路26绝缘(例如，电绝缘)。接触通路42可以与第二下布线12b在Z方向上对准(例如，可以至少部分地重叠)，如至少图11所示。停止绝缘层14a可以例如经由第三通路孔41，显露第二下布线12b。接触通路可以包括(例如，部分地或完全包括)导电材料。接触通路42可以经由穿透(例如，延伸穿过)停止绝缘层14a的第三通路孔41来接触第二下布线12b。第三通路孔41可以在Z方向上完全延伸穿过停止绝缘层14a的厚度。因此，接触通路42(其可以对应于接触通路63)可以穿过延伸穿过停止绝缘层14a(其可以对应于停止绝缘层61)的第三通路孔41而接触第二下布线12b(其可以对应于下外围布线62)。接触接体42可以包括与浮置通路26不同的材料。重复一遍，浮置通路26可以包括与接触通路42不同的材料。再重复一遍，浮置通路26可以包括接触通路42中不包括的材料，和/或接触通路42可以包括浮置通路26中不包括的材料。
第二布线面LM2可以在接触通路42上，并且可以包括第二绝缘层36、上布线44和第三绝缘层45。上布线44可以对应于图6、图8和图9中的上外围布线64。第二绝缘层36和第三绝缘层45可以被包括在图6、图8和图9中的下绝缘层70中。
上布线44可以在接触通路42上。上布线44可以填充接触通路42。可以通过被掩埋在形成在第二绝缘层36中的第二通路孔40中，形成上布线44。上布线44可以是具有接触通路42的一个主体(例如，上布线44和接触通路42可以是单独的材料片的分离的部分)。第二绝缘层36可以包围上布线44(例如，在X方向和Y方向上延伸的水平平面)。第三绝缘层45可以在上布线44上。
如上所述，单元阵列结构层SL可以在第二布线面LM2上。单元阵列结构层SL可以包括第四绝缘层46。第四绝缘层46可以包括图6、图8和图9中的中间绝缘层104或第二上绝缘层125。
如图10所示，可以从单元阵列结构层SL中形成，连接到第二布线面LM2的接触孔47。换言之，可以从单元阵列结构层SL中形成用于连接到第二布线面LM2的上布线44的接触孔47。接触孔47可以对应于图6、图8和图9中的第一外围接触孔150a和第二外围接触孔150b。
接触孔47可以在上布线44上准确地对准时，在穿透第四绝缘层46和第三绝缘层45以后形成。然而，由于光刻工艺(photographic process)中的误差或限制，通过穿透第四绝缘层46、第三绝缘层45和第二绝缘层36形成接触孔47。当接触孔47形成时，浮置通路26可以导致接触孔47穿过通路绝缘层16a和停止绝缘层14a，因此不显露第一下布线12a或第二下布线12b。
换言之，从单元阵列结构层SL连接到第二布线面LM2的接触孔47可以具有非常大的纵横比。因此，当没有浮置通路26时，接触孔47可以穿透通路绝缘层16a和停止绝缘层14a，然后显露第一下布线12a或第二下布线12b。然而，在本发明构思中，通过提供浮置通路26，从单元阵列结构层SL连接到第二布线面LM2的接触孔47显露第一下布线12a或第二下布线12b的可能性可以减小。
如图11所示，接触通路结构48可以被形成在接触孔47中。接触通路结构48可以被理解成，在浮置通路26和第二布线面LM2上。接触通路结构48可以在浮置通路26和上布线44中的一者或两者上(例如，直接或间接在其上)。接触通路结构48可以从单元阵列结构层SL被电连接到第二布线面LM2的上布线44。接触通路结构48可以接触浮置通路26并且可以不接触上布线44。接触通路结构48可以接触上布线44和浮置通路26两者。接触通路结构48可以对应于图6、图8和图9中的外围接触通路结构183a和183b。
图8示出外围接触通路结构183a和183b在上外围布线64上准确地对准。图10和图11示出接触通路结构48在上布线44上未准确对准的情况。
图12是根据本发明构思的一些示例实施例的3D半导体存储器件的外围电路结构80的布局图，并且图13是沿图12的线XIII-XIII’截取的主要组件的截面图。
图12可以示出图6、图8和图9中的外围电路结构80的布局图LAO1。图13是沿图12的线XIII-XIII’截取的主要组件的截面图，并且可以是图10和图11的图的部分截面图。在图12和图13中，简要地给出或省略了参考图10和图11给出的相同的描述。
如图12所示，外围电路结构(图6、图8和图9中的80)可以包括：第一下布线12a；以及，第二下布线12b，其在X方向上邻近第一下布线12a并与其隔开。第一下布线12a和第二下布线12b可以包括：线型布线，以在一个方向上(例如，在Y方向上)延伸的线形布置。具有线形的布线可以具有：在一个方向(例如，Y方向)上的厚度；以及，在垂直方向(例如，X方向)上的长度，其在幅度上基本上大于厚度(例如，线形布线的长度可以是线形布线的厚度的至少10倍)。如上所述，第一下布线12a和第二下布线12b可以对应于图6、图8和图9中的下外围布线62。
浮置通路26可以在第一下布线12a上。浮置通路26可以在第一下布线12a上。如上所述，浮置通路26可以对应于图6、图8和图9中的浮置通路65。
接触通路42和上布线44可以在第二下布线12b上。上布线44可以经由接触通路42接触第二下布线12b。如上所述，接触通路42可以对应于图6、图8和图9中的接触通路63。如上所述，上布线44可以对应于图6、图8和图9中的上外围布线64。
如图13所示，外围电路结构(图6、图8和图9中的80)可以包括：参考图10和图11描述的第一布线面LM1、通路布线面LVIA和第二布线面LM2。在图13中，为了方便，仅示出，包括上布线44和第二绝缘层36的第二布线面LM2。在以后更详细地描述图13中的外围电路结构(图6、图8和图9中的80)的制造方法。
图14是根据本发明构思的一些示例实施例的3D半导体器件的外围电路结构LAO2的布局图。
在图14中，与图12中的附图标记相同或类似的附图标记可以表示相同的构件。布局图LAO2，当与图12中的布局图LAO1比较时，可以与布局图LAO1相同，但是第三下布线12a-1和第二浮置通路26-1也被形成在第二下布线12b的一侧除外。第二浮置通路26-1可以在停止绝缘层14a上(例如，直接地或间接地在其上)，可以在Z方向上与第三下布线12a-1对准(例如，可以至少部分地与其重叠)。
在图14的布局图LAO2中，第一下布线12a和第三下布线12a-1可以在X方向上在第二下布线12b的两侧(例如，相反的两侧)上。第一浮置通路26和第二浮置通路26-1可以在Z方向上分别在第一下布线12a和第三下布线12a-1上(并且可以至少部分地与其重叠)。
第一浮置通路26可以在X方向上位于接触通路42的一侧(例如，仅仅一侧)，并且第二浮置通路26-1可以在水平方向上(例如，在X方向上)位于接触通路42的另一侧(例如，仅仅位于另一侧)。换言之，第一浮置通路26和第二浮置通路26-1可以在水平方向上(例如，在X方向上)位于接触通路42的两侧(例如，可以位于相反的两侧)，以使接触通路42在水平方向上(即，在X方向上)在第一浮置通路26与第二浮置通路26-1之间。第一浮置通路26和第二浮置通路26-1可以在竖直方向上(即，在Z方向上)分别不接触第一下布线12a和第三下布线12a-1(例如，可以与和其直接接触隔离)。
因此，如以前参考图10和图11描述的，形成在上布线44上的接触通路结构(图10和图11中的48)可以由于第一浮置通路26和第二浮置通路26-1而不接触第二下布线12b。
图15是根据本发明构思的一些示例实施例的3D半导体器件的外围电路结构的布局图LAO3。
在图15中，与图12和图14中的附图标记相同或类似的附图标记可以表示相同的构件。布局图LAO3可以与图14的布局图LAO1相同，但是第三浮置通路26-2包围接触通路42(例如，在水平平面(例如，在X方向和Y方向上延伸的平面)中包围接触通路42)除外。
在布局图LAO3中，第三浮置通路26-2可以在第一下布线12a、第二下布线12b和第三下布线12a-1上包围接触通路42。第三浮置通路26-2可以被连接到第一浮置通路(图14中的26)。在一些示例实施例中，第一浮置通路26可以被考虑为，作为单独的材料片的第三浮置通路26-2的一部分；因此，第三浮置通路26-2可以被理解为，在一些实施例中，包括：作为第三浮置通路26-2的一部分的第一浮置通路26。第三浮置通路26-2可以在竖直方向上(即，在Z方向上)至少部分地与第一下布线12a、第二下布线12b和第三下布线12a-1重叠。第三浮置通路26-2可以在竖直方向上(即，在Z方向上)不接触第一下布线12a、第二下布线12b和第三下布线12a-1(例如，可以与和其直接接触隔离)。重复一遍，第三浮置通路26-2可以在竖直方向上(即，在Z方向上)不接触第一下布线12a、第二下布线12b或第三下布线12a-1中的任意一个(例如，可以与和其直接接触隔离)。
因此，如以前参考图10和图11描述的，形成在上布线44上的接触通路结构(图10和图11中的48)可以由于第三浮置通路26-2而不接触第二下布线12b。
图16是根据本发明构思的一些示例实施例的3D半导体器件的外围电路结构的布局图LAO4。
在图16中，与图12和图15中的附图标记相同或类似的附图标记可以表示相同的构件。布局图LAO4可能在与图15的布局图LAO3比较时，可以与布局图LAO3相同，但是下布线12-1包括岛型布线和包围岛型布线的第四浮置通路26-3除外。
在布局图LAO4中，下布线12-1可以包括：在衬底50上以岛形延伸的岛型布线；以及，第四浮置通路26-3，可以包围岛型下布线12-1上的接触通路42。因此，如以前参考图10和图11描述的，形成在上布线44上的接触通路结构(图10和图11中的48)可以由于第三浮置通路26-2而不接触第二下布线12b。具有岛形的布线可以具有：在第一方向(例如，Y方向)上的长度；以及，在第二垂直方向(例如，X方向)上的长度，其在幅度上基本上大于在第一方向上的长度(例如，岛形布线在第二方向上的长度可以在岛形布线在第一方向上的长度的0.5倍至10倍之间)。
在一些示例实施例中，第一下布线12a和第二下布线12b均包括以下中的至少一种：在衬底上以线形布置的线型布线、或在衬底上以岛形布置的岛型布线。此外，第三下布线12a-1可以包括以下中的至少一种：在衬底上以线形布置的线型布线、或在衬底上以岛形布置的岛型布线。
图17A、图17B、图17C、图17D、图17E、图17F、图17G、图17H和图17I是根据本发明构思的一些示例实施例的用于说明3D半导体器件的外围电路结构80的制造方法的主要组成部分的截面图。
图17A、图17B、图17C、图17D、图17E、图17F、图17G、图17H和图17I是说明3D半导体存储器件(图5至图9的100)的外围电路结构80的制造方法的截面图。此外，图17A、图17B、图17C、图17D、图17E、图17F、图17G、图17H和图17I可以不仅被用于图5至图9中的外围电路结构80的制造方法，还被用于通用半导体器件的制造方法。
参考图17A，第一下布线12a、第二下布线12b和第一绝缘层10可以形成在衬底(未示出，图6、图8和图9中的50)上。第一下布线12a和第二下布线12b可以在水平方向上(例如，在X方向上)彼此隔开。第一下布线12a和第二下布线12b可以包括金属材料(例如，钨或铜)。第一绝缘层10可以使第一下布线12a与第二下布线12b绝缘。第一绝缘层10可以包括氧化硅。
第一下布线12a、第二下布线12b和第一绝缘层10可以对应于第一布线面LM1，如以前参考图10和图11所述。如上所述，第一下布线12a和第二下布线12b可以对应于图6、图8和图9中的下外围布线62。第一绝缘层10可以被包括在图6、图8和图9中的下绝缘层70中。
第一停止绝缘材料层14可以形成第一下布线12a、第二下布线12b和第一绝缘层10上。第一停止绝缘材料层14可以包括，相对于第一绝缘层10具有蚀刻选择性的材料。第一停止绝缘材料层14可以包括氮化硅。第一停止绝缘材料层14可以用作蚀刻停止层。因此，第一停止绝缘材料层14可以被称为第一蚀刻停止材料层。
通路绝缘材料层16可以形成在第一停止绝缘材料层14上。通路绝缘材料层16可以包括氧化硅。通路绝缘材料层16可以被包括在图6、图8和图9中的下绝缘层70中。接着，第一掩模图案18可以形成在通路绝缘材料层16上。第一掩模图案18可以通过使用光刻工艺而被形成为光致抗蚀图案。
参考图17B，通路绝缘材料层16可以通过使用第一掩模图案18作为蚀刻掩模而被选择性地蚀刻。因此，可以形成，具有浮置通路孔20和第一通路孔22的通路绝缘层16a。换言之，浮置通路孔20和第一通路孔22可以形成在通路绝缘层16a中。
可以形成浮置通路孔20，以显露第一下布线12a上的第一停止绝缘材料层14的上表面。可以形成第一通路孔20，以显露第二下布线12b上的第一停止绝缘材料层14的上表面。
参考图17C，可以去除图17B所示的第一掩模图案18。接着，如图17C所示，可以形成非导电材料层24，以在所产生的已经形成的通路绝缘层16a的整个表面上，填充浮置通路孔20和第一通路孔22。非导电材料层24可以包括：未掺杂有杂质的多晶硅材料。
接着，如图17D所示，通过使用通路绝缘层16a的上表面作为蚀刻停止点，可以蚀刻非导电材料层24，然后，可以形成，填充浮置通路孔20的浮置通路26、以及填充第一通路孔22的非导电通路28。换言之，浮置通路26和非导电通路28可以通过平面化非导电材料层24而形成。浮置通路26可以对应于图6、图8和图9中的浮置通路65。
参考图17E，第二绝缘材料层30可以形成在通路绝缘层16a、浮置通路26和非导电通路28上。第二绝缘材料层30可以包括氧化硅。第二绝缘材料层30可以被包括在图6、图8和图9中的下绝缘层70中。第二停止绝缘材料层32可以形成在第二绝缘材料层30上。
第二停止绝缘材料层32可以包括，相对于第二绝缘材料层30具有蚀刻选择性的材料。第二停止绝缘材料层32可以包括氮化硅。第二停止绝缘材料层32可以用作蚀刻停止层。因此，第二停止绝缘材料层32可以被称为第二蚀刻停止材料层。
接着，第二掩模图案34可以形成在第二停止绝缘材料层32上。第二掩模图案34可以通过使用光刻工艺而被形成为光致抗蚀图案。
参考图17F和图17G，如图17F所示，第二停止绝缘材料层(图17E中的32)和第二停止绝缘材料层(图17E中的32)可以通过使用第二掩模图案34作为蚀刻掩模而被选择性地蚀刻。因此，可以形成第二绝缘层36和第二停止绝缘层38，其包括第二通路孔40。换言之，第二通路孔40可以形成在第二绝缘层36和第二停止绝缘层38中。
第二通路孔40可以显露非导电通路28的上表面。当第二通路孔40形成时，非导电通路28的上表面可以形成凹陷。因此，非导电通路28的上表面可以具有，比浮置通路26的上表面更低的平面高度。
如图17G所示，填充第一通路孔22的非导电通路28可以被去除。第二下布线12b上的第一停止绝缘材料层14上的第一通路孔22和第二通路孔40可以彼此连通。因此，可以在第一通路孔22中显露第一停止绝缘材料层14的上表面。
参考图17H和图17I，图17G中的第二掩模图案34可以被去除。接着，如图17H所示，第二停止绝缘层38可以被去除，同时，第二下布线12b上的第一停止绝缘材料层14可以被选择性地蚀刻。
因此，可以形成，包括第三通路孔41的第一停止绝缘层14a。换言之，显露第二下布线12b的第三通路孔41可以形成在第一停止绝缘层14a中。第一停止绝缘层14a可以对应于图6、图8和图9中的停止绝缘层61。
如图17I所示，接触通路42可以形成在，第二下布线12b上的第三通路孔41和第一通路孔22中。上布线44可以形成在接触通路42上的第二通路孔40中。可以同时形成接触通路42和上布线44。通过在第三通路孔41、第一通路孔22和第二通路孔40中形成导电材料层，然后平面化导电材料层，可以形成接触通路42和上布线44。
接触接体42可以对应于图6、图8和图9中的接触通路63。上布线44可以对应于图6、图8和图9中的上外围布线64。第一停止绝缘层14a、浮置通路26、接触通路42和通路绝缘层16a可以对应于通路布线面LVIA，如以前参考图10和图11所述。此外，第二绝缘层36和上布线44可以对应于第二布线面LM2，如上面参考图10和图11所述。
图18是根据本发明构思的一些示例实施例的卡5000的示意图。
卡5000可以包括控制器5100(在本文中也被称为处理器或处理电路系统)和存储器5200。控制器5100和存储器5200可以被布置为，彼此交换电信号。例如，当控制器5100发出命令时，存储器5200可以传送数据。存储器5200可以包括：根据本发明构思的一些示例实施例的3D半导体存储器件100。
控制器5100(在本文中也被称为处理器或处理电路系统)可以包括：处理电路系统，例如，包括逻辑电路的硬件；诸如执行软件的处理器之类的硬件/软件组合；或二者的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。控制器5100可以被配置为，基于这样的处理生成输出。
卡5000可以在存储器件中使用，例如，各种类型的卡，例如，记忆棒卡、智能介质(SM)卡、安全数字(SD)卡、迷你安全数字(迷你SD)卡和多媒体卡(MMC)。
图19是根据本发明构思的一些示例实施例的系统6000的示意图。
系统6000可以包括：控制器6100(在本文中也被称为处理器或处理电路系统)、输入/输出设备6200、存储器6300和接口6400。系统6000可以包括移动系统或者收发信息的系统。移动系统可以包括个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器或存储卡。
控制器6100可以执行程序(例如，存储在存储器6300中的程序)并且控制系统6000。控制器6100可以包括例如微处理器、数字信号处理器、微控制器或类似设备。输入/输出设备6200可以用于，输入或输出系统6000的数据。系统6000可以通过使用输入/输出设备6200被连接到外部没备(例如，个人计算机或网络)，并且可以与外部没备交换数据。输入/输出设备6200可以包括例如键区、键盘或显示器。
控制器6100(在本文中也被称为处理器或处理电路系统)可以包括：处理电路系统，例如，包括逻辑电路的硬件；诸如执行软件的处理器之类的硬件/软件组合；或二者的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。控制器6100可以被配置为，基于这样的处理生成输出。
存储器6300可以存储用于控制器6100的操作的代码和/或数据，和/或可以存储控制器6100所处理的数据。存储器6300可以包括：根据本发明构思的一些示例实施例的3D半导体存储器件100。接口6400可以是系统6000和外部设备之间的数据传输路径。控制器6100、输入/输出设备6200、存储器6300和接口6400可以经由总线6500彼此通信。
例如，系统6000可以在移动电话、MP3播放器、导航、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器中使用。
尽管已参考本发明构思的一些示例实施例详细示出和描述了本发明构思，但是应当理解，在不脱离权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种三维半导体存储器件，包括：
外围电路结构；以及
在所述外围电路结构上的单元阵列结构，
其中，所述外围电路结构包括：
在衬底上的下布线；
在所述下布线上的停止绝缘层；
接触通路，在所述下布线上，并且穿过所述停止绝缘层中的通路孔接触所述下布线；
在所述停止绝缘层上的浮置通路，所述浮置通路不接触所述下布线；以及
在所述接触通路上的上布线，所述上布线接触所述接触通路。
2.根据权利要求1所述的器件，其中，所述浮置通路包括与所述接触通路不同的材料。
3.根据权利要求1所述的器件，其中，所述浮置通路仅位于所述接触通路的一侧。
4.根据权利要求1所述的器件，还包括：
在所述停止绝缘层上的第二浮置通路，所述浮置通路和所述第二浮置通路位于所述接触通路的相对侧。
5.根据权利要求1所述的器件，其中，所述浮置通路包围所述接触通路。
6.根据权利要求1所述的器件，还包括：
在所述浮置通路和所述上布线上的接触通路结构，所述接触通路结构接触所述浮置通路和所述上布线两者。
7.根据权利要求1所述的器件，其中，所述下布线包括在所述衬底上以线形延伸的线型布线。
8.根据权利要求1所述的器件，其中，所述下布线包括在所述衬底上以岛形延伸的岛型布线。
9.一种三维半导体存储器件，包括：
外围电路结构；以及
在所述外围电路结构上的单元阵列结构，
其中，所述外围电路结构包括：
在衬底上的第一下布线；
在所述衬底上的第二下布线，所述第二下布线在水平方向上与和所述第一下布线的直接接触相隔离，所述第二下布线在所述水平方向上邻近所述第一下布线；
在所述第一下布线和所述第二下布线两者上的停止绝缘层，所述停止绝缘层显露所述第二下布线；
第一浮置通路，在所述停止绝缘层上，并且在与所述水平方向垂直的竖直方向上至少部分地与所述第一下布线重叠，所述第一浮置通路不接触所述第一下布线；
接触通路，在所述第二下布线上，并且在所述竖直方向上至少部分地与所述第二下布线重叠，所述接触通路穿过所述停止绝缘层中的通路孔接触所述第二下布线；以及
在所述接触通路上的上布线，所述上布线接触所述接触通路。
10.根据权利要求9所述的器件，其中，所述第一浮置通路包括与所述接触通路不同的材料。
11.根据权利要求9所述的器件，其中，所述第一下布线仅在所述接触通路的一侧且仅在所述第二下布线的一侧水平布置。
12.根据权利要求9所述的器件，还包括：
在所述衬底上的第三下布线，所述第一下布线和所述第三下布线在所述水平方向上位于所述接触通路和所述第二下布线的相对侧；以及
在所述停止绝缘层上的第二浮置通路，所述第二浮置通路在所述竖直方向上至少部分地与所述第三下布线重叠，所述第二浮置通路不接触所述第三下布线。
13.根据权利要求9所述的器件，还包括：
在所述衬底上的第三下布线，所述第一下布线和所述第三下布线在所述水平方向上位于所述接触通路和所述第二下布线的相对侧；以及
第三浮置通路，在包括所述水平方向的水平平面中包围所述接触通路，所述第三浮置通路被连接到所述第一浮置通路，所述第三浮置通路不接触所述第一下布线、所述第二下布线或所述第三下布线中的任一个。
14.根据权利要求9所述的器件，还包括：
接触通路结构，在所述浮置通路上并且接触所述浮置通路。
15.根据权利要求9所述的器件，还包括：
在所述浮置通路和所述上布线上的接触通路结构，所述接触通路结构接触所述浮置通路和所述上布线两者。
16.一种三维半导体存储器件，包括：
外围电路结构；以及
在所述外围电路结构上的单元阵列结构，
其中，所述外围电路结构包括：
第一布线面，包括均在衬底上的第一下布线和第二下布线，所述第二下布线在水平方向上与和所述第一下布线的直接接触相隔离，并且邻近所述第一下布线；
在所述第一布线面中的第一绝缘层，所述第一绝缘层使所述第一下布线与所述第二下布线绝缘；
停止绝缘层，在所述第一下布线、所述第二下布线和所述第一绝缘层上，所述停止绝缘层显露所述第二下布线；
第一浮置通路，在所述停止绝缘层上，并且在与所述水平方向垂直的竖直方向上至少部分地与所述第一下布线重叠，所述第一浮置通路不接触所述第一下布线；
接触通路，在所述第二下布线上，并且在所述竖直方向上至少部分地与所述第二下布线重叠，所述接触通路穿过所述停止绝缘层中的通路孔接触所述第二下布线；
通路绝缘层，使所述接触通路与所述第一浮置通路绝缘；
在所述接触通路上的第二布线面，所述第二布线面包括与所述接触通路接触的上布线；以及
第二绝缘层，包围所述第二布线面中的所述上布线。
17.根据权利要求16所述的器件，其中，
所述第一浮置通路包括多晶硅层，所述多晶硅层上包括未掺杂杂质的多晶硅层，并且
所述接触通路包括导电材料。
18.根据权利要求16所述的器件，还包括：
在所述衬底上的第三下布线，所述第一下布线和所述第三下布线在所述水平方向上位于所述接触通路和所述第二下布线的相对侧；以及
在所述停止绝缘层上的第二浮置通路，所述第二浮置通路在所述竖直方向上至少部分地与所述第三下布线重叠，所述第二浮置通路不接触所述第三下布线。
19.根据权利要求16所述的器件，还包括：
在所述浮置通路和所述第二布线面上的接触通路结构，所述接触通路结构接触所述浮置通路和所述上布线两者。
20.根据权利要求16所述的器件，其中，所述第一下布线和所述第二下布线各自包括以下项中的至少一项：
线型布线，在所述衬底上以线形布置；或
岛型布线，在所述衬底上以岛形布置。
CN202110587998.XA 2020-07-01 2021-05-27 三维半导体存储器件 Pending CN113889481A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200081065A KR20220003359A (ko) 2020-07-01 2020-07-01 3차원 반도체 메모리 장치
KR10-2020-0081065 2020-07-01

Publications (1)

Publication Number Publication Date
CN113889481A true CN113889481A (zh) 2022-01-04

Family

ID=79010124

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110587998.XA Pending CN113889481A (zh) 2020-07-01 2021-05-27 三维半导体存储器件

Country Status (3)

Country Link
US (1) US11973025B2 (zh)
KR (1) KR20220003359A (zh)
CN (1) CN113889481A (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005064226A (ja) 2003-08-12 2005-03-10 Renesas Technology Corp 配線構造
US7547584B2 (en) 2005-05-27 2009-06-16 United Microelectronics Corp. Method of reducing charging damage to integrated circuits during semiconductor manufacturing
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR102307060B1 (ko) * 2014-12-03 2021-10-01 삼성전자주식회사 반도체 소자
KR102310511B1 (ko) 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR20160124294A (ko) 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
KR102469334B1 (ko) 2017-11-08 2022-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치
CN108831886A (zh) * 2018-09-21 2018-11-16 长江存储科技有限责任公司 三维存储器
US11037952B2 (en) * 2018-09-28 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Peripheral circuitry under array memory device and method of fabricating thereof

Also Published As

Publication number Publication date
US20220005759A1 (en) 2022-01-06
US11973025B2 (en) 2024-04-30
KR20220003359A (ko) 2022-01-10

Similar Documents

Publication Publication Date Title
US11737279B2 (en) Semiconductor memory
US20220173032A1 (en) Semiconductor memory device
CN106469729B (zh) 非易失性存储装置和包括其的非易失性存储系统
US8426272B2 (en) Non-volatile memory devices including shared bit lines and methods of fabricating the same
KR20190091672A (ko) 3차원 구조의 반도체 메모리 장치
CN118038922A (zh) 三维半导体存储器装置
CN111564449B (zh) 存储器元件及其制作方法
US20200127126A1 (en) Semiconductor device and method of forming the same
KR20160131458A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
CN113410241B (zh) 半导体存储器装置
CN112117278B (zh) 半导体存储装置及其制造方法
CN112530967B (zh) 存储器器件
CN114203809A (zh) 存储装置以及该存储装置的制造方法
CN113809088A (zh) 三维半导体存储器装置
KR101642929B1 (ko) 비휘발성 메모리 장치
CN113380808B (zh) 半导体存储装置
US11973025B2 (en) Three-dimensional semiconductor memory devices
JP2022050076A (ja) 半導体記憶装置及びその製造方法
US7842998B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
KR20100037406A (ko) 공통 비트라인을 가지는 비휘발성 메모리 소자의 제조 방법
CN220606443U (zh) 存储器件
US20230380160A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20230262983A1 (en) Semiconductor memory device
US20240064986A1 (en) Memory device
CN116801630A (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination