CN108831886A - 三维存储器 - Google Patents
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- 238000003860 storage Methods 0.000 title claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 38
- 239000000463 material Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000005240 physical vapour deposition Methods 0.000 claims description 12
- 229910017052 cobalt Inorganic materials 0.000 claims description 7
- 239000010941 cobalt Substances 0.000 claims description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 7
- 238000001883 metal evaporation Methods 0.000 claims description 7
- 238000004544 sputter deposition Methods 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 230000003628 erosive effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 256
- 239000004065 semiconductor Substances 0.000 description 24
- 238000004519 manufacturing process Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 210000000481 breast Anatomy 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011529 conductive interlayer Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002362 mulch Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Semiconductor Memories (AREA)
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Abstract
本发明提供一种三维存储器，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一所述栅极层的边缘构成所述台阶的顶表面，所述台阶的顶表面上形成有导电层，所述导电层上连接有接触部。与现有技术相比，由于栅极层上覆盖有导电层，导致栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。
Description
技术领域
本发明主要涉及半导体制造领域，尤其涉及一种三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。
在3D NAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(Punch Through)，导致栅极金属层之间相互短接，降低产品良率。
为了解决上述问题，往往需要进行多次光照和刻蚀，从而降低每次刻蚀时的深度差。
发明内容
本发明要解决的技术问题是一种三维存储器，可以克服字线连接区的刻蚀缺陷等问题，且不必进行多次光照和刻蚀。
为解决上述技术问题，本发明提供了一种三维存储器，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一所述栅极层的边缘构成所述台阶的顶表面，所述台阶的顶表面上形成有导电层，所述导电层上连接有接触部。
在本发明的一实施例中，相邻台阶的所述导电层在所述堆叠结构的底面上的投影首尾相连。
在本发明的一实施例中，所述导电层与栅极层的材质相同。
在本发明的一实施例中，所述导电层与栅极层的材质都是钨或钴。
在本发明的一实施例中，所述导电层的厚度为10-100nm。
在本发明的一实施例中，在所述台阶的顶表面上形成导电层的方法为物理气相沉积、金属溅射或金属蒸镀。
在本发明的一实施例中，所述阶梯结构还包括贯穿所述阶梯结构的虚拟沟道孔。
在本发明的一实施例中，在导电层上连接接触部的方法包括：在阶梯结构上覆盖绝缘层，对所述阶梯结构上覆盖的所述绝缘层进行刻蚀，以在所述阶梯结构的各个台阶的顶表面形成露出所述栅极层的若干接触孔。
在本发明的一实施例中，在阶梯结构上覆盖绝缘层还包括平坦化所述绝缘层。
在本发明的一实施例中，所述阶梯结构的下方还包括外围电路器件。
与现有技术相比，本发明具有以下优点：本发明提供了一种三维存储器，三维存储器的半导体器件中包括核心区和阶梯区，阶梯区具有阶梯结构，阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一栅极层的边缘构成台阶的顶表面，台阶的顶表面上形成有导电层，导电层上连接有接触部。可以看到，由于栅极层上覆盖有导电层，导致栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A-1F是一种三维存储器的制作方法的流程图。
图2A-2B是一种三维存储器的结构示意图。
图3是本发明一实施例的一种三维存储器的制作方法的流程图。
图4A-4E是本发明一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。
图5A-5D是本发明一实施例的一种平坦化绝缘层的示例性过程。
图6是本发明一实施例的一种三维存储器的结构示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
如背景技术所介绍，在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。
在3D NAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(Punch Through)，导致栅极金属层之间相互短接，降低产品良率。
图1A-1F是一种三维存储器的制作方法的流程图。该制作方法主要是在各级阶梯上刻蚀形成接触孔。形成接触孔的过程包括如图1A所示的形成具有交替堆叠的伪栅极层101和介质层102的堆叠结构110，如图1B所示的在堆叠结构110的边缘形成阶梯结构，如图1C所示的在堆叠结构110上覆盖绝缘层103，以及如图1D所示的将伪栅极层101替换为栅极层104，最后分别如图1E和1F所示，通过刻蚀掩模105形成接触孔106，填充接触孔106形成接触部107。
如图1D所示，该方法中阶梯区栅极层104较薄，容易被过刻蚀。如图2A所示，接触孔106刻蚀时由于深度差较大，在最深处接触孔刚好刻蚀到位时，最浅处接触孔会发生刻蚀穿通引发短路。为了避免最浅处接触孔被过刻蚀，通常分段刻蚀不同区域金属栅层对应的垂直通孔，如图2B所示，这种方法需进行多道光刻、刻蚀步骤，成本与时间成本较高，严重影响了量产速率，且存储单元堆叠的层数越多，需进行的光刻、刻蚀工艺越多。
图3是本发明一实施例的一种三维存储器的制作方法的流程图。图4A-4E是本发明一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。下面参考图3-4E所示描述本实施例的一种三维存储器的制作方法。
在步骤302，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(stair step,SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。阶梯区可位于核心区的至少一侧。从垂直方向看，阵列区可具有衬底和堆叠结构，在核心区的堆叠结构上形成有沟道孔阵列，在阶梯区的堆叠结构上可形成有虚拟沟道孔阵列，堆叠结构包括交替堆叠的第一材料层和第二材料层，并在边缘形成有阶梯结构，阶梯结构具有若干层台阶，至少部分第一材料层的边缘构成台阶的顶表面。第一材料层可以是伪栅极层或栅极层。第二材料层可以是介质层。为了简化说明，下文以第一材料层是伪栅极层，第二材料层是介质层为例进行说明。
在图4A所示例的半导体结构400a的剖面图中，半导体结构400a可包括堆叠结构410，堆叠结构410可包括交替堆叠的伪栅极层410a和介质层410b。堆叠结构410在边缘形成有阶梯结构。阶梯结构可包括若干层台阶，这取决于所制作的三维存储器件的层数(如32层或64层)。图4A中示例性示出3个台阶411、412和413。每个台阶都包括从上到下交替堆叠的一个或多个介质层和一个或多个伪栅极层，即伪栅极层和介质层交替堆叠，至少其中之一伪栅极层的边缘构成台阶的顶表面。以台阶412为例，其包括从上到下交替堆叠的伪栅极层412a、介质层412b，并且伪栅极层412a的边缘构成台阶的顶表面。可以理解，台阶412并不限于此处示例的2层，而是可以有其他数量，例如4层，6层或更多层。
在本发明的实施例中，半导体结构400a还可以包括虚拟沟道孔420。虚拟沟道孔420可以形成在阶梯区和/或核心区。虚拟沟道孔420垂直贯穿半导体结构400a的堆叠结构，其内部填充例如绝缘材料用以为堆叠结构提供支撑。作为一个形成虚拟沟道孔420的示例性的过程，可以在堆叠结构上依次覆盖硬掩模、抗反射涂层和光刻胶；随后进行光刻和刻蚀形成虚拟沟道孔；对虚拟沟道孔进行湿法清洗；用绝缘材料，例如氧化硅填充虚拟沟道孔。在堆叠结构上形成虚拟沟道孔420的步骤可以在堆叠结构的边缘形成阶梯结构之前进行。可以理解，虚拟沟道孔420并没有将伪栅极层完全隔断。虚拟沟道孔420仅仅是贯穿伪栅极层部分横截面积的孔状结构，在将伪栅极层替换为栅极层之后，控制信号依然可以通过栅极层传递到核心区。
在本发明的实施例中，伪栅极层412b的材料可以是氮化硅。介质层412a的材料例如是氧化硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如伪栅极层412b和介质层412a还可以选用电荷存储型(CTF)三维NAND存储器中可用的其他材料。例如伪栅极层412b和介质层412a还可以是氧化硅与(未掺杂)多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。例如在堆叠结构上形成虚拟沟道孔420的步骤可以被省略。
在步骤304，回刻去除至少其中一介质层的至少一部分。
在此步骤中，为了避免导电层间发生短路连接，去除至少其中一介质层的至少一部分，使至少一介质层的侧面相对于其上的伪栅极层内凹。回刻去除至少其中一介质层的至少一部分的方法可以包括湿法刻蚀，例如使用磷酸作为刻蚀剂对至少其中一介质层的至少一部分进行刻蚀。刻蚀的介质层的厚度可以是堆叠结构中介质层的厚度。刻蚀的深度可以是虚拟沟道孔宽度的一半或更小。在本发明的一些实施例中，可以省略去除至少其中一介质层的至少一部分的步骤，直接在台阶的顶表面上覆盖导电层。
在图4B所示例的半导体结构400b的剖面图中，介质层412b的一部分被去除，使得介质层412b的侧面相对于其上的伪栅极层412a内凹。刻蚀的介质层412b的厚度(图中垂直方向)是堆叠结构中介质层的厚度。刻蚀的深度(图中水平方向)是虚拟沟道孔420宽度的一半。可以理解，刻蚀的深度可以是其它数值，例如大于或小于虚拟沟道孔420宽度的一半。
在步骤306，形成覆盖台阶的顶表面的导电层和覆盖导电层的绝缘层。
在此步骤中，形成覆盖台阶的顶表面的导电层和覆盖导电层的绝缘层。导电层覆盖台阶的顶表面，与阶梯区中阶梯结构的伪栅极层相接触。导电层的材质可以是各种导电材料。在本发明的一些实施例中，导电层的材料是金属材料。优选地，导电层的材料可以与栅极层的材料相同，例如导电层的材料与栅极层的材料都是钨或钴。形成覆盖台阶的顶表面的导电层的方法可以是物理气相沉积(Physical Vapor Deposition，PVD)、金属溅射(Metal Sputtering)和金属蒸镀(Metal Evaporation)等。导电层的厚度及形貌需要保证其上和其下的两层介质层不发生粘连。相邻台阶的导电层在堆叠结构的底面上的投影首尾相连，即只在水平面上形成导电层，侧面不会形成导电层，相邻的导电层之间仍然绝缘。导电层的厚度可以是10-100nm。导电层的形貌可以是平坦的。导电层的宽度可以大致等于每层台阶的宽度。在本发明的一些实施例中，形成覆盖台阶的顶表面的导电层之后，还可以包括湿法清洗、晶圆背面及介质层侧面清理等，以清除可能被沾染的少量金属，便于进行后续工艺。形成覆盖台阶的顶表面的导电层之后，在导电层上形成覆盖导电层的绝缘层。覆盖导电层的绝缘层包括平坦化绝缘层。
在图4C所示的半导体结构400c的剖面中，导电层430覆盖台阶的顶表面，与阶梯区中阶梯结构的伪栅极层相接触。导电层430的材质可以是各种导电材料。在本发明的一些实施例中，导电层430的材料是金属材料。优选地，导电层430的材料可以与栅极层的材料相同，例如导电层430的材料与栅极层的材料都是钨或钴。形成覆盖台阶的顶表面的导电层的方法可以是物理气相沉积(Physical Vapor Deposition，PVD)、金属溅射(MetalSputtering)和金属蒸镀(Metal Evaporation)等。相邻台阶的导电层430在堆叠结构410的底面上的投影首尾相连，即只在水平面上形成导电层430，侧面不会形成导电层430，相邻的导电层430之间仍然绝缘。导电层430的厚度及形貌需要保证其上和其下的两层介质层不发生粘连。导电层430的厚度可以是50-200nm。导电层的形貌可以是平坦的。导电层430的宽度大致等于每层台阶的宽度。形成覆盖台阶的顶表面的导电层430之后，还可以包括湿法清洗、晶圆背面及介质层侧面清理等，以清除可能被沾染的少量金属，便于进行后续工艺。
在图4D所示的半导体结构400d的剖面中，形成覆盖台阶的顶表面的导电层430之后，在导电层430上形成覆盖导电层430的绝缘层440。覆盖导电层430的绝缘层440包括平坦化绝缘层440。
在步骤308，形成穿过绝缘层并连接至导电层的接触结构。
在此步骤中，形成穿过绝缘层并连接至导电层的接触结构。形成穿过绝缘层并连接至导电层的接触结构的步骤包括对阶梯结构上的绝缘层进行刻蚀，以一次性在阶梯结构的各个台阶的顶表面形成露出栅极层的若干接触孔，填充该接触孔以形成接触结构。可以先在阶梯结构上覆盖绝缘材料，然后按照常规方式通过一次刻蚀形成垂直贯穿阶梯区的接触孔。接触孔会从上表面垂直穿过绝缘材料，到达各阶梯结构顶部的第一材料层。
形成接触孔的方式例如是刻蚀或者其他已知的方式，在此不做限定。
第一材料层可以是伪栅极层或栅极层，第二材料层可以是介质层。若第一材料层是栅极层，可以直接形成接触结构；若第一材料层是伪栅极层，则需要将伪栅极层替换栅极层。将伪栅极层替换栅极层的方法包括去除伪栅极层而在介质层之间形成间隙，在间隙中形成栅极层。去除伪栅极层的方法包括湿法刻蚀。湿法刻蚀的刻蚀液可以是磷酸。伪栅极去除之后，介质层之间形成了间隙。向间隙填充栅极层材料从而在间隙中形成栅极层。栅极层的材料包括但不限于钨和钴。在去除伪栅极层而在介质层之间形成间隙，在间隙中形成栅极层的步骤之前，还可以包括在核心区形成沟道孔(Channel Hole，CH)。在核心区形成沟道孔的方法是本领域熟知的，此次不再赘述。
在图4E所示例的半导体结构400e的剖面图中，各阶梯结构上覆盖绝缘材料440，并分别形成穿过绝缘材料440而到达各阶梯结构的栅极层的接触孔。之后，可通过向接触孔填充金属材料形成接触结构470，为各阶梯结构的栅极层提供导电路径。接触结构470的材料可以是钨或钴。可以看到，由于栅极层上覆盖有导电层，导致栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，步骤304可以省略，提供半导体结构之后，可以直接形成覆盖台阶的顶表面的导电层和覆盖导电层的绝缘层。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。在此参考本实施例所形成的半导体结构描述根据本发明一实施例的三维存储器。
图5A-5D示出了本发明一实施例的一种平坦化绝缘层的示例性过程。
在图5A所示的半导体结构500a的剖面中，向台阶区填充绝缘层材料540，核心区也会被填充绝缘层材料540，导致核心区整体偏高，形成一个中间突出的高台。
在图5B所示的半导体结构500b的剖面中，进行化学机械磨平(ChemicalMechanical Polishing，CMP)之前，可以在绝缘层540的表面覆盖保护层550。保护层550的材料可以是氮化硅。可以理解，如果化学机械磨平工艺控制得足够好的话，也可以不需要保护层550。核心区的台阶表面也覆盖有导电层530，可以作为核心区的阻挡层。
在图5C所示的半导体结构500c的剖面中，对核心区的绝缘层540进行干法刻蚀。作为一个示例，干法刻蚀可以是在绝缘层上依次覆盖硬掩模层、抗反射涂层和光刻胶，随后曝光打开硬掩模层，去除核心区绝大多数的绝缘层，停留在核心区中作为阻挡层的导电层530。在本发明的一些实施例中，抗反射涂层材料可以是氮氧化硅。在本发明的一些实施例中，对核心区的绝缘层540进行干法刻蚀之后还可以包括湿法清洗，以便于进行后续工艺。
在图5D所示的半导体结构500d的剖面中，进行机械化学磨平，核心区停留在导电层430上，阶梯区停留在保护层450上。随后进行湿法刻蚀，去除阶梯区表面的保护层450和核心区表面的导电层430。
至此，形成了平坦化的绝缘层的表面，并且平坦化的表面在核心区停留在伪栅极层之上。
图6示出了根据本发明一实施例的一种三维存储器600的局部结构。如图6所示，三维存储器600包括核心区和阶梯区。阶梯区具有阶梯结构，阶梯结构具有多个台阶，每个台阶(如611)包括从上到下交替堆叠的至少一栅极层(如611a)和至少一介质层(如611b)，至少其中之一栅极层的边缘构成台阶的顶表面，台阶的顶表面上形成有导电层(如611c)，导电层上连接有接触部(如620)。
在本发明的一实施例中，相邻台阶的导电层(如611c)在堆叠结构的底面上的投影首尾相连。在本发明的一实施例中，导电层(如611c)与栅极层(如611a)的材质相同。在本发明的一实施例中，导电层(如611c)与栅极层(如611a)的材质都是钨或钴。在本发明的一实施例中，导电层(如611c)的厚度为10-100nm。在本发明的一实施例中，在台阶的顶表面上形成导电层(如611c)的方法为物理气相沉积、金属溅射或金属蒸镀。在本发明的一实施例中，阶梯结构还包括贯穿阶梯结构的虚拟沟道孔640。在本发明的一实施例中，在导电层(如611c)上连接接触部(如620)的方法包括：在阶梯结构上覆盖绝缘层630，对阶梯结构上覆盖的绝缘层630进行刻蚀，以在阶梯结构的各个台阶的顶表面形成露出栅极层(如611a)的若干接触孔(图中未示出)。在本发明的一实施例中，在阶梯结构上覆盖绝缘层630还包括平坦化绝缘层630。在本发明的一实施例中，阶梯结构的下方还包括外围电路器件(图中未示出)。
本实施例的其他细节可参考前文的制作方法，在此不再展开。
本发明的该实施例提供了一种半导体结构，包括核心区和阶梯区，阶梯区具有阶梯结构，阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一栅极层的边缘构成台阶的顶表面，台阶的顶表面上形成有导电层，导电层上连接有接触部。可以看到，由于栅极层上覆盖有导电层，导致栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (10)
1.一种三维存储器，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一所述栅极层的边缘构成所述台阶的顶表面，所述台阶的顶表面上形成有导电层，所述导电层上连接有接触部。
2.根据权利要求1所述的三维存储器，其特征在于，其特征在于，相邻台阶的所述导电层在所述堆叠结构的底面上的投影首尾相连。
3.根据权利要求1所述的三维存储器，其特征在于，所述导电层与栅极层的材质相同。
4.根据权利要求3所述的三维存储器，其特征在于，所述导电层与栅极层的材质都是钨或钴。
5.根据权利要求1-4任一项所述的三维存储器，其特征在于，所述导电层的厚度为10-100nm。
6.根据权利要求1所述的三维存储器，其特征在于，在所述台阶的顶表面上形成导电层的方法为物理气相沉积、金属溅射或金属蒸镀。
7.根据权利要求1所述的三维存储器，其特征在于，所述阶梯结构还包括贯穿所述阶梯结构的虚拟沟道孔。
8.根据权利要求1所述的三维存储器，其特征在于，在导电层上连接接触部的方法包括：在阶梯结构上覆盖绝缘层，对所述阶梯结构上覆盖的所述绝缘层进行刻蚀，以在所述阶梯结构的各个台阶的顶表面形成露出所述栅极层的若干接触孔。
9.根据权利要求8所述的三维存储器，其特征在于，在阶梯结构上覆盖绝缘层还包括平坦化所述绝缘层。
10.根据权利要求1所述的三维存储器，其特征在于，所述阶梯结构的下方还包括外围电路器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811108506.9A CN108831886A (zh) | 2018-09-21 | 2018-09-21 | 三维存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811108506.9A CN108831886A (zh) | 2018-09-21 | 2018-09-21 | 三维存储器 |
Publications (1)
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| CN108831886A true CN108831886A (zh) | 2018-11-16 |
Family
ID=64149460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811108506.9A Pending CN108831886A (zh) | 2018-09-21 | 2018-09-21 | 三维存储器 |
Country Status (1)
| Country | Link |
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| CN (1) | CN108831886A (zh) |
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| PB01 | Publication | ||
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