CN102544019A - 非易失性存储器件及其制造方法 - Google Patents
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Abstract
本发明提供一种能够保证三维非易失性存储器件的结构稳定性的非易失性存储器件及其制造方法。所述非易失性存储器件包括：一个或多个柱状沟道插塞；多个字线和多个电介质层，所述多个字线和所述多个电介质层交替层叠以围绕所述柱状沟道插塞；存储层，所述存储层位于所述字线与所述柱状沟道插塞之间；多个字线连接部，所述多个字线连接部中的每个将所述多个字线之中的公共层中的字线的端部连接；以及多个字线延伸部，所述多个字线延伸部自所述字线连接部延伸。
Description
相关申请的交叉引用
本申请要求2010年12月31日提交的韩国专利申请No.10-2010-0140510的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言涉及一种非易失性存储器件及其制造方法。
背景技术
为了将字线用作三维快闪器件中的金属，当在如兆兆比特单元阵列晶体管(TCAT)中形成沟道插塞之后，剥离牺牲层，并在其上沉积氧化物/氮化物/氧化物(ONO)层和金属。然后，通过隔离工艺形成字线。
图1A是现有的非易失性存储器件的立体图。图1B是图1A的布图。
参见图1A和图1B，衬底(未示出)上形成有多个沟道插塞11。每个沟道插塞11穿透字线12。多个字线12被层叠成多层。字线12的两个端部在修整区13中被修整成具有阶梯式结构。字线12具有如下的阶梯式结构，其中最上方的字线12最短而最下方的字线12最长。也就是说，字线12被层叠且形成了横跨单元区100而延伸的行。然而，一旦在单元区100外部，字线12就被修整成形成阶梯式结构，且字线12的端部与字线接触14连接。
因此，修整区13是连接字线接触14的区域。修整区13通常具有约500nm的宽度。
图1A和图1B中的现有技术将电介质层与牺牲层交替地层叠数次，选择性地去除牺牲层，并在去除了牺牲层的部分中形成字线12。例如，在128千兆级快闪存储器中，将电介质层与牺牲层层叠16层。例如，可以利用氧化物形成电介质层，可以利用氮化物形成牺牲层。在此结构中，在最下方的字线12的情况下，电介质层(例如，氧化物层)必须支撑起从修整起始区101到修整终止区102的约9000nm(＝16×500nm)的空的空间。
然而，修整区很有可能因牺牲层(氮化物层)剥离工艺和后续的ONO工艺中的热应力而发生倒塌。因此，不能正确地形成字线12，因而难以形成器件。
发明内容
本发明的示例性实施例涉及一种能够保证三维非易失性存储器件的结构稳定性的非易失性存储器件及其制造方法。
根据本发明的一个示例性实施例，一种非易失性存储器件包括：一个或多个柱状沟道插塞；多个字线和多个电介质层，所述多个字线和所述多个电介质层交替层叠以围绕所述柱状沟道插塞；存储层，所述存储层位于所述字线与所述柱状沟道插塞之间；多个字线连接部，所述多个字线连接部中的每个将所述多个字线之中的公共层中的字线的端部连接；以及多个字线延伸部，所述多个字线延伸部自所述字线连接部延伸。字线延伸部可以形成为阶梯式结构。字线延伸部可以自字线连接部中的相应一个字线连接部的大致中央部分起沿着一个方向延伸。字线延伸部可以自字线连接部的两个边沿延伸。字线延伸部可以自字线连接部的一个边沿起沿倾斜方向延伸。字线连接部和字线延伸部可以包括：第一字线连接部，所述第一字线连接部连接字线中的一些字线的端部；多个第一字线延伸部，所述多个第一字线延伸部自所述第一字线连接部起沿倾斜方向延伸且具有阶梯式结构；第二字线连接部，所述第二字线连接部连接其余字线的端部；以及多个第二字线延伸部，所述多个第二字线延伸部自所述第二字线连接部起沿倾斜方向延伸且具有阶梯式结构。
根据本发明的另一个示例性实施例，一种制造非易失性存储器件的方法包括以下步骤：形成一个或多个沟道插塞，所述一个或多个沟道插塞穿透多个电介质层和多个牺牲层的交替层叠体；修整所述交替层叠体的一端以形成多个阶梯结构；形成将所述交替层叠体划分成存储串单元的第一缝隙和划分所述阶梯结构的第二缝隙；选择性地去除所述牺牲层以形成底切；以及在所述底切中形成字线、形成字线连接部以连接所述字线的端部，以及形成自所述字线连接部延伸以形成阶梯式结构的一个或多个字线延伸部。
附图说明
图1A是现有的非易失性存储器件的立体图。
图1B是图1A的布图。
图2A是根据本发明的第一示例性实施例的非易失性存储器件的截面图。
图2B是图2A的布图。
图2C是字线和字线延伸部的立体图。
图2D是包括字线延伸部的修整区的立体图。
图3A至3G是说明根据本发明的第一示例性实施例的制造非易失性存储器件的方法的截面图。
图4A是形成连接缝隙的布图。
图4B是形成字线和字线延伸部的布图。
图4C是形成字线接触的布图。
图5A和图5B分别是形成底切的截面图和立体图。
图6A和图6B分别是形成字线延伸部的截面图和立体图。
图6C是形成字线接触的立体图。
图7A是根据本发明的第二示例性实施例的非易失性存储器件的截面图。
图7B是图7A的布图。
图7C是根据本发明的第二示例性实施例的字线和字线延伸部的立体图。
图7D是根据本发明的第二示例性实施例的形成连接缝隙的布图。
图7E是根据本发明的第二示例性实施例的修改例的非易失性存储器件的截面图。
图8A和图8B是根据第三示例性实施例的非易失性存储器件的布图。
图8C是根据本发明的第三示例性实施例的字线接触的布图。
图9A和图9B是根据本发明的第四示例性实施例的非易失性存储器件的布图。
图9C是根据本发明的第四示例性实施例的字线接触的布图。
图10A和图10B是根据本发明的第五示例性实施例的非易失性存储器件的布图。
图10C和图10D是根据本发明的第五示例性实施例的字线接触的布图。
图11A和图11B是根据本发明的第六示例性实施例的非易失性存储器件的布图。
图11C是根据本发明的第六示例性实施例的字线接触的布图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图2A是根据本发明的第一示例性实施例的非易失性存储器件的截面图。图2B是图2A的布图。图2C是字线和字线延伸部的立体图。图2D是包括字线延伸部的修整区的立体图。
参见图2A至图2D，衬底21上形成有多个柱状沟道插塞24。沿竖直方向层叠的多个层中形成有围绕沟道插塞24的多个字线28A，字线28A与沟道插塞24之间形成有存储层27。字线连接部28B形成为连接形成在同一层中的字线28A的端部。多个字线延伸部28C形成为自字线连接部28B起沿一个方向延伸。字线延伸部28C设置在字线28A的每一层中。字线延伸部28C的长度是变化的，长度从上层到下层增加，以提供阶梯式结构。此外，如图2C所示，可以在同一层中形成多于一个的字线延伸部28C。为了实现沿竖直方向所形成的字线28A之间的隔离，形成围绕沟道插塞24的多个电介质层22A。字线28A填充电介质层22A之间的底切(undercut)。电介质层之间形成有多个支撑层23B以与字线延伸部28C接触。字线28A、字线连接部28B和字线延伸部28C由同一导电层形成以形成一个整合体(congruent body)。这里，导电层可以包括金属。形成在同一层中的字线28A被缝隙302隔离。电介质层22A可以由氧化物层形成，支撑层23B可以由氮化物层形成。
每一层的字线延伸部28C上设置有字线接触305。字线接触305穿透电介质层22A以与各个字线延伸部28C连接。
参见图2A至2D，沿行方向延伸的多个字线28A以预定的间距沿列方向设置。字线28A的层从最下方的层开始顺序地层叠。一个层中的字线28A通过各自的字线连接部28B连接。字线延伸部28C的长度从最下层到最上层减少。也就是说，字线延伸部28C的端部被修整成具有阶梯式结构。
根据本发明的第一示例性实施例，在形成字线28A的过程中，字线28A被完全隔离在单元区200、以及具有选择晶体管沟道孔的选择晶体管沟道孔区201中，且在修整区202中与单元区200的字线28A隔离。形成在修整区202中的字线28A成为自字线连接部28B延伸的字线延伸部28C，所述字线连接部28B连接沿列方向设置的字线28A的端部。因此，形成在修整区202中的字线延伸部28C的数量可以小于单元区200中的字线的数量。这里，形成在修整区202中的字线延伸部28C用作将金属互连与单元区200的字线28A连接的连接线。在现有技术中，在剥离牺牲层之后，在修整区中可能发生图案倒塌。如果本发明利用如用在TCAT(兆兆比特单元阵列晶体管)中的替换工艺，则两个区域中的线所具有的布图与用于形成字线的替换图案上剥离出的氮化物层重叠，以便将单元区200的字线28A和形成在修整区202中的字线延伸部28C电连接。
因此，根据本发明的第一示例性实施例，在剥离牺牲层以后，可以仅根据需要来剥离易于倒塌的修整区202的氮化物层。因此，由于其余的氮化物层被用作支撑层23B，因此出现图案倒塌的可能性较小。
此外，在本发明的第一示例性实施例的情况下，由于可以将字线延伸部28C的宽度增至大于形成在单元区200的字线28A之间的间距，因此对于与字线接触305的图案对准而言也是有利的。
由于替换工艺的特性，形成在修整区202中的字线延伸部28C对于一个连接缝隙可以具有两个线，且可以增加线的数量以避免图案倒塌。
图3A至3G是说明根据本发明的第一示例性实施例的制造非易失性存储器件的方法的截面图。图4A是形成连接缝隙的布图。图4B是形成字线和字线延伸部的布图。图4C是形成字线接触的布图。图5A和图5B是分别示出形成底切的方法的截面图和立体图。图6A和图6B是分别示出形成字线延伸部的方法的截面图和立体图。图6C是形成字线接触的立体图。图5A和图5B以及图6A至6C是图4A的A部分的详细视图。
参见图3A，在衬底21上交替地层叠电介质层22和牺牲层23以形成层叠体300。牺牲层23可以包括诸如氮化硅层的氮化物层。层叠体300的最上层和最下层由电介质层22形成。电介质层22用作字线之间的电介质层，可以包括诸如氧化硅层的氧化物层。根据要层叠的存储器单元的数量来交替地形成牺牲层23和电介质层22。为了便于描述，本发明的第一示例性实施例示出一个存储串中层叠四个存储器单元的情况。
参见图3B，通过修整刻蚀工艺，将层叠体300的一端形成为阶梯式结构。这里，层叠体300的一端是修整区，即除了单元区和选择晶体管区的区域。字线接触形成在修整区中。修整区具有修整起始区和修整终止区。可以在缝隙刻蚀工艺之前执行修整刻蚀工艺。
刻蚀层叠体300以形成暴露出衬底21的表面的多个沟道孔301。也就是说，通过执行将层叠体300穿孔以暴露出衬底21的刻蚀工艺来形成沟道孔301。在层叠体300中形成沟道孔301的结果是，形成了电介质图案22A和牺牲图案23A。
参见图3C，在沟道孔301中形成沟道插塞24和间隙填充层25。在包括沟道孔301的层叠体300的整个表面上形成用作沟道插塞24的第一导电层，且通过例如化学机械抛光(CMP)工艺将所得的结构平坦化。第一导电层包括多晶硅层(例如，未掺杂的多晶硅层)。如果第一导电层未填满各沟道孔301，则可以形成间隙填充层25。因此，也在CMP工艺中将间隙填充层25平坦化，间隙填充层25仅留在沟道孔301中。
由于平坦化工艺的缘故，在每个沟道孔301中形成了柱状沟道插塞24。
参见图3D，执行缝隙刻蚀工艺以形成字线隔离缝隙302。字线隔离缝隙302用于将层叠体300和沟道插塞24划分成存储串单元。字线隔离缝隙302的底部到达最下层的电介质图案22A。
在刻蚀穿通由氮化物层形成的最下层的牺牲图案23A之后，可以停止用于形成字线隔离缝隙302的缝隙刻蚀工艺。因此，可以防止对衬底21造成损坏。
在形成字线隔离缝隙302时，可以同时执行用于形成连接线的刻蚀工艺。因此，在修整区、即除了单元区和选择晶体管区之外的区域中形成了连接缝隙303(参见图4A)。
字线隔离缝隙302和连接缝隙303可以是线状的沟槽图案，如图4A的平面图所示。
字线隔离缝隙302的起始点和终止点形成在选择晶体管区401的边沿与修整起始区402(即包括最上方的字线接触的区域)之间的点。也就是说，字线隔离缝隙302的端部处在选择晶体管区401的边沿与修整起始区402之间。
连接缝隙303被形成为从修整终止区403(即，包括最下方的字线接触的区域)延伸到选择晶体管区401的边沿与修整起始区402(即，包括最上方的字线接触的区域)之间的点。连接缝隙303具有两个端部。连接缝隙303的一个端部限定出修整终止区403，连接缝隙303的另一个端部延伸至选择晶体管区401的边沿与修整起始区402之间的点。
字线隔离缝隙302和连接缝隙303沿同一方向延伸。字线隔离缝隙302可以比连接缝隙303长。字线隔离缝隙302的宽度可以等于或小于连接缝隙303的宽度。
参见图3E，选择性地去除牺牲图案23A。去除牺牲图案23A的结果是，在电介质图案22A之间形成了第一底切26。如果牺牲图案23A由氮化物层形成，可以执行湿法刻蚀工艺。具体地，可以执行使用磷酸的湿法刻蚀工艺。当去除牺牲图案23A时，去除沟道插塞24周围的所有牺牲图案23A，而在连接缝隙303中对牺牲图案的去除宽度进行控制。因此，在修整区中，由于留下了牺牲图案23B，因而可以防止图案倒塌。在下文，将形成在修整区中的底切称作为第二底切26(参见图5A和图5B)。
参见图3F，在包括第一和第二底切26的整个表面上形成存储层27。存储层27包括阻挡层、电荷俘获层和隧道绝缘层。也就是说，顺序地层叠阻挡层、电荷俘获层和隧道绝缘层。阻挡层的功能是防止电荷穿过电荷俘获层向栅电极移动。阻挡层可以包括通过热氧化工艺或沉积工艺形成的氧化物层。可以使用具有高介电常数的材料来形成阻挡层。电荷俘获层用作数据储存。电荷俘获层包括在深能级陷阱位置俘获电荷的电荷俘获层。电荷俘获层可以包括氮化物层。替代地，可以利用多晶硅层形成电荷俘获层。隧道绝缘层可以包括通过热氧化工艺和沉积工艺形成的氧化物层。存储层27包括ONO结构。
在存储层27上形成第二导电层28。第二导电层28包括硅层。第二导电层28可以由多晶硅层或金属层形成。第二导电层28被用作存储器单元的字线(或控制栅电极)。
参见图3G，选择性地隔离第二导电层28以形成字线28A。字线28A填充第一和第二底切26且围绕沟道插塞24。因此，沟道插塞24具有穿透字线28A的柱状，且存储层27被形成在沟道插塞24与字线28A之间。执行回蚀工艺来形成字线28A。回蚀工艺的使用使得字线28A被分隔开。在底切中形成字线28A的工艺称为替换工艺。
当形成了字线28A时，电介质图案22A和字线28A沿着竖直方向交替地层叠。因此，形成了存储器单元沿着竖直方向串联连接的存储串。
在连接缝隙303中形成多个字线延伸部28C(参见图4B、6A和6B)。字线延伸部28C自字线连接部28B起沿一个方向延伸(例如，沿垂直方向)，所述字线连接部28B连接公共层中的字线28A的端部。因此，字线延伸部28C的数量与层叠的字线28A的层数相对应。字线延伸部28C也可以与字线28A一样沿竖直方向层叠。另外，字线延伸部28C形成阶梯式结构，在所述阶梯式结构中字线延伸部28C的长度从最下方的字线延伸部到最上方的字线延伸部减少。也就是说，设置阶梯部ST，使得修整区202中的字线延伸部28C的端部的位置互不相同。
字线延伸部28C的宽度可以大于形成在单元区中的字线28A之间的间距。
由于替换工艺的特性，形成在修整区202中的字线延伸部28C具有自每个字线连接部28B延伸的两个连接线。另外，可以增加线的数量以防止图案倒塌。
执行掩模工艺和刻蚀工艺以将选择晶体管栅极线隔离。形成在选择晶体管上的接触孔被形成在选择晶体管栅极线的端部。
随后，执行集成工艺。例如，形成多个字线接触305(参见图4C和6C)。
本发明还可以应用于沿竖直方向交替层叠电介质层和字线的结构。
图7A是根据本发明的第二示例性实施例的非易失性存储器件的截面图。图7B是图7A的布图。图7C是根据本发明的第二示例性实施例的字线和连接线的立体图。图7D是根据本发明的第二示例性实施例的形成连接缝隙的布图。
参见图7A和图7D，一对沟道插塞500相对于衬底31沿竖直方向延伸。管沟道(pipechannel)501连接沟道插塞500的底部。管栅(pipe gate)33围绕沟道插塞500的底部。字线508围绕沟道插塞500。围绕不同的沟道插塞500的字线508被缝隙509隔离开。
衬底31可以包括硅衬底。衬底31与管栅33之间形成有第一电介质层32，管栅33之上形成有第二电介质层34。管栅33具有管沟道孔35。管栅33与管沟道501之间形成有管栅绝缘层36。
沟道插塞500和管沟道501由相同的材料形成。例如，沟道插塞500和管沟道501可以包括多晶硅层，具体而言可以由未掺杂的多晶硅层形成。沟道插塞500和管沟道501一起构成U形结构。
沟道插塞500被交替层叠的字线508和第三电介质层37围绕。沟道插塞500的侧壁被存储层38围绕。存储层38包括阻挡层、电荷俘获层和隧道绝缘层。字线508被掩埋在沿竖直方向层叠的第三电介质层37之间的底切39中。
通过缝隙509形成了两个存储串。通过管栅33和管沟道501形成管沟道晶体管(PCTR)。所述两个存储串与管沟道晶体管(PCTR)连接。因此，所述两个存储串构成经由管沟道晶体管(PCTR)串联连接的存储器单元串。例如，在每个存储串中形成四个存储器单元的情况下，一个存储器单元串包括八个存储器单元。
参见图7B和图7C，衬底上形成柱状沟道插塞500。第一字线连接部504C被形成为将字线508中的一些的端部连接。具有阶梯式结构的多个第一字线延伸部504A被形成自第一字线连接部504C延伸。第二字线连接部504D被形成为将其余字线508的端部连接。具有阶梯式结构的多个第二字线延伸部504B被形成为自第二字线连接部504D延伸。电介质层之间形成多个支撑层(未示出)以与第一字线延伸部504A和第二字线延伸部504B接触。通过图7D所示的连接缝隙510在底切中形成了第一字线延伸部504A和第二字线延伸部504B。
第一字线延伸部504A和第二字线延伸部504B上设置有多个字线接触507。
图7E是根据本发明的第二示例性实施例的修改例的非易失性存储器件的截面图。
参见图7E，与图7A中的结构——在第三电介质层37之间的底切中掩埋字线508——不同，这里形成单元沟道孔以隔离字线508且在单元沟道孔中形成沟道插塞500和存储层38。也就是说，将用作字线508的导电层(例如，多晶硅层)进行层叠，且刻蚀层叠结构以形成单元沟道孔。在单元沟道孔中形成存储层38和沟道插塞500，且形成缝隙509以隔离字线508。
此外，与示出第二示例性实施例的修改例的图7E的所得结构相同，本发明可以交替层叠第二电介质层37和牺牲层(未示出)、之间具有存储层38和沟道插塞500，且可以在去除了牺牲层的空间内形成字线508。
图7E所示的第二示例性实施例的修改例的布图与图7B的布图实质上相同。
图8A和图8B是根据本发明的第三示例性实施例的非易失性存储器件的布图。图8C是根据本发明的第三示例性实施例的字线接触的布图。
参见图8A和图8B，形成了围绕多个沟道插塞600的多个字线603。沿行方向延伸的多个字线603被缝隙601隔离且以一定的间距沿列方向设置。字线603的层从最下层开始顺序地层叠。一个层中的字线603通过相应层的字线连接部604A和604B连接。字线延伸部605A和605B自字线连接部604A和604B的两个边沿延伸。字线延伸部605A和605B通过连接缝隙602形成在底切中。字线延伸部605A和605B的行方向长度朝着最上层减少。也就是说，行方向的层的端部被修整为具有阶梯式结构。参见图8C，在字线延伸部605A和605B处设置多个字线接触606。附图标记“607”表示金属互连。
图9A和图9B是根据本发明的第四示例性实施例的非易失性存储器件的布图。图9C是根据本发明的第四示例性实施例的字线接触的布图。
参见图9A和图9B，形成了围绕沟道插塞700的多个字线703。沿行方向延伸的所述多个字线703被缝隙701隔离且以一定的间距沿列方向设置。字线703的层从最下层开始顺序层叠。一个层中的字线703由相应层的字线连接部704A和704B连接。字线延伸部705A和705B自字线连接部704A和704B的一个边沿起沿倾斜方向延伸。字线延伸部705A和705B通过连接缝隙702形成在底切中。字线延伸部705A和705B的行方向长度朝最上层减少。也就是说，行方向的层的端部被修整为具有阶梯式结构。参见图9C，字线延伸部705A和705B上设置有多个字线接触706。附图标记“707”表示金属互连。
图10A和图10B是根据本发明的第五示例性实施例的非易失性存储器件的布图。图10C和图10D是根据本发明的第五示例性实施例的字线接触的布图。
参见图10A和图10B，形成了围绕沟道插塞800的多个字线802。沿行方向延伸的多个字线802被缝隙801隔离且以一定的间距沿列方向设置。字线802的层从最下层开始顺序地层叠。一个层中的字线802通过相应层的字线连接部803连接。字线连接部803的一端的行方向长度朝最上层减少。也就是说，行方向的层的端部被修整为具有阶梯式结构。参见图10C，字线连接部803的一端设置有多个字线接触804。附图标记“805”表示金属互连。
第五实施例的字线接触还可以具有图10D所示的布图。
图11A和图11B是根据本发明的第六示例性实施例的非易失性存储器件的布图。图11C是根据本发明的第六示例性实施例的字线接触的布图。
参见图11A和图11B，形成了围绕沟道插塞900的多个字线903。沿行方向延伸的多个字线903被缝隙901隔离且以一定的间距沿列方向设置。第一字线连接部904A形成为将字线903中的一些的端部连接，第一字线延伸部905A形成为自第一字线连接部904A沿倾斜方向延伸且具有阶梯式结构。第二字线连接部904B形成为将其余字线903的端部连接，第二字线延伸部905B形成为自第二字线连接部904B沿倾斜方向延伸且具有阶梯式结构。字线延伸部905A和905B通过连接缝隙902形成在底切中。电介质层之间形成有多个支撑层(未示出)以与第一字线延伸部905A和第二字线延伸部905B接触。参见图11C，在第一字线延伸部905A和第二字线延伸部905B处设置有多个字线接触906。附图标记“907”表示金属互连。
如上所述，本发明能够仅按需来剥离易于倒塌的修整区的牺牲层，因而可以改进三维非易失性存储器件的结构稳定性。
此外，本发明能够将连接线的宽度增加为大于形成在单元区中的字线之间的间距，因而可以提供与字线接触的图案对准方面的优势，且可以提高批量生产率。
尽管已经参照具体的实施例描述了本发明，但对于本领域技术人员而言明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的前提下可以进行各种变化和修改。
Claims (15)
1.一种非易失性存储器件，包括：
一个或多个柱状沟道插塞；
多个字线和多个电介质层，所述多个字线和所述多个电介质层交替地层叠以围绕所述柱状沟道插塞；
存储层，所述存储层位于所述字线与所述柱状沟道插塞之间；
多个字线连接部，所述多个字线连接部中的每个将所述多个字线之中的公共层的字线的端部连接；以及
多个字线延伸部，所述多个字线延伸部自所述字线连接部延伸。
2.如权利要求1所述的非易失性存储器件，其中，所述字线延伸部被形成为阶梯式结构。
3.如权利要求2所述的非易失性存储器件，其中，所述字线延伸部具有变化的长度，所述长度从最上层到最下层增加。
4.如权利要求1所述的非易失性存储器件，其中，同一层中的字线、字线连接部和字线延伸部由同一导电层形成。
5.如权利要求1所述的非易失性存储器件，其中，在同一层中形成至少两个字线延伸部。
6.如权利要求1所述的非易失性存储器件，其中，所述字线延伸部中的每个从所述字线连接部中的相应的一个的大致中央部分开始沿一个方向延伸。
7.如权利要求1所述的非易失性存储器件，其中，所述字线延伸部从所述字线连接部的两个边沿开始延伸，或者与所述字线连接部的两个边沿分隔一定的距离。
8.如权利要求1所述的非易失性存储器件，其中，所述字线延伸部从所述字线连接部的一个边沿开始沿倾斜方向延伸。
9.如权利要求1所述的非易失性存储器件，其中，所述字线连接部和所述字线延伸部包括：
第一字线连接部，所述第一字线连接部连接所述字线中的一些的端部；
多个第一字线延伸部，所述多个第一字线延伸部自所述第一字线连接部起沿倾斜方向延伸且具有阶梯式的结构；
第二字线连接部，所述第二字线连接部连接其余字线的端部；以及
多个第二字线延伸部，所述多个第二字线延伸部自所述第二字线连接部起沿倾斜方向延伸且具有阶梯式的结构。
10.如权利要求1所述的非易失性存储器件，还包括多个支撑层，所述多个支撑层设置在所述电介质层之间以与所述字线延伸部接触。
11.如权利要求10所述的非易失性存储器件，其中，所述电介质层由氧化物层形成，且所述支撑层由氮化物层形成。
12.如权利要求1所述的非易失性存储器件，其中，同一层中的字线连接部包括将公共层中的所有多个字线的端部连接的一个字线连接部。
13.如权利要求1所述的非易失性存储器件，其中，同一层中的字线连接部包括：
第一字线连接部，所述第一字线连接部连接所述字线中的一些字线的端部；以及
第二字线连接部，所述第二字线连接部连接其余字线的端部。
14.如权利要求1所述的非易失性存储器件，还包括设置在所述字线延伸部中的每个上的字线接触。
15.如权利要求1所述的非易失性存储器件，其中，所述沟道插塞成对，且所述非易失性存储器件还包括：
管沟道，所述管沟道连接所述沟道插塞的底部；以及
填充所述管沟道的管栅。
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
| CN201110408387.0A Active CN102544019B (zh) | 2010-12-31 | 2011-12-09 | 非易失性存储器件及其制造方法 |
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|---|---|
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| KR (1) | KR101113766B1 (zh) |
| CN (1) | CN102544019B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104078467A (zh) * | 2013-03-26 | 2014-10-01 | 爱思开海力士有限公司 | 半导体器件 |
| CN104733462A (zh) * | 2013-12-20 | 2015-06-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN105074923A (zh) * | 2013-02-22 | 2015-11-18 | 美光科技公司 | 三维存储器的互连 |
| CN106486151A (zh) * | 2015-09-02 | 2017-03-08 | 爱思开海力士有限公司 | 采用分级字线方案的半导体器件 |
| CN108831886A (zh) * | 2018-09-21 | 2018-11-16 | 长江存储科技有限责任公司 | 三维存储器 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10367001B2 (en) | 2012-06-04 | 2019-07-30 | SK Hynix Inc. | 3D semiconductor memory device |
| USRE49831E1 (en) * | 2012-06-04 | 2024-02-06 | SK Hynix Inc. | 3D semiconductor memory device |
| KR20140018541A (ko) | 2012-08-02 | 2014-02-13 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR102046504B1 (ko) | 2013-01-17 | 2019-11-19 | 삼성전자주식회사 | 수직형 반도체 소자의 패드 구조물 및 배선 구조물 |
| KR102045249B1 (ko) | 2013-01-18 | 2019-11-15 | 삼성전자주식회사 | 3차원 반도체 소자의 배선 구조물 |
| KR102044823B1 (ko) * | 2013-02-25 | 2019-11-15 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102161814B1 (ko) | 2013-11-19 | 2020-10-06 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102185547B1 (ko) | 2014-01-22 | 2020-12-02 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102154093B1 (ko) | 2014-02-14 | 2020-09-10 | 삼성전자주식회사 | 3차원 반도체 소자 |
| KR102190350B1 (ko) | 2014-05-02 | 2020-12-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| KR102269422B1 (ko) | 2014-05-30 | 2021-06-28 | 삼성전자주식회사 | 반도체 장치 |
| US9893079B2 (en) | 2015-03-27 | 2018-02-13 | Toshiba Memory Corporation | Semiconductor memory device |
| KR102287275B1 (ko) * | 2015-04-17 | 2021-08-09 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102650535B1 (ko) | 2016-01-18 | 2024-03-25 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| US10373970B2 (en) | 2016-03-02 | 2019-08-06 | Micron Technology, Inc. | Semiconductor device structures including staircase structures, and related methods and electronic systems |
| KR102533011B1 (ko) * | 2016-03-15 | 2023-05-17 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| CN106876397B (zh) * | 2017-03-07 | 2020-05-26 | 长江存储科技有限责任公司 | 三维存储器及其形成方法 |
| CN106876391B (zh) * | 2017-03-07 | 2018-11-13 | 长江存储科技有限责任公司 | 一种沟槽版图结构、半导体器件及其制作方法 |
| KR102522164B1 (ko) | 2017-11-20 | 2023-04-17 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| KR102476354B1 (ko) | 2018-04-23 | 2022-12-09 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR102667899B1 (ko) | 2018-10-02 | 2024-05-23 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR20210099348A (ko) | 2020-02-04 | 2021-08-12 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080173932A1 (en) * | 2007-01-10 | 2008-07-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and method for manufacturing the same |
| US20100038703A1 (en) * | 2008-08-12 | 2010-02-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device |
| US20100133598A1 (en) * | 2008-12-03 | 2010-06-03 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method for fabricating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4909735B2 (ja) * | 2006-06-27 | 2012-04-04 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP2009238874A (ja) * | 2008-03-26 | 2009-10-15 | Toshiba Corp | 半導体メモリ及びその製造方法 |
| KR101482633B1 (ko) * | 2009-06-05 | 2015-01-16 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
-
2010
- 2010-12-31 KR KR1020100140510A patent/KR101113766B1/ko active IP Right Grant
-
2011
- 2011-12-01 US US13/308,972 patent/US8456909B2/en active Active
- 2011-12-09 CN CN201110408387.0A patent/CN102544019B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080173932A1 (en) * | 2007-01-10 | 2008-07-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and method for manufacturing the same |
| US20100038703A1 (en) * | 2008-08-12 | 2010-02-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device |
| US20100133598A1 (en) * | 2008-12-03 | 2010-06-03 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method for fabricating the same |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12073907B2 (en) | 2013-02-22 | 2024-08-27 | Micron Technology, Inc. | Interconnections for 3D memory |
| CN105074923A (zh) * | 2013-02-22 | 2015-11-18 | 美光科技公司 | 三维存储器的互连 |
| US11276437B2 (en) | 2013-02-22 | 2022-03-15 | Micron Technology, Inc. | Interconnections for 3D memory |
| US9786334B2 (en) | 2013-02-22 | 2017-10-10 | Micron Technology, Inc. | Interconnections for 3D memory |
| US9881651B2 (en) | 2013-02-22 | 2018-01-30 | Micron Technology, Inc. | Interconnections for 3D memory |
| US10109325B2 (en) | 2013-02-22 | 2018-10-23 | Micron Technology, Inc. | Interconnections for 3D memory |
| US10706895B2 (en) | 2013-02-22 | 2020-07-07 | Micron Technology, Inc. | Interconnections for 3D memory |
| US10304498B2 (en) | 2013-02-22 | 2019-05-28 | Micron Technology, Inc. | Interconnections for 3D memory |
| CN104078467A (zh) * | 2013-03-26 | 2014-10-01 | 爱思开海力士有限公司 | 半导体器件 |
| CN104733462B (zh) * | 2013-12-20 | 2019-08-09 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104733462A (zh) * | 2013-12-20 | 2015-06-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN106486151B (zh) * | 2015-09-02 | 2020-09-22 | 爱思开海力士有限公司 | 采用分级字线方案的半导体器件 |
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